JPS603772B2 - 半導体装置の製法 - Google Patents
半導体装置の製法Info
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- JPS603772B2 JPS603772B2 JP54103052A JP10305279A JPS603772B2 JP S603772 B2 JPS603772 B2 JP S603772B2 JP 54103052 A JP54103052 A JP 54103052A JP 10305279 A JP10305279 A JP 10305279A JP S603772 B2 JPS603772 B2 JP S603772B2
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- Japan
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- layer
- impurity
- semiconductor substrate
- insulating coating
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- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
- H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
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Description
【発明の詳細な説明】
本発明は、半導体基体内にその主面側より所要の導電型
を有する不純物の拡散されてなる半導体領域が形成され
、又半導体基体の主面上にこれと絶縁されて半導体基体
内に形成された半導体領域に連結して延長せる導電性層
が形成されてなる構成を有する半導体装置の製法に関し
、特に半導体領域を少ない工程数で高精密に得ることが
出来、且導電性層の半導体基体の主面上にこれと絶縁し
て延長せる構成を簡易に得ることが出来る新規な斯種半
導体装置の製法を提案せんとするものである。
を有する不純物の拡散されてなる半導体領域が形成され
、又半導体基体の主面上にこれと絶縁されて半導体基体
内に形成された半導体領域に連結して延長せる導電性層
が形成されてなる構成を有する半導体装置の製法に関し
、特に半導体領域を少ない工程数で高精密に得ることが
出来、且導電性層の半導体基体の主面上にこれと絶縁し
て延長せる構成を簡易に得ることが出来る新規な斯種半
導体装置の製法を提案せんとするものである。
本願発明者などは、セレンを主成分とする第１の層（非
晶質カリコゲナィド層）と、銀又は銀を含む第２の層と
よりなる無機フオトレジスト材層がフオトレジストとし
ての高解像特性を有すること、このような高解像特性を
有する無機フオトレジスト材層に、所要の導電型を与え
る不純物を比較的多量含有させても、フオトレジストと
しての高解像特性が損なわれないこと、従って、その不
純物を含有している無機フオトレジスト材層を「半導体
基体上で、パターン化し、その不純物を含有しているパ
ターン化された無機フオトレジスト材層を不純物含有層
として、その不純物含有層から、不純物を半導体基体内
に熱拡散させれば、半導体基体上に別途不純物拡散用層
を形成して、これから半導体基体内に不純物を熱拡散さ
せる必要ないこ、半導体基体内に、所要の導電型を有す
る半導体領域を、高精度に形成することができること、
この不純物の熱拡散を、不純物含有層が、耐熱性絶縁被
覆層によって覆われている状態で、なせば、不純物含有
層を構成している無機フオトレジスト材層を不必要に昇
華乃至蒸発させることないこ、効果的に不純物を半導体
基体内に熱拡散させることができること、このような効
果をもたらす耐熱性絶縁被覆層を、その上に半導体基体
内に形成された半導体領域に連結している導電性層を半
導体基体と絶縁して延長させ得る、層にさせることがで
きることなどを発見乃至確認した。
晶質カリコゲナィド層）と、銀又は銀を含む第２の層と
よりなる無機フオトレジスト材層がフオトレジストとし
ての高解像特性を有すること、このような高解像特性を
有する無機フオトレジスト材層に、所要の導電型を与え
る不純物を比較的多量含有させても、フオトレジストと
しての高解像特性が損なわれないこと、従って、その不
純物を含有している無機フオトレジスト材層を「半導体
基体上で、パターン化し、その不純物を含有しているパ
ターン化された無機フオトレジスト材層を不純物含有層
として、その不純物含有層から、不純物を半導体基体内
に熱拡散させれば、半導体基体上に別途不純物拡散用層
を形成して、これから半導体基体内に不純物を熱拡散さ
せる必要ないこ、半導体基体内に、所要の導電型を有す
る半導体領域を、高精度に形成することができること、
この不純物の熱拡散を、不純物含有層が、耐熱性絶縁被
覆層によって覆われている状態で、なせば、不純物含有
層を構成している無機フオトレジスト材層を不必要に昇
華乃至蒸発させることないこ、効果的に不純物を半導体
基体内に熱拡散させることができること、このような効
果をもたらす耐熱性絶縁被覆層を、その上に半導体基体
内に形成された半導体領域に連結している導電性層を半
導体基体と絶縁して延長させ得る、層にさせることがで
きることなどを発見乃至確認した。
本発明は、このような発見乃至確認に基き提案されたも
のである。以下図面を伴なつて本発明の一例を述べるに
、第１図に示す如き例えばＮ型の半導体基体１が予め用
意され、而してその主面２上に第２図に示す如く例えば
Ｐ型不純物を含むセレンを主成分とせる層３とその層３
上に形成された銀又は銀を含む層４とよりなる無機フオ
トレジスト材層５を形成する。
のである。以下図面を伴なつて本発明の一例を述べるに
、第１図に示す如き例えばＮ型の半導体基体１が予め用
意され、而してその主面２上に第２図に示す如く例えば
Ｐ型不純物を含むセレンを主成分とせる層３とその層３
上に形成された銀又は銀を含む層４とよりなる無機フオ
トレジスト材層５を形成する。
実際上斯る無機フオトレジスト材層５は、基体１の主面
上に、層３を真空蒸着又はスパッタリングによりセレン
を主成分とするもセレンとゲルマニウムとを主成分とせ
る、望ましくはＳｅ７ｏ蛇３ｏの組成乃至その近傍の組
成を有する非晶質カルコゲナィド層として形成し、次に
層３上に層４を真空蒸着又はスパッタリング若しくは層
３の銀イオンを含む溶液への浸積により銀層、銀のカル
コゲナィド層、銀のハラィド層等として形成することに
よって得られる。
上に、層３を真空蒸着又はスパッタリングによりセレン
を主成分とするもセレンとゲルマニウムとを主成分とせ
る、望ましくはＳｅ７ｏ蛇３ｏの組成乃至その近傍の組
成を有する非晶質カルコゲナィド層として形成し、次に
層３上に層４を真空蒸着又はスパッタリング若しくは層
３の銀イオンを含む溶液への浸積により銀層、銀のカル
コゲナィド層、銀のハラィド層等として形成することに
よって得られる。
次に第３図に示す如く無機フオトレジスト材層５に対し
てその層４側より符号６で示す如く光、電子線、イオン
線等による所要のパターンの露光をなさしめ、層３及び
４の露光された領域を層３の露光されざる領域３ａに比
しアルカリ溶液でなる現像液に対して高い不落藤性を有
する領域７として得、続いてアルカリ溶液でなる現像液
を用いた現像処理をなして第４図に示す如く領域７は残
すも層３及び４の露光されざる領域３ａ及び４ｂを基体
１上より除去し、斯くて領域７を露光のパターンに応じ
たパターンを有するフオトレジスト材層５によるＰ型不
純物を含有せる不純物含有層として得る。
てその層４側より符号６で示す如く光、電子線、イオン
線等による所要のパターンの露光をなさしめ、層３及び
４の露光された領域を層３の露光されざる領域３ａに比
しアルカリ溶液でなる現像液に対して高い不落藤性を有
する領域７として得、続いてアルカリ溶液でなる現像液
を用いた現像処理をなして第４図に示す如く領域７は残
すも層３及び４の露光されざる領域３ａ及び４ｂを基体
１上より除去し、斯くて領域７を露光のパターンに応じ
たパターンを有するフオトレジスト材層５によるＰ型不
純物を含有せる不純物含有層として得る。
次に基体１上に第５図に示す如く領域７従って不純物含
有層を覆って例えばＳｉ０２、Ｓｉ３Ｎ４等の絶縁材で
なる耐熱性絶縁被覆層８をそれ自体は公知の種々の方法
によって形成する。
有層を覆って例えばＳｉ０２、Ｓｉ３Ｎ４等の絶縁材で
なる耐熱性絶縁被覆層８をそれ自体は公知の種々の方法
によって形成する。
次に熱処理をなし基体１の不純物含有層７下の領域に第
６図に示す如く不純物含有層７よりのＰ型不純物の熱拡
散されてなるＰ型半導体領域９を形成する。
６図に示す如く不純物含有層７よりのＰ型不純物の熱拡
散されてなるＰ型半導体領域９を形成する。
この場合熱処理により、絶縁被覆層８の材質によっては
不純物含有層７を構成せる材料が絶縁被覆層８内に全て
溶け込むか一部溶け込み不純物含有層７が全くなくなる
か図示の如く僅かしか残らないものとなるものである。
次に耐熱性絶縁被覆層８の半導体領域９に対応する位置
にそれ自体は公知の手段を用いて半導体領域９を外部に
臨ませる為の窓１０を形成し、又不純物含有層７が図示
の如く半導体領域９上に残っているとすれば熱処理、エ
ッチング処理等によって第８図に示す如くこれを半導体
領域９上より除去し、結局半導体領域９を窓１０を通じ
て外部に臨ませる様にし、続いて絶縁被覆層８上に第９
図に示す如くそれ自体は公知の手段によって窓１０を通
じて半導体領域に連結して延長せる例えば配線層となる
導電性層１１を形成し、斯くてＮ型の半導体基体１内に
その王面２側よりＰ型不純物の拡散されてなる半導体領
域９が形成され、且半導体基体１の主面２上にこれと絶
縁被覆層８にて絶縁されて半導体領域９に連結して延長
せる導電性層１１が形成されてなる構成を有する半導体
装置を得る。
不純物含有層７を構成せる材料が絶縁被覆層８内に全て
溶け込むか一部溶け込み不純物含有層７が全くなくなる
か図示の如く僅かしか残らないものとなるものである。
次に耐熱性絶縁被覆層８の半導体領域９に対応する位置
にそれ自体は公知の手段を用いて半導体領域９を外部に
臨ませる為の窓１０を形成し、又不純物含有層７が図示
の如く半導体領域９上に残っているとすれば熱処理、エ
ッチング処理等によって第８図に示す如くこれを半導体
領域９上より除去し、結局半導体領域９を窓１０を通じ
て外部に臨ませる様にし、続いて絶縁被覆層８上に第９
図に示す如くそれ自体は公知の手段によって窓１０を通
じて半導体領域に連結して延長せる例えば配線層となる
導電性層１１を形成し、斯くてＮ型の半導体基体１内に
その王面２側よりＰ型不純物の拡散されてなる半導体領
域９が形成され、且半導体基体１の主面２上にこれと絶
縁被覆層８にて絶縁されて半導体領域９に連結して延長
せる導電性層１１が形成されてなる構成を有する半導体
装置を得る。
以上にて本発明の一例が明らかとなったが、本発明によ
れば、半導体基体１の主面２上に、所要の導電型を与え
る不純物を含むセレンを主成分とせる層３とその層３上
に形成された銀又は銀を含む層４とよりなる無機フオト
レジスト材層５を形成し、次にその無機フオトレジスト
材層５に対する所要のパターンの露光、続く現像処理に
より無機フオトレジスト材層５による露光のパターンに
応じたパターンを有する不純物含有層７を形成し、次に
上記半導体基体１の主面２上に不純物含有層７を覆って
耐熱性絶縁被覆層８を形成し、次に熱処理をなすという
ことで、半導体基体１の不純物含有層７下の領域に不純
物含有層７よりの不純物の拡散されてなる半導体領域９
を形成することが出来、従って半導体領域９を簡単な少
ない工程を以つて得ることが出来、しかもその半導体領
域９は、基体１上に形成された無機フオトレジスト材層
６に対する露光、続く現像処理をなして得られる不純物
含有層７を半導体領域９を得る為の不純物源として得ら
れるので、無機フオトレジスト材層５に対する露光のパ
ターンに応じたパターンを以つて高精度に得ることが出
釆、又不純物含有層７を不純物源として半導体基体１内
に半導体領域９を形成する場合、絶縁被覆層８を有する
ので、不純物含有層７を不必要に昇華乃至蒸発させるこ
とないこ、且つ不純物含有層７に含まれる不純物が不必
要に外部に拡散されることないこ効果的に基体１側に拡
散し、依って半導体領域９を所期の不純物濃度を有する
ものとして容易に得ることが出釆、更に無機フオトレジ
スト材層５がセレンを主成分とせる層３とその上に形成
された銭又は銀を含む層４とよりなることにより、高感
度で高精度を以つて不純物含有層７を得ることが出来、
従って半導体領域９を高精度で得ることが出来る等の大
なる特徴を有するものである。
れば、半導体基体１の主面２上に、所要の導電型を与え
る不純物を含むセレンを主成分とせる層３とその層３上
に形成された銀又は銀を含む層４とよりなる無機フオト
レジスト材層５を形成し、次にその無機フオトレジスト
材層５に対する所要のパターンの露光、続く現像処理に
より無機フオトレジスト材層５による露光のパターンに
応じたパターンを有する不純物含有層７を形成し、次に
上記半導体基体１の主面２上に不純物含有層７を覆って
耐熱性絶縁被覆層８を形成し、次に熱処理をなすという
ことで、半導体基体１の不純物含有層７下の領域に不純
物含有層７よりの不純物の拡散されてなる半導体領域９
を形成することが出来、従って半導体領域９を簡単な少
ない工程を以つて得ることが出来、しかもその半導体領
域９は、基体１上に形成された無機フオトレジスト材層
６に対する露光、続く現像処理をなして得られる不純物
含有層７を半導体領域９を得る為の不純物源として得ら
れるので、無機フオトレジスト材層５に対する露光のパ
ターンに応じたパターンを以つて高精度に得ることが出
釆、又不純物含有層７を不純物源として半導体基体１内
に半導体領域９を形成する場合、絶縁被覆層８を有する
ので、不純物含有層７を不必要に昇華乃至蒸発させるこ
とないこ、且つ不純物含有層７に含まれる不純物が不必
要に外部に拡散されることないこ効果的に基体１側に拡
散し、依って半導体領域９を所期の不純物濃度を有する
ものとして容易に得ることが出釆、更に無機フオトレジ
スト材層５がセレンを主成分とせる層３とその上に形成
された銭又は銀を含む層４とよりなることにより、高感
度で高精度を以つて不純物含有層７を得ることが出来、
従って半導体領域９を高精度で得ることが出来る等の大
なる特徴を有するものである。
又半導体領域９を上述せる特徴を有して得て后耐熱性絶
縁被覆層８に窓１０を穿設し、次に絶縁被覆層８上に延
長せる導電性層を形成する工程をとるということで、半
導体基体１の主面２上にこれと絶縁されて半導体領域９
に連結して延長せる導電性層１ １を形成することが出
来るので、その導電性層１１を容易に得ることが出来、
しかも導電性層１１の半導体基体１の主面２上にこれと
絶縁して延長せる構成が、熱処理により半導体領域９を
形成する場合に不純物含有層７に含む不純物が不必要に
外部に拡散せしめる為にも適用されている絶縁被覆層８
を適用して得られているので、その構成を簡易に得るこ
とが出来る等の大なる特徴を有するものである。
縁被覆層８に窓１０を穿設し、次に絶縁被覆層８上に延
長せる導電性層を形成する工程をとるということで、半
導体基体１の主面２上にこれと絶縁されて半導体領域９
に連結して延長せる導電性層１ １を形成することが出
来るので、その導電性層１１を容易に得ることが出来、
しかも導電性層１１の半導体基体１の主面２上にこれと
絶縁して延長せる構成が、熱処理により半導体領域９を
形成する場合に不純物含有層７に含む不純物が不必要に
外部に拡散せしめる為にも適用されている絶縁被覆層８
を適用して得られているので、その構成を簡易に得るこ
とが出来る等の大なる特徴を有するものである。
尚上述に於ては本発明の一例を示したに留まり、上述せ
る「Ｎ型」を「Ｐ型」と読替えることも出来、又半導体
領域を半導体基体と同じ導電型に形成する様になすこと
も出来、又無機フオトレジスト材層に対する現像処理を
プラズマエッチング処理とすることも出釆、その他本発
明の精神を脱することないこ種々の変型変更をなし得る
であろう。
る「Ｎ型」を「Ｐ型」と読替えることも出来、又半導体
領域を半導体基体と同じ導電型に形成する様になすこと
も出来、又無機フオトレジスト材層に対する現像処理を
プラズマエッチング処理とすることも出釆、その他本発
明の精神を脱することないこ種々の変型変更をなし得る
であろう。
第１図〜第９図は本発明に依る半導体装置の製法の一例
を示す順次の工程に於ける略線的断面図である。 図中１は半導体基体、２は主面、３はセレンを主成分と
せる層、４は銀又は銀を含む層、５は無機フオトレジス
ト材層、７は領域、８は耐熱性絶縁被覆層、９は半導体
領域、１０は窓、１１は導電性層を夫々示す。 第１図 第２図 第３図 第４図 第５図 第６図 第７図 第８図 第９図
を示す順次の工程に於ける略線的断面図である。 図中１は半導体基体、２は主面、３はセレンを主成分と
せる層、４は銀又は銀を含む層、５は無機フオトレジス
ト材層、７は領域、８は耐熱性絶縁被覆層、９は半導体
領域、１０は窓、１１は導電性層を夫々示す。 第１図 第２図 第３図 第４図 第５図 第６図 第７図 第８図 第９図
Claims (1)
- １ 半導体基体の主面上に、所要の導電型を与える不純
物を含むセレンを主成分とせる第１の層と、該第１の層
上に形成された銀又は銀を含む第２の層とよりなる無機
フオトレジスト材層を形成する工程と、 上記無機フオ
トレジスト材層に対する所要のパターンの露光、続く現
像処理により、上記無機フオトレジスト材層による、上
記露光のパターンに応じたパターンを有する不純物含有
層を形成する工程と、 上記半導体基体の主面上に、上
記不純物含有層を覆って、耐熱性絶縁被覆層を形成する
工程と、 上記不純物含有層を上記耐熱性絶縁被覆層で
覆っている状態での熱処理により、上記半導体基体の上
記不純物含有層下の領域に、上記不純物含有層よりの不
純物の拡散されてなる半導体領域を形成する工程と、
上記耐熱性絶縁被覆層に上記半導体領域を外部に臨ませ
る窓を形成する工程と、 上記耐熱性絶縁被覆層上に上
記窓を通じて上記半導体領域に連結して延長せる導電性
層を形成する工程とを含む事を特徴とする半導体装置の
製法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54103052A JPS603772B2 (ja) | 1979-08-13 | 1979-08-13 | 半導体装置の製法 |
| US06/174,275 US4350541A (en) | 1979-08-13 | 1980-07-31 | Doping from a photoresist layer |
| FR8017774A FR2463509B1 (fr) | 1979-08-13 | 1980-08-12 | Procede de fabrication de dispositifs semi-conducteurs et dispositifs obtenus par ce procede |
| DE3030660A DE3030660C2 (de) | 1979-08-13 | 1980-08-13 | Verfahren zur selektiven Diffusion eines Dotierstoffes in ein Halbleitersubstrat |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54103052A JPS603772B2 (ja) | 1979-08-13 | 1979-08-13 | 半導体装置の製法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5626433A JPS5626433A (en) | 1981-03-14 |
| JPS603772B2 true JPS603772B2 (ja) | 1985-01-30 |
Family
ID=14343891
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54103052A Expired JPS603772B2 (ja) | 1979-08-13 | 1979-08-13 | 半導体装置の製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS603772B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4139159A1 (de) * | 1990-11-28 | 1992-06-04 | Mitsubishi Electric Corp | Verfahren zum diffundieren von n-stoerstellen in aiii-bv-verbindungshalbleiter |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4934018A (ja) * | 1972-07-31 | 1974-03-29 | ||
| JPS4952967A (ja) * | 1972-09-25 | 1974-05-23 |
-
1979
- 1979-08-13 JP JP54103052A patent/JPS603772B2/ja not_active Expired
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4934018A (ja) * | 1972-07-31 | 1974-03-29 | ||
| JPS4952967A (ja) * | 1972-09-25 | 1974-05-23 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4139159A1 (de) * | 1990-11-28 | 1992-06-04 | Mitsubishi Electric Corp | Verfahren zum diffundieren von n-stoerstellen in aiii-bv-verbindungshalbleiter |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5626433A (en) | 1981-03-14 |
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