JPS6023378B2

JPS6023378B2 - 情報処理装置

Info

Publication number: JPS6023378B2
Application number: JP7395880A
Authority: JP
Inventors: 彰藤田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1980-06-02
Filing date: 1980-06-02
Publication date: 1985-06-07
Also published as: JPS57755A

Description

【発明の詳細な説明】本発明は情報処理装置に関し、詳しくは、複数の命令を
オーバラップさせて処理する情報処理装置において、比
較結果により分岐成立、不成立を行なわしめる分岐命令
の高速化処理に関するものである。

第１図は情報処理装置の概略構成を示したもので、図中
、１は命令を解読する命令ユニット（１ユニット）、２
はストレージを含む記憶制御ユニット（ＳＣユニット）
、３は命令で指定されたオペランドに対して演算を実行
する演算ユニット（Ｅユニット）である。

１ユニット１は命令をストレージから読出すと、命令の
実行に必要なデータ及び制御情報をＥユニット３に送出
する。

もし命令が分岐命令の場合、或いは命令の実行に必要な
オペランドがストレージ・オペランドの場合、１ユニッ
ト１はＳＣユニット２にリクエストを発行し、前者の場
合は分岐先命令群を１ユニット１に、また後者の場合は
必要なデータをＥユニット３に送出せしめる。Ｅユニッ
ト３は１ユニット１或いはＳＣユニット２から命令の実
行に必要なデータ、制御情報を受けとると、命令で指定
された演算を実行し、演算結果を所与のレジスタ或いは
ストレージに格納して命令を終結する。周知の如く、命
令を実行にあたって１ユニット１及びＳＣユニット２の
動作時間の方がＥユニット３の動作時間に比して長い。

これはストレージ・オペランドのアクセス・タイムが演
算速度より長いことによる。従って、高速な処理装置で
は複数の命令をオーバラップさせて処理する所謂パイプ
ライン制御を実施することにより、処理性能の向上を図
っている。第２図はストレージ・リクエストが演算時間
の３倍の時間を要するとして、分岐命令以外の一般の命
令がパイプライン制御により連続した場合を表わしたタ
イム・チャートである。

第２図において、横軸は装置のマシン・サイクルを示し
、縦軸は装置内の各ユニットの処理の持ち時間を示す。
こ）で、Ｄは命令のデコードを含むアドレス修飾処理、
Ａはアドレス変換処理、Ｌはバッファストレージあるい
はメインストレージ読み出し処理、Ｅは命令実行処理の
各時間である。パイプライン制御により、命令ａは第１
サイクルでＳＣユニット２にストレージ・オペランドの
読み出しリクエストを出し、第３サイクルの終了時点に
Ｅユニット３にデータが転送され、第４サイクルで演算
が実行される。同様に、命令ｂは第２サイクル〜第４サ
イクルでストレージ・オペランドが読み出され、第５サ
イクルで演算が行なわれる。なお、オペランドとしてス
トレージ・データ以外に汎用レジスタ（ＧＲ）等のデー
タを必要とする命令もあり、これらは一般にストレージ
・データよりも早く読み出すことができるが、一般のパ
イプライン制御のもとでは、これらのデータもストレー
ジ・データと同じ時間帯にＥユニット３に送出するよう
に制御される。今、この様な情報処理装置において、下
記に示す分岐命令の処理を考えてみる。

この分岐命令の命令形式は第３図の如くであり、Ｒ，フ
ィールドで示されるＧＲの内容とＲ３フィールドで示さ
れるＧＲの内容とを加算し、その加算結果をＲ，フィー
ルドで示されるＧＲに格納する。そして、その加算結果
はＲ３が偶数番号のＧＲを示している時はＲ３十１で示
されるＧＲの内容と比較し、またＲ３が奇数番号のＧＲ
を示している時はＲ３で示されるＧＲの内容と比較し、
加算結果の方が小さいか或いは等しければ第２オペラン
ド・アドレス（＆フィールドで指定されるＧＲの内容と
○２フィールドの内容とを加えて得られるアドレス）に
分岐する。加算結果の方が大きい時は分岐が行なわれず
、該分岐命令の次の命令が実行される。また、上記とは
逆に、加算結果の方が大きい時に分岐が行なわれ、加算
結果の方が小さいか或いは等しい時は分岐が行なわれな
い分岐命令もある。いづれの分岐命令も制御としてはほ
ゞ同じであるので、こ）では前者について記述する。第
３図の分岐命令は主に次の様に使用される。

今、ストレージ・アドレスＳ以降に命令群ａ，ｂ，ｃ，
ｄ，……×，ｙ，ｚ，……が格納され、ｘが上記分岐命
令であるとする。ストレージ・アドレスＳ＋３以降の命
令ｄ〜ｘの命令群を初期値ｍから増分ｉにより最終値ｎ
になるまで繰り返し実行させたい時、命令ｘの分岐先ア
ドレスをＳ＋３とし、命令ａ〜ｃの演算により命令ｘの
Ｒ，フィールドで指定されるＯＲ（これをＯＲＩとする
）に初期値ｍ、Ｒ３フィールドで指定される偶数番号の
ＧＲ（これをＧＲ２とする）に増分ｉ、Ｒ３十１で指定
されるＧＲ（これをＧＲ３とする）に最終値ｎを格納す
る。これにより、命令ｄ以降が実行され、命令ｘではＧ
ＲＩの内容とＯＲ２の内容とを加算し、その結果（ｎ＋
ｉ）をＧＲＩに格納する。この加算結果がＧＲ３の内容
（ｎ）より小さいか等しければ、命令ｘの第２オペラン
ド・アドレスＳ＋３に分岐し、命令ｄ以降が再び実行さ
れる。この結果、分岐命令ｘによりアドレスＳ＋３｛（
ｎ−ｍ）／ｉ｝回分岐し、命令ｄ〜ｘが｛（ｎ−ｍ）／
ｉ｝十１回実行される。分岐命令ｘが｛（ｎ−ｍ）／ｉ
｝十１回目に実行されると、ＧＲ１の内容は（ｎ＋ｉ）
となり、分岐が行なわれず、命令ｘの次の命令ｙ、ｚ・
・・・・・が実行される。次に第４図及び第５図に従っ
て上記分岐命令の従来の制御方式を説明する。第４図は
該分岐命令の制御に必要な部分のブロック図、第５図は
その動作を説明するためのタイム・チャートである。第
５図のａは分岐成立の場合、ｂは不成立の場合で、ｘは
分岐命令、ａ，ｂ，ｃ，ｄは分岐先命令群、ｙは命令ｘ
の次の命令を示している。第４図において、１０１はス
トレージで命令及びオペランド・データが格納されてい
る。

ストレージ１０１から読み出された命令は線２０１を通
して命令バッファ・レジスタ１０２又は１０３に格納さ
れる。命令バッファ・レジスタ１０２及び１０３は複数
の命令を格納し、それぞれは現在実行中の命令群又は分
岐命令による分岐先命令群を格納する。初期状態におい
ては現在実行中の命令群は命令バッファ・レジスター０
２に格納され、その命令群中に分岐命令があると、分岐
先命令群が命令バッファ・レジスタ１０３に格納される
。そして、分岐命令の分岐が成立すると、今度は命令バ
ッファ・レジスター０３に格納されている命令群が実行
中命令群となり、その中に分岐命令があると、その分岐
先命令群は命令バッファ・レジスタ１０２に格納される
。命令バッファ・レジスタ１０２又は１０３からそれぞ
れ線２０２又は２０３上に１つの命令が切り出されると
（切り出し制御に必要な構成は図に示されていない）、
フリッブ・フロップ１０４の値により線２０２，２０３
のいずれかがセレクト・ゲート１０６で選択されて命令
レジスター０７に格納される。即ち、フリップ・フロッ
プ１０４の出力線２０４が“０”のときは線２０２の命
令が選択され、線２０４が“１”のときは線２０３の命
令が選択されて命令レジスタ１０７に格納される。フリ
ツプ・フロップ１０４は初期状態で“０”にされる。今
、フリップ・フロツプ１０４は“０”で、第３図の形式
の分岐命令ｘが命令バッファ・レジスター０２から切り
出されたとする。

命令が命令レジスタ１０７に格納されると、命令コード
部は線２０５を通して命令解読器１０８に入力される。
命令解読器１０８は命令レジスター０７に格納された命
令が分岐命令であると、線２１０、反転回路１０５を通
してフリツプ・フロツプ１０４の値を反転する。即ち、
“０”であれば“１”に、“１”であれば“０”にセッ
トする。つまり、前に説明した如く、該分岐命令刈ま主
にある命令群を複数回繰り返して実行させる為に使用さ
れるため、分岐が成立することの方が多い。従って、予
じめ分岐成立を予測し、フリップ・フロップ１０４の値
を反転（今の場合は“１”）しておくことにより、第５
図に示す様に、分岐先命令ａがストレージ１０１から読
み出され、命令バッファ・レジスタ１０３に格納される
と直ちに、該分岐先命令バッファ・レジスタ１０３から
切り出されて命令レジスタ１０７に格納できる様にする
のである。分岐成立を予測する効果については後で述べ
る。命令解読器１０８は、また分岐先命令の読み出し要
求を線２１１を通してストレージ制御部１０川こ送出す
る。この時、線２１１にはストレージ１０１から読み出
した命令を命令バッファ・レジスタ１０２，１０３のど
ちらに格納するかの制御情報も送出する。今の場合、分
岐命令ｘは命令バッファ・レジスタ１０２から切り出さ
れたので、分岐先命令ａは命令バッファ・レジスタ１０
３に格納するように線２１１で指示される。命令レジス
タ１０７に格納された分岐命令ｘの＆部は線２０８を通
してセレクト・ゲート１１３に送られ、汎用レジスタ（
ＧＲ）群１０９の内の線２０８で指定されるものを選択
する結果、該選択されたＧＲの内容がアドレス加算器１
１４のＢ入力部に入力される。命令レジスタ１０７のＲ
３部は線２０７を通してセレクト・ゲート１１２に送
られるが、該分岐命令ｘの場合、セレクト・ゲート１１
２の出力は“０”にされ、アドレス加算器１１４の×入
力部は“０”が入力される。アドレス加算器１１４のＤ
入力部には命令レジスタ１０７のＤ２部が入力され、前
記Ｂ入力部に入力されたデータとを加え、結果は線２１
２を通してストレージ・アドレス・レジスタ１１５にセ
ットされ、分岐先命令の読み出しアドレスとなる。命令
レジス夕１０７のＲ，部及びＲ３部はそれぞれ線２０６
，２０７を通して命令保存部１１６及び１１７に送られ
る。命令レジスタ１０７に分岐命令が格納されてから以
降の上記動作は第５図の第１サイクルのＤの時間帯で行
なわれる。

分岐先命令の読み出し要求を受け取ったストレージ制御
部１０川まストレージ１０１に読み出し起動を行なう。

これにより、ストレージ・アドレス・レジスター１５で
指定されるアドレスから分岐先命令ａが読み出され、線
２０１、命令バッファ・レジスタ１０３、セレクト・ゲ
ート１０６を通して第５図の第４サイクルのＤの時間帯
の開始時点に該分岐先命令ａが命令レジスタ１０７に格
納される。一方、命令保存部１１６及び１１７は第５図
の第３サイクルのＬの時間帯の開始時点に該分岐命令ｘ
のＲ，及びＲ３の内容をＧＲ読み出しレジスター１９及
び１２川こセットし、ＧＲ群１０９の中からＧＲ読み出
しレジスター１９及び１２０で示されるＧＲをそれぞれ
セレクト・ゲート１１０及び１１１で選択して、そのデ
ータを線２１３及び２１４に出力する。

線２１３及び２１４のデータは第５図の第４サイクルの
Ｅの時間帯の開始点に演算（Ｅ’ユニットの演算入力レ
ジスタ３０２及び３０３に格納される。Ｅユニットは第
５図の第４サイクルに演算入力レジスタ３０２と３０３
との内容を演算器３０４により加算してその結果を演算
出力レジスタ３０５に格納する。また命令保存部１１７
に格納された該分岐命令ｘのＲ３部は第５図の第３サイ
クルのＬの時間帯の開始時点にＥユニットのレジスタ３
０７にセットされる。そしてレジスタ３０７にセットさ
れた内容が偶数の時は“１”を、奇数の時は“０”をセ
レクト・ゲート３０８により選択して、レジスタ３０７
の内容を加算器３０９により加算してレジスタ３１０に
セットし、線２１５を通して１ユニットに送られる。１
ユニットは線２１５の内容を第５図の第４サイクルのＥ
の時間帯の開始時点にセレクト・ゲート１１８を通して
ＧＲ読み出しレジスタ１１９にセットし、ＧＲ群１０９
の中からＧＲ読み出しレジスター１９で示されるＧＲ
をセレクト・ゲート１１０で選択して、第５図の第５サ
イクルのＥの時間帯の開始時点に演算入力レジスタ３０
２にセットする。

もう一方の演算入力レジスタ３０３には第５図の第４サ
イクルで演算された結果（即ち、該分岐命令ｘのＲ，部
で示されるＧＲの内容とＲ３部で示されるＧＲの内容と
を加算した結果）が格納される演算出力レジスタ３０５
の内容がセレクト・ゲート３０１で選択されてセットさ
れる。そして、第５図の第５サイクルで演算入力レジス
夕３０２と３０３との大小比較（即ち、減算）が演算器
３０４で行なわれる。その結果は演算出力レジスタ３０
５にセットされ、第６サイクルのＥの時間帯に線２１６
を通して分岐判定回路３０６に与えられる。分岐判定回
路３０６は演算出力レジスタ３０５の内容が正の値（０
を含む）が負の値かにより該分岐命令ｘの分岐成立、不
成立を判定し、分岐不成立時、その出力線２１７を有効
とする。今、分岐命令ｘのＲ，及びＲ３で示すＧＲの内
容をそれぞれ加えた結果がＲ３（Ｒ３部の内容が奇数の
とき）、又はＲ３十１（Ｒ３部の内容が偶数のとき）で
示されるＧＲの内容よりも小さいか等しい時に分岐を行
なう分岐命令の場合、上記演算出力レジスタ３０５の内
容が正の値（０を含む）のとき分岐が成立する。

これは予じめ分岐成立を予測していたこと）一致するた
め、分岐判定回路３０６の出力線２１７を有効とせず、
以後、第５図ａに示す如く分岐先命令ａ，ｂ，・・・・
・・が処理される。一方、演算出力レジスタ３０５の内
容が負の値のときは分岐が成立せず、予測と相反するた
め、第６サイクルのＥの時間帯の開始時点に分岐判定回
路３０６の出力線２１７を有効とし、反転回路１０５を
通してフリップ・フロップ１０４を反転し、元の状態に
戻す（今の場合“０”にする）。そして、分岐命令ｘに
引続く命令ｙが命令バッファ・レジスタ１０２から切り
出され、セレクト・ゲート１０６を通して命令レジスタ
１０７に第５図ｂの第８サイクルのＤの開始時点に格納
される。また、第４図には図示されていないが、分岐先
命令ａ〜ｄは第５図ｂに示す如く、第７サイクルの時間
帯でそれぞれ無効化される。以上は分岐命令の分岐が成
立すると予測した場合についての説明であるが、分岐不
成立を予測した場合について少し説明を行なっておく、
第６図は分岐不成立を予測して処理した場合のタイム・
チャートであり、ａは分岐成立時、ｂは分岐不成立時の
ものである。

第５図と比較すれば明らかなように、ｂの分岐不成立時
は、第６図の分岐不成立予測の場合の方が分岐命令ｘの
次の処理される命令ｙは４サイクル早く実行できる。し
かし、ａの分岐成立時は、分岐命令ｘの次に処理される
命令ａは第６図の分岐不成立予測の場合の方が４サイク
ル遅い。該分岐命令は前述した如く分岐が成立すること
の方が多いため、分岐成立時の処理速度が早い分岐成立
を予測した方式が一般に採用されている。ところで、第
３図の形式の分岐命令を処理する場合において、従釆は
第５図に示したごとく、命令のＲ，部で指定される汎用
レジスタの内容とＲ３部で指定される汎用レジスタの内
容とをＥの時間帯の第１サイクルで加算し、その結果と
Ｒ３またはＲ３十１の汎用レジスタの内容とをＥの第２
サイクルで比較して、その結果によりＥの第３サイクル
で分岐の判定を行なっていた。

すなわち、該分岐命令の処理において分岐判定に必要な
演算を全て演算曲ユニットで行なっていた。このため、
分岐の成立・不成立の判定が遅くなり、分岐の予測が失
敗した時の処理速度が遅いという欠点があつた。この発
明の目的とするところは、上記の如き従来の欠点を除去
するものであり、分岐成立時の処理速度を低下させずに
、分岐不成立時の処理速度を向上させる効果を有する情
報処理装置を提供することにある。

しかして、この発明の特徴とするところは、分岐命令の
Ｒ，部を格納するレジスタを持ち、Ｄの時間帯を２マシ
ンサイクルとして、データを演算ユニットに転送すると
同時にそのデータを比較することにより、該分岐命令の
分岐不成立時の処理速度を向上させるものである。

以下、本発明の一実施例につき図面を用いて詳細に説明
する。第７図は本発明の−実施例のブロック図であり、
第８図はその動作を説明するためのタイム・チャートで
ある。第８図のａは分岐成立時、ｂは分岐不成立時のも
のである。第７図の構成は第４図とほとんど同じである
ので、第４図と異なる部分についてのみ説明する。

第７図において、本発明により追加されたのはＲ，レジ
スター２９と比較回路１３０である。Ｒ，レジスター２
９の入力は命令レジスター０７のＲ．部が接続され、そ
の出力は命令レジスター０７のＢ２に接続される。比較
回路１３０の入力にはセレクト・ゲート１１０及び１１
１の出力線２１３及び２１４が接続され、その出力は分
岐判定回路１３１に接続される。分岐判定回路１３１の
動作は第４図の分岐判定回路３０６の動作と同じである
が、第４図の分岐判定回路３０６はＥュニツトにあるの
に対して、第７図の分岐判定回路１３１は１ユニットに
ある。第７図のセレクト・ゲート１２１、加算器１２２
、アドレス・レジス夕１２３、アドレス・スタツク・レ
ジスタ１２４〜１２６、セレクト・ゲート１２７、セッ
ト・アップ・アドレス・レジスター２８及び線２１８は
第４図では図示されていなかったが、これは従来の該分
岐命令の動作には関係がなかった）めであり、これらは
他の命令の処理に必要であり、本発明により特に追加さ
れたものではない。また第４図の命令保存部１１６、セ
レクト・ゲート１１８、ＧＲ読み出しレジスタ１２０及
びＥユニットの３０１〜３０５，３０７〜３１川ま本発
明の動作には特に関係がないので第７図では図示しない
。今、フリップ・フロツプ１０４は“０”とする。

第８図の第１サイクルのＤの開始時点に分岐命令ｘが命
令バッファ・レジス夕１０２から切り出され、命令レジ
スタ１０７に格納されると、その命令コ−ド部は命令解
読器１０８に入力される。命令解読器１０８は従来と同
様、分岐先命令の読出し要求を線２１１を通してストレ
ージ制御部１０川こ送出する。また、該線２１１には分
岐先命令を命令バッファ・レジスタ１０２，１０３のい
ずれに格納するかという制御情報も送出する。分岐先ア
ドレスは命令レジスタ１０７のＢ２部とＤ２部とにより
アドレス加算器１１４で計算され、ストレージ・アド
レス・レジスタ１１５に転送される。命令レジスター０
７のＲ，部はＲ，レジスタ１２９に格納される。以上の
動作は第８図の第１サイクルのＤの時間帯で行なわれる
。次に、Ｒ，レジスター２９の内容は第２サイクルの開
始時点に命令レジスター０７のＢ部にセットされ、これ
により汎用レジスタ群１０９の内の１つをセレクト・ゲ
ート１１３で選択する。また命令レジスター０７のＲ２
部により汎用レジスタ群１０９の内の１つをセレクト・
ゲ−ト１１２で選択する。セレクト・ゲート１１２及び
１１３で選択された汎用レジスタの内容はそれぞれアド
レス加算器の×入力部及びＢ入力部に入力される。アド
レス加算器１１４の○入力部には“０”が入力される。
これにより該分岐命令のＲ，部で示される汎用レジスタ
の内容とＲ３部で示される汎用レジスタの内容とがアド
レス加算器１１４を用いて加算され、その結果はアドレ
ス・レジスター２３にセットされる。アドレス・レジス
タ１２３にセットされた内容は第３サイクルのＡの時間
帯にアドレス・スタツク・レジスタ１２４〜１２６の内
の１つに格納される。第７図ではアドレス・スタックと
して３つ記されているが、これはパイプライン制御方式
において処理を円滑にするためで、必ずしも３つである
必要はない。命令解読器１０８は第２サイクルのＤの終
了時点に出力線２１０、反転回路１０５を通してフリッ
プ・フロップ１０４を反転し、“１”にセットする。

また第２サイクルの○の時間帯には命令レジスター０７
のＲ３部が命令保存部１１７に送られる。そして第３サ
イクルのＡの時間帯にそのＲ３部が加算器１２２に入力
され、加算器１２２のもう一方の入力にはＲ３の値が偶
数の時は“１”を、奇数の時は“０”をセレクタ・ゲー
ト１２１で選ばれて入力される。その結果は第４サイク
ルのＬの開始時点にＧＲ議出しレジスタ１１９にセット
される。またこの時、アドレス・スタック・レジスタ１
２４〜１２６の内の一つに格納された上記内容がセレク
ト・ゲート１２７により選ばれセット・アップ・アドレ
ス・レジスタ１２８にセットされる。そして第４サイク
ルのＬの時間帯にＧＲ議出しレジスター１９で示される
汎用レジスタの内容がセレクト・ゲート１１０により選
択されて線２１３上に出力する。またセット・アップ・
アドレス・レジスター２８の内容が線２１８、セレクト
・ゲート１１１を通して線２１４上に出力する。そして
線２１３及び線２１４上のデータは第４サイクルのＬの
終了時点にＥユニットに転送される。この時、線２１３
及び線２１４上のデータは比較回路１３０のそれぞれの
入力に接続され、両者のデータの大小比較を行ない、そ
の結果は分岐判定回路１３１に与えられる。分岐判定回
路１３１は比較回路１３０の出力により該分岐命令の分
岐成立・不成立を判定し、分岐不成立時、その出力線２
１７を第５サイクルの開始時点に有効とする。分岐成立
時、即ち予測が正しかった時は分岐判定回路１３１の出
力線２１７を有効とせず、第８図ａに示す如く分岐先命
令ａ，ｂ，・・・・・・が処理される。分岐不成立時、
即ち予測失敗の時は第８図ｂに示す如く第５サイクルの
開始時点に分岐判定回路１３１の出力線２１７を有効と
し、反転回路１０５を通してフリップ・フロップ１０４
を反転して元の状態“０”に戻す。そして分岐命令ｘに
引続く命令ｙが命令バッファ・レジスタ１０２から切り
出され、命令レジスター０７に第８図ｂの第７サイクル
のＤの開始時点に格納される。また、分岐先命令ａ〜ｃ
は第６サイクルの時間帯でそれぞれ無効化される。以上
説明した如く、本発明は分岐命令のＲ，部で示されるＧ
Ｒの内容とＲ３部で示されるＧＲの内容との加算をアド
レス加算器で行ない、その加算結果とＲ３又はＲ３十１
のＧＲの内容とをＥユニットに送出すると同時にこれら
を比較することにより分岐成立、不成立を判定させるも
のであるから、従釆の上記加算及び比較を全てＥユニッ
トで行ない分岐成立、不成立を判定させる場合に比べ、
分岐判定を１サイクル早く行なうことができ、従って分
岐不成立時の処理速度の向上をもたらすことが出来る効
果を有するものである。

【図面の簡単な説明】

第１図は情報処理装置の概略構成を示す図、第２図はパ
イプライン制御による一般命令のタイム・チャートを示
す図、第３図は本発明で対象とする分岐命令の命令形式
を示す図、第４図は第３図の分岐命令の従釆の動作を説
明するために必要な部分のブロック図、第５図及び第６
図は第４図の動作を説明するためのタイム・チャートを
示す図、第７図は本発明の一実施例を示す図、第８図は
第７図の動作を説明するためのタイム・チャートを示す
図である。１００・・・・・・ストレージ制御部、１０１・・・・
・・ストレージ、１０２，１０３・・・・・・命令バッ
ファ・レジスタ、１０４……フリツプ・フロツプ、１０
５…・・・反転回路、１０６，１１０〜１１３，１２１
，１２７…・・・セレクト・ゲート、１０７・・・・・
・命令レジスタ、１０８・・・・・・命令解読器、１０
９・・・・・・汎用レジス夕、１１４・・・・・・アド
レス加算器、１１５・・・…ストレージ・アドレス・レ
ジスタ、１１７……命令保存部、１１９・・・・・・Ｇ
Ｆ読み出しレジスタ、１２２・・・・・・加算器、１２
３……アドレス・レジスタ、１２４〜１２６……アドレ
ス・スタツク・レジスタ、１２８……セット・アップ・
アドレス・レジスタ、１２９……Ｒ，レジスタ、１３０
……比較回路、１３１・・・・・・分岐判定回路。第１図第２図第３図第４図第５図第６図第７図第８図

Claims

【特許請求の範囲】

１記憶装置から読出された複数の命令群をそれぞれ格
納する複数の命令バツフア・レジスタを具備して、その
選択された命令バツフア・レジスタから命令レジスタへ
次々に命令を切り出し、複数の命令をオーバラツプさせ
て処理する情報処理装置において、命令の第１フイール
ドで示される汎用レジスタの内容と第２フイールド（第
１および第２フイールドはいずれも第１オペランド部を
形成している）で示される汎用レジスタの内容とを加算
し、該加算結果と前記第２フイールドの内容で示される
汎用レジスタあるいはその内容＋１の番号の汎用レジス
タの内容とを比較し、その結果により第２オペランド・
アドレスに分岐するという分岐命令を処理するため、該
分岐命令の第１フイールドを一時格納するレジスタを設
け、現在実行中の命令群が格納されている命令バツフア
・レジスタ（以下、第１命令バツフア・レジスタという
）から前記命令レジスタへ切り出された命令が前記分岐
命令であることを解読すると、まず第１のサイクルでも
つて、前記分岐命令の第２オペランド・アドレスの分岐
先命令群を記憶装置から読出して前記第１命令バツフア
・レジスタ以外の命令バツフア・レジスタ（以下、第２
命令バツフア・レジスタという）に格納すると共に、該
分岐命令の第１フイールドを前記レジスタへ格納し、次
の第２のサイクルでもつて、前記レジスタの内容を命令
レジスタの第２オペランド・フイールド部に設定して、
該オペランド・フイールド部で示される該当汎用レジス
タの内容と前記第２フイールドで示される該当汎用レジ
スタの内容とを加算し、加算結果をオペランド・アドレ
ス・レジスタに格納し、第３サイクル以降は前記第２命
令バツフア・レジスタの分岐先命令群を有効として、該
分岐先命令群が記憶装置から読出され第２命令バツフア
・レジスタに格納されると該第２命令バツフア・レジス
タから命令レジスタへ次々に命令を切り出して分岐先命
令の処理を行ない、そして、前記オペランド・アドレス
・レジスタに格納された加算結果と分岐命令の第２フイ
ールドの内容で示される汎用レジスタあるいはその内容
＋１の番号の汎用レジスタの内容とを演算ユニツトに転
送すると共に、これらの内容を比較して分岐成立・不成
立の判定を行ない、分岐成立の時は前記第２命令バツフ
ア・レジスタの分岐先命令群の処理を引き続き有効とし
、分岐不成立の時は前記第１命令バツフア・レジスタの
命令群を再び有効として処理することを特徴とする情報
処理装置。