JPH02195429A

JPH02195429A - 情報処理装置

Info

Publication number: JPH02195429A
Application number: JP1015392A
Authority: JP
Inventors: Katsumi Tanaka; 克美田中
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1989-01-25
Filing date: 1989-01-25
Publication date: 1990-08-02
Anticipated expiration: 2011-06-05
Also published as: JP2504156B2; US5297266A; FR2642194A1; FR2642194B1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】反度欠ヱ本発明は情報処理装置に関し、特に情報処理装置のオペ
レーションのメモリリクエスト制御方式％式％オペレーションのメモリリクエスト制御方式の例として
、第１オペランドにより示されるメモリ上のデータを、
第２オペランドにより示されるメモリ上の格納位置へ１
バイト単位で移送を行うＭＯＶＦ、命令のようなオペレ
ーションのメモリリクエスト制御方式がある。

この様なＭＯＶＢ命令の命令実行時に、情報処理装置の
性能向上の目的から、実際のデータ移送を複数バイト単
位で行い、第１のオペランドの先頭アドレスと第２のオ
ペランドの先頭アドレスとの差分によって、両オペラン
ドの破壊的重複の有無を検出し、オペランドが重複して
いる場合には、その重複のズレ幅対応に制御記憶の読出
しアドレスを生成し、制御記憶の制御ｎ情報を通常の場
合に対して変更してメモリへのアクセス要求を行なって
いる。

この様なＭＯＶＥ命令の実行時における従来技術を第１
１図のブロック図及び第５図の動作タイミングチャート
を用いて説明する。尚、第２図はＭＯＶＥ命令の命令形
式を示したものである。

第１オペランドにより示されるメモリ上のデータを第２
オペランドにより示されるメモリ上の格納位置に１バイ
ト単位で移送を行なうＭＯＶＥ命令の実行を例にとって
説明する。ここで説明を解り易くするために、本例にお
いて実行されるＭＯＶＢ命令は、オペランド長を３２バ
イト、第１オペランドの先頭アドレスａ１と第２オペラ
ンドの先頭アドレスａ２とのズレ幅が１バイトであるも
のとし、また、ここで使用する情報処理装置のメモリへ
のアクセス単位は８バイト単位であるものと仮定する。

まず初めに、ｔｏサイクルにおいて、レジスタ１にＭＯ
ＶＥ命令の命令語が供給される０次に、ｔ１サイクルに
おいて、第１オペランドの先頭アドレスａ１を生成する
ための要素ＢＲＩ、ＩＸＩ。

Ｄｌ及びオペランド長しがレジスタ４に供給される。ま
た、レジスタ１の保持するＯＰコードによってセレクタ
２９を介して制御記憶３ｏが索引され制御ファームウェ
アがレジスタ３１に供給される。同時に次のステップの
制御ＦＷを（ファームウェア）を格納した制御記憶３０
の索引アドレスがレジスタ２８に供給される。

次にｔ３サイクルにおいては、レジスタ４に保持された
ペースレジスタ番号（ＢＲｌ）及びインデクスレジスタ
番号（ＩＸＩ＞の各々により指定されたペースレジスタ
の内容及びインデクスレジスタの内容の各々を、ペース
レジスタ群６インデクスレジスタ群７より読出し、レジ
スタ４に保持されたＤ１フィールドと共に３人力Ｃ３Ａ
（キャリーセーブアダー）８へ入力し、３人力Ｃ３Ａ８
の出力〈ローカルサム及びキャリー）をレジスタ１３及
びレジスタ１４へ供給する。レジスタ４に保持されたオ
ペランド長りをレジスタ１５へ供給する。

また、本タイミングにおいて、実効アドレス生成情報の
メモリへのリクエストコード（Ｒｅａｄ、１４ｒｔｅ、
等）を指定するフィールドがレジスタ３１゛よリデコー
ダ３２へ入力され、デコーダ３２の出力によって示され
るリクエストコードがレジスタ３３に供給される９本タ
イミングにおいて、レジスタ１より第２オペランドの先
頭アドレスａ２を生成するための要素ＢＲ２，ＩＸ２．
Ｄ２がレジスタ４に供給される。

ｔ１サイクルにおいてレジスタ２８にセットされた制御
記憶３０の索引アドレスによって制御記憶３０が索引さ
れ、読出された制御ＦＷがレジスタ３１へ、また次ステ
ツプのアドレスがレジスタ２８へ供給される。

次に、ｔ３サイクルにおいてレジスタ１３及びレジスタ
１４に保持されたＣ３Ａ８の出力をレジスタ１６に保持
したセレクタ１７．１８の制御ＦＷにより２人力ＡＡＬ
１９へ入力し、実効アドレスａ１を生成して該出力をレ
ジスタ２０．レジスタ２１．レジスタ１１へ供給する。

本タイミングにおいて、レジスタ４に保持されたオペラ
ンド２の先頭アドレスａ２のアドレス生成情報よりオペ
ランド１の先頭アドレスａ１生成時と同様に３人力Ｃ３
Ａ８へペースレジスタ群６の出力、インデクスレジスタ
群７の出力及びＤ２フィールドを入力し、Ｃ３Ａ８の出
力（ローカルサム及びキャリー）をレジスタ１３及びレ
ジスタ１４へ供給する０本タイミングにおいて、実効ア
ドレスａ１に対するリクエストコード（Ｒｅａｄ）をレ
ジスタ３３よりレジスタ３４へ供給すると共に、実効ア
ドレスａ２に対するりクエストコード指定フィールドを
レジスタ３１よりデコーダ３２に入力し、デコーダ３２
の出力のリクエストコードをレジスタ３３に供給する。

更に、ｔ２サイクルにおいてレジスタ２８にセットされ
た制御記憶布３０の索引アドレスによって制御記憶３０
を索引し、該出力をレジスタ３１へ送出し、同時に次ス
テツプの制御記憶アドレスをセレクタ２７を介してレジ
スタ２８にセットする。

次に、ｔ４サイクルにおいては、レジスタ１３゜レジス
タ１４に入力された３人力Ｃ３Ａ８の出力をレジスタ１
６に保持した制御ＦＷによりセレクタ１７．１８を制御
してＡＬＵ１９へ入力し、実効アドレスａ２を生成して
該出力をレジスタ２０゜レジスタ２２．レジスタ１２へ
供給する。また本タイミングにおいて、レジスタ３３に
保持された実効アドレスａ２に対するリクエストコード
をレジスタ２４に送出し、レジスタ３１に保持されたリ
クエストコードフィールドをデコーダ３２に入力してデ
コーダ３２の出力をレジスタ３３へ入力する。

ｔ３サイクルにおいてレジスタ２８にセットした制御記
憶３０の索引アドレスにより制御記憶３０を索引して該
出力をレジスタ３１に供給する。

次に、ｔ５サイクルにおいては、レジスタ２１にセット
された実効アドレスａ１及びレジスタ２２に保持された
実効アドレスａ２をＡＬＵ２３に入力し、その差分を求
めて該出力をレジスタ２４へ供給する。また本タイミン
グにおいて、レジスタ１６にｔ４サイクルでセットされ
た制御ＦＷによってセレクタ１７．１８を制御し、レジ
スタ１１に保持されたた実効アドレスａ１とレジスタ１
５に保持されたオペランド長りとを選択してＡＬＵ１９
により加算し、実効アドレスａ１＋ｇを生成しレジスタ
２０へ供給する。

レジスタ３３に保持されたａ１＋ρに対するりクエスト
コード（Ｒｅａｄ　Ｃ１＋ｃｃｋ）をレジスタ３４へ出
力し、またレジスタ３１に保持されたリクエストコード
フィールドをデコーダ３２へ入力し、デコーダ３２の出
力をレジスタ３３へ入力する。

本タイミングにおいて、レジスタ２８に保持された制御
記憶３０の索引アドレスによって制御記憶３０を索引し
、その出力をレジスタ３１に供給すると共に、次のステ
ップの制御記憶アドレスをレジスタ２８に供給する。

次に、ｔ６サイクルにおいては、レジスタ２４にセット
されたオペランド１とオペランド２との差分より重複を
検出し、論理回路２５によって以後オペランド１データ
を読出すことなくオペランド２への連続ストアが可能で
あることを検出し、該出力をレジスタ２６へ供給する。

本タイミングにおいて、レジスタ１６にｔ５サイクルで
セットされた制御ＦＷによってセレクタ１７．１８を制
御し、レジスタ１２に保持された実効アドレスａ２とレ
ジスタ１５に保持されたオペランド長りとを選択し、Ａ
ＬｔＪ　１９により加算して実効アドレスａ２＋ｐを生
成し、レジスタ２０へ供給する。

レジスタ３３に保持されたａ２十ｇに対するリクエスト
コード（１４ｒｉｔｅ　　Ｃｈｅｃｋ）をレジスタ３４
へ出力し、またレジスタ３１に保持されたリクエストフ
ィールドをデコーダ３２へ入力してデコーダ３２の出力
をレジスタ３３へ入力する。また、本タイミングにおい
て、レジスタ２８に保持された制御記憶３０の索引アド
レスによって制御記憶３０を索引し、該出力をレジスタ
３１に供給すると共に、次のステップの制御記憶アドレ
スをレジスタ２８に供給する。

次にし７サイクルにおいては、七〇サイクルで、レジス
タ１６にセットされた制御ＦＷによってセレクタ１７．
１８を制御し、レジスタ１１に保持された実効アドレス
ａ１とセレクタ１８に入力されている固定値８（本情報
処理装置のメモリへのアクセス単位）をＡＬｔＪ１９へ
入力し、加算結果ａ１＋８をレジスタ２０．１１へ供給
する。

本タイミングにおいて、実効アドレスａ１＋８に対応す
るリクエストコード（Ｒｅａｄ　）をレジスタ３３から
レジスタ３４へ供給し、またレジスタ３１に保持された
リクエストコードをデコーダ３２へ入力し、デコーダ３
２の出力をレジスタ３３へ入力する。また本タイミング
においてレジスタ２８に保持された制御記憶３０の索引
アドレスによって制御記憶３０を索引し、該出力をレジ
スタ３１に出力し、また次のステップの制御記憶アドレ
スをセレクタ２７へ送る。

ここで、索引された制御ＦＷ内にレジスタ２６の出力に
よりセレクタ２７の出力を変更するよう指示するフィー
ルドを有効とし、レジスタ２６の出力によりオペランド
の連続ストア指示が出ているためレジスタ２８に入力す
る次のステップの制御記憶３０の索引アドレスを変更し
、以後オペランド２への３！！Ｌ続ストアを行うように
リクエスト制御ルーチンを変更せしめる。

以上の処理により、通常ａＩＲｅａｄ　、　ａ２Ｗｒｉ
ｔｅ　Ｃｈｅｃｋ、　ａ　ｉ＋ρＲｅａｄ　Ｃｈｅｃｋ
、　ａ２＋ρＷｒｉｔｅ　Ｃｈｅｃｋ　、　ａｌ　士８
Ｒｅａｄ　、　　ａ２Ｗｒｉｔｅ、　ａｌ　＋１６Ｒｅ
ａｄ、　ａ２±Ｕ４ｒｉｔｅ、　ａｌ　＋２４Ｒｅａｄ
、　ａ２±１６１４ｒｉｔｅ　、　−・・・・・と流れ
る処理を、ａＩＲｅａｄ　、　ａ２１４ｒｉｔｅ　Ｃｈ
ｅｃｋａ１＋ρＲｅａｄ　ｃｈｅｃｋ、　ａ２　＋　Ｍ
　Ｗｒｉｔｅ　Ｃｈｅｃｋ　、　ａ１＋８Ｒｅａｄ　、
　ａ１＋１６Ｒｅａｄ、　ａ２　＋８Ｗｒｉｔｅ、　ａ
２＋１６Ｗｒ＋ｔｅ　、・・・・・・と切換えることに
より、オペランド重複時にａ２　＋２４Ｒｅａｄ以降の
第１オペランドの続出しを省略し、命令実行の高速化を
図っている。

しかしながら、かがる従来の方式では、オペランド重複
時に、両オペランドの先頭アドレスの差分により当該重
複を検出しているので、その重複検出が遅くなってしま
い、よってａ　ｌ　＋８Ｒｅａｄａ　ｉ　＋１６Ｒｅａ
ｄの２つの不必要なリクエストが発行されるという欠点
がある。

すなわち、上述した従来の情報処理装置においては、Ｍ
ＯＶＥ命令等の実行時に、第１及び第２のオペランドの
実効アドレスが生成された後に第１及び第２の実効アド
レスの比較結果によって重複を検出し、重複検出後オペ
ランドのズレ幅対応に制御記憶の読出しアドレスを生成
し、制御情報を変更してメモリへのアクセス要求の制御
を行うｉｌｌしか有していないので、オペランドが重複
している時に不必要なメモリへのアクセス要求が出てし
まうとういう欠点がある。

１丑立旦遊本発明の目的は、ＭＯＶＥ命令等の２つのオペランドを
有する命令の実行時に、両オペランドの重複及びズレ幅
を高速に検出することにより、特定のオペランドの重複
ケースにおける無駄なメモリへのアクセス要求をなくす
ことができる情報処理装置を提供することである。

北ニレしｉ威本発明によれば、第１及び第２のオペランドを有し、こ
れ等オペランドの各々に対して、変位部を保持するディ
スプレースメントフィールドの値にアドレス修飾を行っ
て実効アドレスの生成を行い、これ等両オペランドの重
複の有無に応じて制御記憶の読出しアドレスを変更する
ことにより、メモリへのアクセス要求制御を変更するよ
うなオペレーション実行をなす情報処理装置であって、
前記第１及び第２のオペランドの実効アドレスの生成時
にアドレス修飾に使用されるレジスタ番号同士が一致し
ていることを検出する一致検出手段と、前記第１及び第
２のオペランドのディスプレースメントフィールドの値
の差分を検出する差分検出手段と、前記一致検出手段に
より一致が検出された場合に前記差分検出手段の検出結
果に応じて前記制御記憶の読出しアドレスを変更する手
段とを含むことを特徴とする情報処理装置が得られる。

１監」次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例の構成図であり、第４図と同
等部分は同一符号により示している。第２図はＭＯＶＥ
命令の命令話形式を示したものである。第３図は本発明
の実施例におけるタイミングチャートである。

ここで、前述したように、第１オペランドにより示され
るメモリ上のデータを、第２オペランドにより示される
メモリ上の格納位置に１バイト単位で移送を行うＭＯＶ
Ｂ命令の実行を例にとって説明を進めていく、尚、説明
を解り易くするために、本実施例で実行されるＭ　ＯＶ
　Ｂ命令は、オペランド長を３２バイト、第１オペラン
ドの先頭アドレスａ１と第２オペランドの先頭アドレス
ａ２とのズレ幅が１バイトであるものとする。また本説
明での情報処理装置のメモリへのアクセス単位は８バイ
トであるものと仮定する。

ここで、ＭＯＶＢ命令実行時オペランドが１バイトズし
て重複している場合の理想的なメモリへのアクセス要求
について述べると、初めに第１オベランドによって示さ
れるデータの先頭のリード及び主記憶上に該データが準
備されているか否かをチエツクするチエツク要求を兼ね
たリードアンドリードチエツク要求（以下ａＩＲ）、次
にオペランド２で示されるデータの格納位置の先頭が主
記憶上に準備されているか否かをチエツクするライトチ
エツク要求（以下ａ２１４ｃ）、次に第１オペランドの
最後が主記憶上に準備されていか否かをチエツクするリ
ードチエツク要求（ａｌ−１）　ＲＣ）　、次にデータ
の格納位置の最後が、主記憶上に準備されているか否か
を示すライトチエツク要求（以下ａ２＋ρＷＣ）であり
、以下オペランドのズレ幅が１バイトであるため第１バ
イトのデータを格納位置３２バイト全てに格納するライ
ト要求（以下ａ２−１ａ　２＋８Ｌ　ａ　２＋１６ＩＡ
、　ａ　２＋２４１＋Ｉ）である。

通常（重複のない場合）のメモリへの要求は上記ａ２＋
ρ−Ｃを行ったのち、ａ　１＋８８．　ａ　２１４．　
ａ　１＋１６ＩＩ、　ａ　２＋８Ｗ、　　ａ　１＋２４
１ａ　２＋１６Ｗ、　ａ　２＋２４Ｗ　となるのが普通
である０以上の前提条件をふまえて以下実際の動作につ
いて説明を加えていく。

まず初めに、命令語を保持するレジスタ１にＭＯＶＥ命
令の命令語が入れられ、次に第１オペランド及びオペラ
ンド長がレジスタ４に入力される。

この時、レジスタ１のＯＰコードフィールドのＯＰコー
ドを起動アドレスとして制御記＋２３０に起動がかけら
れ、制御情報が読出される。

読出された制御情報のうち制御記憶の分岐をコントロー
ルする分岐コマンドにより通常の場合の次のステップの
読出しアドレスを示すＮＡ（ＮｅｘｔＡｄｄｒｅｓｓ）
フィールドがレジスタ２８に入れられる。また、前述の
動作と同時に、レジスタ１内のオペランド１及びオペラ
ンド２のペースレジスタ番号同士及びインデクスレジス
タ番号同士がコンパレータ３５．３６によって各々比較
され、アンドゲート３７によりその出力のアンドがとら
れレジスタ３８にその検出結果が入れられる。

同時に、オペランド１及びオペランド２のディスプレイ
スメントフィールド同士が２人力アダー３９によりその
差分をとられる。本実施例においては、ペースレジスタ
番号フィールド同士及びインデクスレジスタ番号フィー
ルド同士は一致し、ディスプレイスメント部分の差分は
１バイトであったものとして説明を加えていく。

次に、レジスタ４に入力されたオペランド１のフィール
ドによって示されるペースレジスタ番号及びインデクス
レジスタ番号によって、ペースレジスタ群６及びインデ
クスレジスタ群７よりアドレス生成情報を読出し、ディ
スプレイスメントフィールドと共に３人力Ｃ３Ａ８へ入
力されローカルサム及びキャリーをレジスタ１３及びレ
ジスタ１４に入れる。

レジスタ４０に格納された第１オペランドと第２オペラ
ンドのズレ幅から、該ズレ幅応答の制御情報を読出すた
めのアドレスを生成する回路４１により生成し、レジス
タ４２に入れる。また、レジスタ３１に読出された第１
オペランドの先頭アドレス生成情報のための制御信号及
びメモリへのアクセス要求コード生成のデコーダ３２の
入力として使用される。

以上の処理がＲＡステージで行われると同時にＩＲステ
ージでは第２オペランドがレジスタ４に入れられ、レジ
スタ２８に格納されたＮＡフィールドにより次の制御情
報が制御記憶３０より読出されてレジスタ３１に入れら
れる０以上のようにして順次ａ　ＩＲ，ａ　２ＷＣ，ａ
　ｉ＋ρＲＣのアドレス生成情報が制御記憶３０より読
出され、実効アドレスの生成を行い、メモリへアクセス
要求される。

次に、ａ１＋ρの制御情報の読出しと同時に、通常アク
セス要求でのａ２＋ρＷＣの制御情報ａ　１＋８８の制
御情報の格納アドレスを示すＮＡフィールドを有するス
テップのアドレスを示すＮＡフィールドがレジスタ２８
に送られるが、ここでＭ○ＶＥ命令重複時に制御記憶３
０の読出しアドレスを変更する回路４１によって生成さ
れレジスタ４２に格納されていた読出しアドレスも同時
にレジスタ２８に送られる。

ここで、本実施例においては、オペランドが重複してい
ることをコンパレータ３５，３６．アダー３９の結果よ
り検出しているため、セレクタ２７はレジスタ４２の出
力を選択してレジスタ２８へ格納する。また、該アドレ
スで示される制ｍ情報にはａ２ｉＷＣの制御情報及びａ
ＩＷの制御情報格納フィールドを示すＮＡフィールドを
有している。

以上のように、第１オペランドと第２オペランドのペー
スレジスタ番号同士とインデクスレジスタ番号同士の一
致及びディスプレイスメントフィールドの差分の検出に
より制御記憶３０の読出しアドレスを通常ルーチンより
切換えることで、オペランドが重複しているケースでの
理想的なメモリへのアクセス要求を順次発行できること
になる。

第１図におけるアドレス生成回路４１の具体例が第６図
に示されている。ここでは仮に第１及び第２のオペラン
ドの先頭アドレスａ１．ａ２の生成要求であるＤ１フィ
ールドとＤ２フィールドの重複差が１バイト、２バイト
、４バイトの時に第３図に示す高速処理に切換わるもの
として説明する。

ＡＬＵ３９によって、（ＤｉミツイールドＤ２フィール
ド）の減算処理を行い、その差分がレジスタ４０に入っ
ているものとする０次にレジスタ４０の値をコンパレー
タＡ、Ｂ、Ｃにより１．２゜４と各々一致をとり、オア
ゲートＤで各コンパレータの圧力のいずれかが”１′°
になった場合に、オアゲートＤは“１”を出力する。

また、第１図に示すコンパレータ３５．３６により一致
が検出され、レジスタ３８に一致したことを示すよう“
１”がセットされており、更に該値を−Ｔサイクルのタ
イミングにて受けたレジスタ出力とアンドゲートＥによ
り論理和をとり、セレクタ２７の最下位部へ送出する。

セレクタ２７では、制御記憶３０より示されたＮＡによ
り、次のステップの制御情報を読出すが、ここで制御記
憶内にアンドゲートＥの出力を有効とするフィールドに
よって、該フィールドが１のときアントゲ−）Ｅの出力
を選択する。

例えば、ＮＡがｘｘｘｘｏであったとして、Ｄ１フィー
ルドとＤ２フィールドの重複差が１．２４以外であった
場合、制御記憶３０のアドレスはｘｘｘｘｏとなり、重
複差が１．２．４であれば制御記憶３０のアドレスはｘ
ｘｘｘ　１となる。そこで、この制御記憶３０の格納位
置を示すＸＸＸ×１なるアドレス部以降に第３図に示さ
れるようなＮＡの値がレジスタ２８へ順次格納されるよ
うに、予め制御記憶３０内のファームウェアを設定して
おけば良いことになる。

尚、第６図中において、レジスタ４３．４４はタイミン
グを合せるためのレジスタである。

九匪座皇逮以上説明したように、本発明の情報処理装置によれば、
ＭＯＶＢ命令等の２つのオペランドを有し、両オペラン
ドの重複の有無によってメモリへのアクセス要求制御を
変更するようなオペレーションの実行時に、第１及び第
２のオペランドの実効アドレスの生成時に使用するレジ
スタ番号同士が共に一致しているか否かを検出すると共
に、第１及び第２のオペランドのディスプレイスメント
フィールドの差分を検出し、レジスタ番号同士の一致を
検出した場合にディスプレイスメントフィールドの差分
の検出結果によって、オペランドの重複及びそのズレ幅
を高速に検出するようにしているので、特定のオペラン
ドの重複ケースでの無駄なメモリへのアクセス要求を省
略し、より高速に情報の処理を行うことができるという
効果がある。

【図面の簡単な説明】

第１図は本発明の実施例のブロック図、第２図はＭＯＶ
Ｅ命令の命令語形式を示す図、第３図は第１図のブロッ
クの動作を示すタイミングチャート、第４図は従来例の
ブロック図、第５図は第４図のブロック図の動作を示す
タイミングチャート、第６図は第１図のブロックにおけ
るアドレス生成回路４１の具体例を示す図である。主要部分の符号の説明６・・・・・・ペースレジスタ群７・・・・・・インデクスレジスタ群８・・・・・・３人カキヤリ−セーブアダー１９．２３
．３９・・・・・・入力アダー２４・・・・・・オペラ
ンドアドレス差分保持レジスタ２５．４１・・・・・・制御記憶アドレス生成回路３０・・・・・・制御記憶３６・・・・・・コンパレータ

Claims

【特許請求の範囲】

（１）第１及び第２のオペランドを有し、これ等オペラ
ンドの各々に対して、変位部を保持するディスプレース
メントフィールドの値にアドレス修飾を行つて実効アド
レスの生成を行い、これ等両オペランドの重複の有無に
応じて制御記憶の読出しアドレスを変更することにより
、メモリへのアクセス要求制御を変更するようなオペレ
ーション実行をなす情報処理装置であって、前記第１及
び第２のオペランドの実効アドレスの生成時にアドレス
修飾に使用されるレジスタ番号同士が一致していること
を検出する一致検出手段と、前記第１及び第２のオペラ
ンドのディスプレースメントフィールドの値の差分を検
出する差分検出手段と、前記一致検出手段により一致が
検出された場合に前記差分検出手段の検出結果に応じて
前記制御記憶の読出しアドレスを変更する手段とを含む
ことを特徴とする情報処理装置。