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JPS62226231A - プロセツサ - Google Patents

プロセツサ

Info

Publication number
JPS62226231A
JPS62226231A JP61067050A JP6705086A JPS62226231A JP S62226231 A JPS62226231 A JP S62226231A JP 61067050 A JP61067050 A JP 61067050A JP 6705086 A JP6705086 A JP 6705086A JP S62226231 A JPS62226231 A JP S62226231A
Authority
JP
Japan
Prior art keywords
instruction
internal
address
instructions
unit
Prior art date
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Granted
Application number
JP61067050A
Other languages
English (en)
Other versions
JPH0523447B2 (ja
Inventor
Mitsumasa Okamoto
光正 岡本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP61067050A priority Critical patent/JPS62226231A/ja
Priority to DE86117099T priority patent/DE3688973T2/de
Priority to EP86117099A priority patent/EP0240606B1/en
Publication of JPS62226231A publication Critical patent/JPS62226231A/ja
Priority to US07/940,749 priority patent/US5390306A/en
Publication of JPH0523447B2 publication Critical patent/JPH0523447B2/ja
Granted legal-status Critical Current

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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/3017—Runtime instruction translation, e.g. macros
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3824—Operand accessing

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  • Engineering & Computer Science (AREA)
  • Software Systems (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Advance Control (AREA)
  • Executing Machine-Instructions (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は複数のメモリオペランドを有する命令の実行
を、所謂パイプライン方式において高速に行なうことの
できるプロセッサに関する。
（従来の技術） 最近のマイクロコンピュータにおいては、命令の高速９
八理を行なうために、所謂パイプライン方式が多用され
ている。パイプライン方式は命令を何段かのステージに
分割して処理を行ない、それぞれのステージを一１ｐ列
動作させて、命令の処理速度を向上させる方式である。
このようなバイブライン方式により命令の実行処理が行
なわれるマイクロプロセッサにおいて、複数のメモリオ
ペランドを有する慈械語による命令は、その実行処理を
行なうために、礪械詔による命令がパイプライン処理に
適応した命令形式（内部命令）に変換される際に、おの
おののメモリオペランドに対応する実効アドレスが算出
される。
このように１つの命令に対して複数のメモリオペランド
の実効アドレスをい出するためには、命令のメモリオペ
ランドの実効アドレスを弾出する実効メモリオペランド
アドレス口出回路をメモリオペランドの個数と同じ数だ
け用意して、それぞれのメモリオペランドに対応した実
効アドレスが、それぞれのメモリオペランドに対応した
実効アドレスｎ出回路ｔこよりそれぞれ独立して弾出さ
れていた。
しかしながら、複数の実効メーしリオペランドアドレス
咋出回路をマイクロプロしツサに設けることは、マイク
ロプロセッサが複雑化するとともにマイク１」プロセッ
サの大型化をｔａ　＜という不具合が生じていた。
一方、複数のメモリオペランドに対応する実効アドレス
を、１個の実効メモリオペランドアドレス算出回路によ
り、順次１つずつ弾出する方法も用いられていた。この
方法ににれば、実効メモリオペランドアドレス鼻出回路
は１つだけで複数のメモリオペランドに対応するそれぞ
れの実効アドレスを篩用することかできることになる。
しかしながら、実効アドレスの算出は、１つのメモリオ
ペランド毎に順次行なわれるために、複数のメモリオペ
ランドを有する命令の実行時間が遅くなるという問題が
あった。
（発明が解決しようとする問題点〉 以上説明したように、複数のメモリオペランドを有する
礪械詔による命令を処理するプロセッサに、ｊ５いて、
それぞれのメモリオペランドの実効ア１：レスを算出づ
るために、複数の実効メモリオペランドアドレス障出回
路を用いた場合には、プロしツサの複雑化及び大型を招
くという問題があった。これに対して、１個の実効メモ
リオペランドアドレス鐸出回路により、１つのメモリオ
ペランド毎に順次それぞれのメモリオペランドに対する
実効アドレスを算出する場合には、複数のメモリオペラ
ンドを有する命令を高速に実行処理することがで゛きな
いという問題があった。
そこで、この発明は複数のメ［リオベランドを有する機
械語による命令を、構成を根石［かつ大型化することな
く実行処理速度を向上させたプロセッサーを提供するこ
とを目的とする。
［発明の構成］ （問題点を解決するための手段） 命令が複数段のそれぞれ並列動作するステージに分割さ
れて処理されるバイブライン方式によって命令が実行処
理されるプロセッサにして、外部装置から供給される複
数のメモリオペランドをイｊする命令を内部命令に変換
するデコード部と、前記デコード部により変換された内
部命令を１つのメモリオペランドを有する複数の内部命
令に分割する分割部と、前記分割部により分割されたそ
れぞれの１つのメモリオペランドを有する内部命令を順
次実行処理する実行部と、前記外部装置と前記デコード
部及び実行部との情報の転送をｉ、Ｉｆ　ｆｌｉｔする
バス制御部とから構成される。
（作用） この発明のプロセッサにおい−Ｃは、複数のメモリオペ
ランドを有する命令をデコード部によって内部命令に変
換し、この変換された内部命令を分割部によって１つの
メモリオペランドを有１−る複数の内部命令に分割して
、分割されたそれぞれの内部命令を順次実行処理するこ
とで、メモリオペランドの実効アドレスの弾出及びその
実行処理を同時に行なうようにした。
〈実施例） 以下図面を用いてこの発明の詳細な説明する。
第１図はこの発明の一実施例に係るプロセッサの構成図
である。このプロセッサはデコード部１゜分割部３．実
行部５．バス制御部７とで構成されている。
デコード部１はバス制御部７に接続されているパスライ
ン９を介して、職域語命令が記憶されている図示しない
上記憶装置に接続されている。デコード部１には上記憶
装置からパスライン９を介して機械語命令が供給され、
デコード部１はこの機械語命令を解釈し、実行部５にお
いて実行可能な形式の命令（以下「内部命令」と呼ぶ）
に変換して、この内部命令を分割部３に供給する。
分割部３はデコード部１から供給された内部命令のメモ
リオペランドの個数を算出する。次に、この内８１３命
令の種類を判別して、複数のメモリオペランドを有する
内部命令の場合には、この内部命令をそれぞれ１つのメ
モリオペランドを有する複数の内部命令に分割して、分
割された内部命令の実行順序を指定するものである。
具体的には、例えば第２図（ａ）に示す命令フ４−マッ
トのＰＵＳＨＤＩＳＰ（ＩＸ２）という２つのメモリオ
ペランドを有する命令が分割部３に与えられた場合につ
いて説明する。
この命令はＤＩＳＰの領域の値にＩＸ２の領域で指定さ
れる汎用レジスタの内容を加えたものを一方のメモリオ
ペランドの実効アドレス（アドレスＡ）とし、ＩＸＩの
領域で指定される汎用レジスタの内容を他方のメモリオ
ペランドの実効アドレス（アドレスＢ）として、主記憶
装置のアドレス△に格納されているメモリオペランドを
主記憶装置のアドレスＢに格納する命令である。
このＰＵＳＨＤＩＳＰ（ＩＸ２）という命令が分割部３
に与えられると、分割部３はこの命令が２つのメモリオ
ペランドを有することを鋒出覆る。その後、この命令が
第２図（ｂ）に示す如く、主記′ｌｌＱ装置のアドレス
八に格納されているメモリオペランドを読み出すロード
命令（ＬＤ　　ＤＩＳＰ（ＩＸ２））と、第２図（Ｃ）
に示す如く、読み出されたメモリオペランドを主記憶装
置のアドレスＢに格納するストア命令（ＳＴ（ＩＸＩ）
）とであることを判別する。次に、それぞれの内部命令
に分割して、実行部５にロード命令（ＬＤ　　ＤＩＳＰ
（ＩＸ２））を供給するとともに、ストア命令（ＳＴ（
ＩＸＩ））を供給する。
実行部５は分割部３から供給される内部命令を、バイブ
ライン方式ににり実行処理するものである。
バス制御部７は、機械語命令の読み込み、メモリオペラ
ンドの転送を行なうパスライン９の制御を行ない、パス
ライン９を介してバス制御部７に接続されている主記憶
装置から機械ｉｎ命令な命令デコーダ１に供給するとと
もに、実行部５とメモリオペランドデータの転送を行な
う乙のである。
第３図は実行部５の詳細な（ず４成図である。実行部５
は、それぞれのメモリオペランドの実効アドレスを口出
する実効メモリオペランドアドレス算出回路１０と、マ
イクロシーケンサ１７．ＲＯＭ１９、デコーダ２１とか
ら構成されている。
実効メモリオペランドアドレス算出回路１０は、汎用レ
ジスタ１１と加ｃ７器１３とレジスタ１５とをイアして
いる。汎用レジスタ１１は複数のレジスタを有してｄ５
す、それぞれのレジスタは、内部命令のＩＸの領域で指
定され、メモリオペランドの実効アドレスの弾出に用い
られる情報が格納されている。ＪＩｌ、Ｉ　ｉ器１３は
内部命令のＩＸの領域で指定される汎用レジスタ１１の
中の修飾レジスタに格納されている情報と、内部命令の
ＤＩＳＰの領域の情報とを加暉するものである。すなわ
ち、加σＺ１５は内部命令の■×の領域で指定される修
飾レジスタの内容と、内部命令のＤＩＳＰの領域の内容
とを加→することにより、内部命令の実効アドレスをＣ
γ出するものである。レジスタ１５はこの加ｒ３器１５
により搾出された実効アドレスを格納するものである。
マイクロシーケンサ１７は、それぞれの内部命令に対応
りるマイクロ命令が格納されているＲＯＭ　１９のアド
レスを、このマイクロ命令が格納されているＲＯＭ１９
に供給するものである。マイクロシーケンサ１７は、内
部命令のＯｌ）領域のオペレーションナルコードに基づ
いて、それぞれの内部命令に対応するマイクロ命令が格
納されているアドレスを、このマイクロ命令が格納され
ているＲＯＭ１９に供給する。デコーダ２１はこのＲＯ
Ｍ１９から読み出されたマイクロ命令を解釈するもので
ある。
以上説明したように、この実施例のプロセッサは構成さ
れており、次にこの実施例の作用を説明する。
複数のメモリオペランドを有する機械語による命令がパ
スライン９からバス制御部７を介してデコード部１に供
給されると、この複数のメモリオペランドを有する機械
語による命令は、デコード部１により解釈されて内部命
令に変換される。この内部命令が例えば前述したＰＵＳ
Ｉ−Ｉ　　ＤＩＳＰ（ｌＸ２）で表わされる２つのメモ
リオペランドをｎ１るプッシコ命令である場合の処理を
以下に説明する。
デコード部１により解釈されたブツシュ命令は、分割１
部３に供給されて、このブツシュ命令は、１１’）　　
ＤＩＳＰ（ｌＸ２）で表わされるロード命令と、５Ｔ（
ｌＸ２＞で表わされるストア命令の１つのメモリオペラ
ンドを有する２つの内部命令に分割される。
分割されたそれぞれの内部命令のうち、まずはじめに、
ロード命令が実行部５に供給されて実行される。実行部
５にロード命令＜ＬＤ　　ＤＩＳＰ＜ｌＸ２））が供給
されて、このロード命令がバイブラインのステージＱ１
にセットされると、汎用レジスタ１１の中からロード命
令のｌＸ２の領域で指定される修飾レジスタに格納され
ている内容が読み出される。ＩＩ飾レジスタから読み出
された内容は、ロード命令のＤＩＳＰの領域の内容が加
鐸器１３により加算されて、ロード命令の実効アドレス
（アドレスＡ）が算出される。算出されたロード命令の
実効アドレス（アドレスへ）はレジスタ１５に格納され
る。
次に、ロード命令がパイプラインのステージＱ２に移動
して、このロード命令を実行処理するために、ロード命
令をこのロード命令に対応するマイクロ命令に変換すべ
く、マイクロ命令が格納されているアドレスが、ロード
命令のオペレーショナルコードに基づいて、マイクロ命
令が格納されているＲＯＭ１９に供給される。このアド
レスに格納されているロード命令に対応するマイクロ命
令がＲＯＭ１９から読み出され、読み出されたマイクロ
命令はデコーダ２１により解釈される。そして、デコー
ダ２１により解釈されたマイクロ命令により、主記憶装
置のレジスタ１５に格納されたロード命令の実効アドレ
ス（アドレスＡ）から、メモリオペランドが読み出され
る。
また、ロード命令がバイブラインのステージＱ２にセッ
トされると同時に、ストア命令（ＳＴ（ＩＸＩ））はパ
イプラインのステージＱ１にセットされる。ストア命令
がパイプラインのステージＱ１にセットされると、汎用
レジスタ１１の中からスｉ−ア命令のｒＸｌの領域で指
定されるｒｉ飾レジスタに格納されている内容、すなわ
ち、ストア命令の実効アドレス（アドレス８）が読み出
されて、レジスタ１５に格納される。
次に、ス１−ア令令がバイブラインのステージＱ２に移
動して、このストア命令のオペレーショナルコードによ
り、ロード命令と同様にしてＲＯＭ１９からストア命令
に対応するマイクロ命令が読み出される。このマイクロ
命令にＪ：す、主記憶装置のアドレスＡからロード命令
により読み出されたメモリオペランドが、主記憶装置の
レジスタ１５に格納されたストア命令の実効アドレス（
アドレスＢ）に書き込まれる。
このように、ブツシュ命令（ＰＵＳＨＤｉｓＰ（ｌＸ２
））は、ロード命令（ＬＤ　　ＤＩＳＰ（ｌＸ２＞）と
、ストア命令（ＳＴ　　（ＩＸＩ））とに分割されて、
ロード命令の実行処理と、ストア命令の実効アドレスの
休出とが同時に行なわれることになる。したがって、２
つのメモリオペランドを右する命令は、２つの実効メモ
リオペランドアドレス算出回路を有するブロヒッサにお
いては、第４図（Ａ）に示す如く、一方のメモリオペラ
ンドに対応する実効アドレス（アドレスΔ）の品出及び
、他方のメモリオペランドに対応する実効アドレスくア
ドレスＢ）のｎ出（ａｌ）と、アドレス八からのオペラ
ンドの読み出しくｂ　）と、このオペランドのアドレス
Ｂへの廂き込み（０）との３クロツクの実行速度で実行
され、また、実効アドレスを１つの実効メモリオペラン
ドアドレス算出回路により順次締出するプロセッサにお
いては、第４図（Ｂ）に示す如く、アドレスＡの算出（
ａ２）と、このアドレス八からのオペランドの読み出し
くｌ））と、アドレスＢの算出（ａ３）と、アドレスＡ
から読み出されたオペランドのアドレスＢへの書き込み
（Ｃ）との４クロツクの実行速度で実行されていたのに
対して、この実施例においては、１つの実効メモリオペ
ランドアドレス算出回路で、第４図（Ｃ）に示す如く、
アドレス八からのオペランドの読み出しく１））と、ア
ドレスＢ（ａ３）の算出とを同時に行なうことにより３
クロツクの実行速度を実現することができる。
［発明の効果］ 以上説明したように、この発明によれば、複数のメモリ
オペランドを有する命令を１つのメモリオペランドを有
する複数の内部命令に分割して、それぞれの内部命令を
バイブライン方式において順次実行処理するようにした
ので、メモリオペランドの実効アドレスの算出及び処理
を同時に行なうことが可能となり、実効アドレスを弾出
する回路を複数用いることなく、複数のメモリオペラン
ドを有する命令の実行処理速度を向上させるブロセッυ
を提供することができる。
【図面の簡単な説明】
第１図はこの発明の一実施例に係るプロセットの構成ブ
ロック図、第２図（ａ）〜第２図（Ｃ）は第１図で用い
られる命令フォーマットの一例、第３図は第１図の一部
の詳細な構成ブロック図、第４図（Δ）〜第４図（Ｃ）
はプｆコセッサのタイミング説明図である。 （図の主要な部分を表わす符号の説明）１・・・デコー
ド部　　　　３・・・分割部５・・・実行部　　　　　
　７・・・バス制御部第１図 第２図 第３図

Claims (4)

    【特許請求の範囲】
  1. （１）命令を複数段のステージに分割して処理させそれ
    ぞれのステージを並列動作させるパイプライン方式によ
    って命令が実行処理されるプロセッサにして、外部装置
    から供給される複数のメモリオペランドを有する命令を
    内部命令に変換するデコード部と、前記デコード部によ
    って変換された内部命令を１つのメモリオペランドを有
    する複数の内部命令に分割する分割部と、前記分割部に
    よって分割された１つのメモリオペランドを有するそれ
    ぞれの内部命令を順次実行処理する実行部と、前記外部
    装置と前記デコード部及び前記実行部との情報の転送を
    制御するバス制御部とを有することを特徴とするプロセ
    ッサ。
  2. （２）前記実行部は、それぞれの内部命令の実効アドレ
    スを算出する１つの実効メモリオペランドアドレス算出
    回路を有することを特徴とする特許請求の範囲第１項に
    記載のプロセッサ。
  3. （３）前記実行部が、前記分割部からの内部命令をパイ
    プライン方式により実行処理することを特徴とする特許
    請求の範囲第２項に記載のプロセッサ。
  4. （４）前記分割部は、前記デコード部から供給された内
    部命令のメモリオペランドの個数を算出し、該内部命令
    の種類を判別し、該内部命令が複数のメモリオペランド
    を有する場合、該内部命令をそれぞれ１つのメモリオペ
    ランドを有する複数の内部命令に分割し、分割された内
    部命令の実行順序を指定することを特徴とする特許請求
    の範囲第１項に記載のプロセッサ。
JP61067050A 1986-03-27 1986-03-27 プロセツサ Granted JPS62226231A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP61067050A JPS62226231A (ja) 1986-03-27 1986-03-27 プロセツサ
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Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP61067050A JPS62226231A (ja) 1986-03-27 1986-03-27 プロセツサ

Publications (2)

Publication Number Publication Date
JPS62226231A true JPS62226231A (ja) 1987-10-05
JPH0523447B2 JPH0523447B2 (ja) 1993-04-02

Family

ID=13333625

Family Applications (1)

Application Number Title Priority Date Filing Date
JP61067050A Granted JPS62226231A (ja) 1986-03-27 1986-03-27 プロセツサ

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US (1) US5390306A (ja)
EP (1) EP0240606B1 (ja)
JP (1) JPS62226231A (ja)
DE (1) DE3688973T2 (ja)

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