JPH0298734A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、パイプライン処理方式によって動作するデー
タ処理装置に間するもので、特にポツプ（ＰＯＰ）命令
をソースオペランドとする命令の処理機能を有するデー
タ処理装置に関する。

［従来の技術］ 従来のデータ処理装置のパイプライン処理機能の構成を
第１１図のブロック図に示す。

従来のデータ処理装置は、命令フェッチステージ３９１
．命令デコードステージ３９２．オペランドアドレス計
算ステージ３９３．オペランドフェッチステージ３９４
及び実行ステージ３９５の各ステージにて構成されてい
る。そして、命令はデコード段階で複数のパイプライン
処理のための単位コード（ステップコード）に分解され
てパイプライン処理される。この様なデータ処理装置に
関しては特開昭６３−８９９３２号にその詳細が開示さ
れている。

上述の如き従来のデータ処理装置では、パイプラインを
構成する要素の内で命令フェッチステージ３９１．命令
デコードステージ３９２．オペランドアドレス計算ステ
ージ３９３及びオペランドフェッチステージ３９４等の
前処理を行う部分と、実行ステージ３９５の如く命令を
実行する部分とに分けられる。

前処理を行う部分は、命令中で指定されるオペランドに
関する前処理だけを行う、そして、前処理によって準備
されたオペランドを用いて実行ステージ３９５により命
令が実行される。

しかし、このようなデータ処理装置では、命令中にはオ
ペランドの指定部を一つだけ有するが、命令の機能上の
意味において暗に示されたオペランドを他にも有するよ
うな命令に関してはパイプライン上において十分な前処
理が行われない場合が生じる。

このような命令の一例として、ポツプ（ｒ’ＯＰ）命令
が考えられる。　　ＰＯＰ命令は、デスティネーション
としてメモリまたはレジスタを指定可能であるとする。

データ処理装置では通常、メモリ空間上にデータを退避
させておくためのスタック領域が形成されている。そし
て、スタックにデータを退避させる命令、及び退避させ
ておいたデータをスタックから読み出す命令が用意され
ている。前者の命令をｐｔ＋ｓｏ命令、後者の命令をＰ
ＯＰ命令とそれぞれ称し、これらは互いに対称な命令で
ある。なお、スタックポインタ（ＳＰ）は、スタックの
最上位（スタックトップ）のアドレスを常時示している
。

ＰＯＰ命令は、オペランドとしてはデスティネーション
を指定するためのオペランドのみを有するｌオペランド
命令である。しかしＰＯＰ命令は、命令自体の機能とし
ては現実にはソースオペランドがスタックトップである
ことを暗に示している２オペランド命令であり、メモリ
ーメモリ間あるいはメモリーレジスタ間転送命令と同等
な命令である。

ｐｏｐ命令の処理に際して、従来のデータ処理装置のパ
イプライン上においては、ＰＯＰ命令のデスティネーシ
ョン指定部によりデスティネーションの処理のためのス
テップコードのみが生成される。

このステップコードの処理とは、命令の前処理を行う部
分であるオペランドアドレス計算ステージ３９３におい
てデスティネーションのアドレス計算を行うことである
。しかし、ＰＯＰ命令はソースの指定部を有さないため
、ソースに関するステップコードが生成されず、ソース
指定部に関する前処理は一切行われない。

ソースの指定部に関する処理は、ｐｏｐ命令の実行時に
一連のマイクロ命令により、命令を実行する部分である
実行ステージ３９５において実行される。具体的には、
実行ステージ３９５において先ずスタックトップに対し
てデータのフェッチを行うというソース指定部に関する
処理が行われ、次いでフェッチしたデータを前処理で準
備されたデスティネーシッンアドレスに転送するという
手順でｐｏｐ命令が処理される。

このような処理に際しては、通常の２オペランド命令で
は前処理として行われるべきソースの指定部に関する処
理を実行ステージ３９５において行うため、実行ステー
ジ３９５の処理負担が非常に大きい。また各ステージに
おける処理負荷の不均一が生じるため、パイプライン処
理における処理効率低下が惹起する。

［発明が解決しようとする課題］ 従来のデータ処理装置においては、パイプライン処理機
構上で上述の如＜　ｐｏｐ命令が処理される。

この際、実行ステージ自身がスタックトップからオペラ
ンドをフェッチする処理を行う必要があるので、前処理
を行うステージに比較して命令を実行するステージにお
けるデ〜り処理の負荷が大きくなり、ＰＯＰ命令の処理
効率が向上しないという問題がる。

本発明はこのような問題を解決するためになされたもの
であり、ソースオペランドが特定のアトレンジングモー
ドに限定されているｌオペランド命令をパイプライン上
で効率よく処理し得るデータ処理装置の提供を目的とす
る。

［課題を解決するための手段］ 本発明に係るデータ処理装置は、ｐｏｐ命令の処理に際
して、命令デコード時に暗に示されているソースオペラ
ンドの処理単位を生成する手段と、デスティネーション
がレジスタである場合には命令を実行するまでにデステ
ィネーションオペランドの処理単位とソースオペランド
の処理単位とを処理して１つの処理単位として生成する
手段を備えている。

［作用］ 本発明のデータ処理装置では、パイプライン上の前処理
を行う部分において暗に示されているオペランドに対し
ても処理単位を生成し、スタックトップにあるデータが
ブリフェッチ処理され、またデスティネーションがレジ
スタである場合はデスティネーションオペランドに関す
る処理が行わ〔発明の実施例〕 以下、本発明をその実施例を示す図面に基づいて詳述す
る。

（１）「本発明のデータ処理装置の命令フォーマット」
本発明のデータ処理装置の命令は１６ビツト単位で可変
長となっており、奇数バイト長の命令は使用しない。

本発明のデータ処理装置では高開度命令を短いフォーマ
ットとする目的で特に工夫された命令フォーマット体系
を有する。例えば、２オペランド命令に関しては基本的
に°４バイト＋絋鉱部°の構成を有して総てのアドレッ
シングモードが利用可能な一般形フオーマットと、使用
顧度の高い命令及びアドレッシングモードのみが使用可
能な短縮形フォーマットの２つのフォーマットとがある
。

本発明のデータ処理装置の命令フォーマ、ト中に現われ
る記号の意味は次の通りである。

−：オペレーションコードが入る部分 ＃；リテラルまたは即値が入る部分 Ｅａ：８ミニ８ビツト形のアドレッシングモードでオペ
ランドを指定する部分 Ｓｈ：６ビツトの短縮形のアドレッシングモードでオペ
ランドを指定する部分 Ｒｎ：レジスタ上のオペランドをレジスタ番号で指定す
る部分 フォーマントは、第１２図に示す如く右側が１．ｓＢ側
で且つ高いアドレスになっている。アドレスＮとアドレ
スＮ＋１の２バイトを見ないと命令フォーマットが判別
できないようになっているが、これは前述の如く、命令
が必ず１６ビノト（２バイト）単位でフェッチ及びデコ
ードされることをｉ？ｉ　Ｑとしているためである。

本発明のデータ処理装置では、いずれのフォーマットの
場合も、各オペランドのｌ！ａまたはｓｈの拡張部は必
ずそのＥａまたはｓｈの基本部を含むハーフワードの直
後に位置される。これは、命令により暗黙に指定される
即値データあるいは命令の拡張部に優先する。従って、
４バイト以上の命令では、Ｅａの拡張部によって命令の
オペレーションコードが分断される場合がある。

また後述する如く、多段間接モードによってＥａの拡張
部に更に拡張部が付く場合にも、次の命令オペレーショ
ンコードよりもそちらの方が優先される０例えば、第１
ハーフワードにＥａｌを含み、第２ハーフワードにＥａ
２を含み、第３ハーフワードまである６バイト命令の場
合を考える。１Ｅａｌに多段間接モードを使用したため
、普通の拡張部の他に多段間接モードの拡張部も付くも
のとすると、実際の命令ビットパターンは、命令の第１
ハーフワード（Ｅａｔの基本部を含む）、　Ｂａｌの拡
張部、Ｅａｌの多段間接モード拡張部、命令の第２ハー
フワード（Ｅａ２の基本部を含む）＋　Ｅａｌの拡張部
、命令の第３ハーフワードの順となる。

（１，１）　ｒ短縮形２オペランド命令」第１３図から
第１６図は２オペランド命令の短縮形フォーマントを示
す模式図である。

第１３図はメモリーレジスタ間演算命令のフォーマント
を示す模式図である。このフォーマットには、ソースオ
ペランド側がメモリとなるＬ−ｆｏｒｍａｔと、デステ
ィネーションオペランド側がメモリとなるＳ−ｒｏｒｔ
ｍａｔとがある。

Ｌ−ｆｏｒｍａｔでは、ｓｈはソースオペランドの指定
フィールドを、Ｒｎはデスティネーションオペランドの
レジスタの指定フィールドを、ＲＲはｓｈのオペランド
サイズの指定をそれぞれ表す、レジスタ上に位置された
デスティネーションオペランドのサイダハ３２ヒツトに
固定されている。レジスタ側とメモリ側とのサイズが異
なり、ソース側のサイズが小さい場合に符号拡張が行な
われる。

５４ｏｒ＋ｗａｔでは、ｓｈはデスティネーションオペ
ランドの指定フィールドを、Ｒｎはソースオペランドの
レジスタ指定フィールドを、ＩＩＲはｓｈのオペランド
サイズの指定をそれぞれ表す。レジスタ上に位置された
ソースオペランドのサイズは３２ビツトに固定されてい
る。レジスタ側とメモリ側とのサイズが異なり、ソース
側のサイズが大きい場合にオーバフローした部分の切捨
てとオーバフローチエツクが行なわれる。

第１４図はレジスターレジスタ間演算命令のフォーマッ
ト（Ｒ−ｆｏｒｍａｔ）を示す模式図である。Ｒｎはデ
スティネーションレジスタの指定フィールド、Ｒｍはソ
ースレジスタの指定フィールドである。オペランドサイ
ズは３２ビツトのみである。

第１５図はリテラル−メモリ間演算命令のフォーマｙ　
ト（Ｑ−ｆｏｒｍａｔ）を示す模式図である。■はディ
スティネーションオペランドサイズの指定フィールド、
■１はリテラルによるソースオペランドの指定フィール
ド、ｓｈはデスティ７−シヨンオベランドの指定フィー
ルドである。

第１６図は即値−メモリ間演算命令のフォーマント（１
−ｆｏｒｍａｔ）を示す模式図である。間はオペランド
サイズの指定フィールド（ソース、ディスティネーショ
ンで共通）　、　Ｓｈはデスティネーションオペランド
の指定フィールドである。　Ｉ−ｒｏｒｔｍａｔの即値
のサイズはデスティネーション側のオペランドのサイズ
と共通に８．１６．３２ビツトとなり、ゼロ拡張及び符
号拡張は行なわれない。

（１，２）　ｒ−船形ｌオペランド命令」第１７図はｌ
オペランド命令の一船形フオーマツ）　（Ｇｌ−ｆｏｒ
ｍａｔ）を示す模式図である。開はオペランドサイズの
指定フィールドである。一部のＧ１−ｆｏｒｍａｔ命令
では、Ｅａの拡張部以外にも拡張部がある。また、開を
使用しない命令もある。

（１，３）　ｒ−船形２オペランド命令」第１８図から
第２０図は２オペランド命令の一船形フオーマットを示
す模式図である。このフォーマットに含まれるのは、８
ビツトで指定する一船形アドレンシングモードのオペラ
ンドが最大２つ存在する命令である。オペランドの総数
自体は３つ以上になる場合がある。

第１８図は第１オペランドがメモリ読み出しを必要とす
る命令のフォーマット（Ｇ−ｆｏｒｍａｔ）を示す模式
図である。　ＥａＭはデスティネーションオペランドの
指定フィールド、開はデスティネーションオペランドサ
イズの指定フィールド、ＥａＲはソースオペランド指定
フィールド、ＲＲはソースオペランドサイズの指定フィ
ールドである。一部のＧ−ｆｏｒｍａｔ命令では、Ｅａ
ＭあるいはＥａＲの拡張部以外にも拡張部がある。

第１９図は第１オペランドが８ビツト即値の命令のフォ
ーマット（Ｅ−ｆｏｒｍａｔ）を示す模式図である。

ＥａＭはデスティネーションオペランドの指定フィール
ド、藺はデスティネーンヨンオベランドサイズの指定フ
ィールド、■・・・はソースオペランド値である。

Ｅ−４ｏｒｍａｔとＩ−ｆｏｒｍａｔとは機能的には類
似しているが、考え方の点では大きく違っている。具体
的には、Ｅ−ｆｏｒｍａｔはあくまでも２オペランド−
船形（Ｇ−４ｏｒｍａｔ）の派生形であり、ソースオペ
ランドのサイズが８ビツト固定、ディスティネーション
オペランドのサイズが８　／１６／３２ビットからの選
択となっている。つまり、Ｅ−ｆｏｒ膳ａｔは異種サイ
ズ間の演算を前提とし、デスティネーションオペランド
のサイズに合わせて８ビツトのソースオペランドがゼロ
拡張または符号拡張される。一方、Ｌｆｏｒｍａｔは、
特に転送命令及び比較命令で頻度の多い即値のパターン
を短縮形にしたものであり、ソースオペランドとディス
ティネーションオペランドのサイズが等しい。

第２０図は、第１オペランドがアドレス計算のみの命令
のフォーマット（ＧＡ−ｆｏｒ＋ａａｔ）を示す模式図
である。Ｅａｌｌｌはデスティネーションオペランドの
指定フィールド、四はデスティ不−ションオベランドサ
イズの指定フィールド、ＥａＡはソースオペランドの指
定フィールドである。ソースオペランドとしては実行ア
ドレスの計算結果自体が使用される。

第２０図は、ショートブランチ命令のフォーマットを示
す模式図である。ｃｃｃｃはブランチ条件指定フィール
ド、ｄｉｓｐ：８はジャンプ先との変位指定フィールド
であり、本発明のデータ処ｙ１装置では８ビツトで変位
を指定する場合には、ビノトバクーンでの指定値を２倍
して変位値とする。

（１，，４）　ｒアドレッシングモード」本発明のデー
タ処理装置のアドレッシングモード指定方法には、レジ
スタを含めて６ビノトで指定する短縮形と、８ビ、トで
措定する一般形とがある。

未定義のアドレッシングモードが指定された場合、ある
いは意味的に考えて明らかに不適当なアドレッシングモ
ードの組み合わせが指定された場合には、未定義命令が
実行された場合同様に予約命令例外が発生され、例外処
理が起動される。

これに該当するのは、テ″ステイネ−ジョンが即値モー
ドの場合、アドレス計算を伴うべきアドレッシングモー
ド指定フィールドで即値モードを使用した場合等である
。

フォーマットの図中で使われる記号の意味は次の通りで
ある。

Ｒｎ：レジスタ指定 ｓｅｅｍ　ＥＡ：ＥＡで示されるアドレスのメモリ内容
（Ｓｈ）　　：Ｇビットの短縮形アドレッシングモード
での指定方法 （Ｅａ）　　：８ビツトの一般形アドレッシングモード
での指定方法 フォーマットの図において破線にて囲繞された部分は拡
張部を示す。

（１，４，１，）　　ｒＭ本アドレッシングモード」本
発明のデータ処理装置は様々なアドレッシングモードを
サポートする。それらの内、本発明のデータ処理装置で
サポートする基本アドレッシングモードには、レジスタ
直接モード、レジスタ間接モード、レジスタ相対間接モ
ード、即値モード、絶対モード、ＰＣ（プログラムカウ
ンタ）相対間接モード、スタックポツプモード及びスタ
ックブツシュモードがある。

レジスタ直接モードはレジスタの内容をそのままオペラ
ンドとする。フォーマットの模式図を第２２図に示す、
Ｒｎは汎用レジスタの番号を示す。

レジスタ間接モードはレジスタの内容をアドレスとする
メモリの内容をオペランドとする。フォーマットの模式
図を第２３図に示す。Ｒｎは汎用レジスタの番号を示す
。

レジスタ相対間接モードはディスプレースメント値が１
６ビツトであるか３２ビツトであるかにより２種類があ
る。それぞれ、レジスタの内容に１６ビツトまたは３２
ビツトのディスプレースメント値を加えた値をアドレス
とするメモリの内容をオペランドとする。フォーマット
の模式図を第２４図に示す、　Ｒｎは汎用レジスタの番
号を示す、　ｄｉｓｐ　：　１６とｄｔｓｐ　：　３２
とはそれぞれ各々１６ビツトのディスプレースメント偵
または３２ビツトのディスプレースメント値を示す、デ
ィスプレースメント値は符号付きとして扱う。

即値モードは命令コード中で指定されるピントパターン
をそのまま２進数と見なしてオペランドとする。フォー
マットの模式図を第２５図に示す。

ｉｓｍ−ｄａｔａは即値を示す＊　ｉｓｍ−ｄａｔａの
サイズは、オペランドサイズとして命令中で指定される
。

絶対モードはアドレス値が１６ビツトで示されるか３２
ビツトで示されるかにより２［類ある。それぞれ、命令
コード中で指定される１６ビツトまたは３２ビツトのビ
ットパターンをアドレスとするメモリの内容をオペラン
ドとする。フォーマットの模式図を第２６図に示す、　
ａｂｓ：１６とａｂｓ：３２とはそれぞれ１６ビツトま
たは３２ビツトのアドレス値を示す。

ａｂｓ：１６でアドレスが示される時は指定されたアド
レス値を３２ビツトに符号拡張する。

ＰＣ相対間接モードはディスプレースメント値が１６ビ
ツトか３２ビツトかにより２種類ある−それぞれ、プロ
グラムカウンタの内容に１６ビツトまたは３２ビツトの
ディスプレースメント値を加えた値をアドレスとするメ
モリの内容をオペランドとする。

フォーマットの模式図を第２７図に示す、　ｄｉｓｐ　
：　１６とｄｉｓｐ　：　３２とはそれぞれ１６ビツト
のディスプレースメント値または３２ビツトのディスプ
レースメント値を示す、ディスプレースメント値は符号
付きとして扱う、ＰＣ相対間接モードにおいて、参照さ
れるプログラムカウンタの値はそのオペランドを含む命
令の先頭アドレスである。多段間接アドレッシングモー
ドにおいてプログラムカウンタの値が参照される場合に
も、同じように命令の先頭のアドレスをＰＣ相対の基準
（直として使用する。

スタックポンプモードはスタックポインタ（ＳＰ）の内
容をアドレスとするメモリの内容をオペランドとする。

オペランドアクセス後、スタックボ・インクをオペラン
ドサイズだけインクリメントする。

例えば、３２ビツトデータを汲う場合には、オペランド
アクセス後にＳＰが÷４だけ更新（インクリメント）さ
れる、Ｂ、Ｈのサイズのオペランドに対するスタックポ
ツプモードの指定も可能であり、それぞれＳＰが目、÷
２だけ更新（インクリメント）される、フォーマットの
模式図を第２８図に示す、オペランドに対しスタックポ
ツプモードが意味を持たないものに関しては予約命令例
外が発生される。

具体的に予約命令例外となるのは、ｗｒｉｔｅオペラン
ド、ｒｅａｄ−ｍｏｄｉｆｙ−ｗｒｉ　ｔｅオペランド
に対するスタックポツプモード指定である。

スタックブツシュモードはスタックポインタの内容をオ
ペランドサイズだけデクリメントした内容をアドレスと
するメモリの内容をオペランドとする。スタックブツシ
ュモードでは、オペランドアクセス前にスタックポイン
タがデクリメントされる０例えば、３２ビツトデータを
扱う場合には、オペランドアクセス前にＳＰが−４だけ
更新（デクリメント）される、Ｂ、Ｈのサイズのオペラ
ンドに対するスタックブツシュモードの指定も可能であ
り、それぞれＳＰが−１，−２だけ更新（デクリメント
）される、フォーマントの模式図を第２９図に示す、オ
ペランドに対してスタックブツシュモードが意味を持た
ないものに関しては、予約命令例外が発生される。具体
的に予約命令例外となるのは、ｒｅａｄオペランド、ｒ
ｅａｄ−ｍｏｄｉｆｙ−ｗｒｉｔｅオペランドに対すス
タックブツシュモード指定である。

（１，４，２）　ｒ多段間接アドレッシングモード」如
何に複雑なアドレッシングも、基本的には加算と間接参
照の組み合わせに分解される。従って、加算と間接参照
のオペレージロンをアドレッシングのプリミティブとし
て与えておき、それを任意に組み合わせることができれ
ば、如何なる複雑なアドレッシングモードをも実現可能
となる０本発明のデータ処理装置の多段間接アドレッシ
ングモードはこの様な考え方に基づいたアドレッシング
モードである＠？ｊｌｌなアドレッシングモードはモジ
ュール間のデータ参照あるいはＡＩ　（人工知能）言語
の処理系に特に有用である。

多段間接アドレッシングモードを指定する場合、基本ア
ドレッシングモード指定フィールドでは、レジスタベー
ス多段間接モード、ＰＣベース多段間接モード、絶対ヘ
ース多段間接モードの３種類の指定方法の内のいずれか
１つを指定する。

レジスタベース多段間接モードはレジスタのイ直を拡張
する多段間接アドレッシングのベース値とするアドレッ
シングモードである。フォーマットの模式図を第３０図
に示す、　Ｒｎは汎用レジスタの番号を示す。

ＰＣベース多段間接モードはプログラムカウンタの値を
拡張する多段間接アドレッシングのベース値とするアド
レッシングモードである。フォーマットの模式図を第３
１図に示す。

絶対ベース多段間接モードはゼロを拡張する多段間接ア
ドレッシングのベース値とするアドレッシングモードで
ある。フォーマットの模式図を第３２図に示す。

拡張する多段間接モード指定フィールドは１６ビツトを
単位としており、これを任意回反復する。

１段の多段間接モードにより、ディスプレースメントの
加算、インデクスレジスクのスケーリング（Ｘｌｌ　Ｘ
２．　×４＋　Ｘ８）と加算、メモリの間接参照を行な
う。多段間接モードのフォーマットの模式図を第３３図
に示す。各フィールドは以下に示す意味を持つ。

Ｅ；Ｏ Ｅ＋＋１ ：多段間接モード継続 ニア］ルス計算終了 ｔａｐ　＝＝＞　ａｄｄｒｅｓｓ　　ｏｒ　ｏｐｅｒａ
ｎｄ！＝０　：メモリ間接参照なし ｔａｐ　４　ｄｉｓｐ　４　ＲＸ　ｔ　５ｃａｌｅ　＝
＝＞　Ｌａｐ■・ｌ　：メモリ間接参照あり ■ｅｍ　ｔｍｐ　＋　ｄｉｓｐ　＋　Ｒｘ傘５ｃａｌｅ
　＝−＞ＬｉｐＭ＝Ｏ：　　＜Ｒｘ＞をインデクスとし
て使用トｌ　；特殊なインデクス ＜ＲＸ＞・０　　インデクス値を加算しない　　（ＲＸ
＝Ｏ） くＲＸ〉・１　　プログラムカウンタをインデクス値と
して使用 （Ｒｘ＝ＰＣ） ＜Ｒｘ＞＝２＝　　　ｒｅｓｅｒｖｅｄ口・Ｏ：多段間
接モード中の４ビツトのフィールドｄ４の値を４倍して
ディスプレースメント値とし、これを加算する ｄ４は符号付きとして扱い、オペラン ドのサイズとは関係なく必ず４倍して 使用する Ｄ＝ｌ　　：多段間接モードの拡張部で指定されたｄｉ
ｓｐｘ（１６／３２ピッ日をディスプレースメント値と
し、これを加算する 拡張部のサイズはｄ４フィールドで指 定する ｄ４＝ｏ００１　　　ｄｉｓｐｘは１６ビツ（・ｄ４・
００１０　　　ｄｉｓｐｘは３２ビツト××＝インデク
スのスケール（ｓｃａｌｅ＝１／２／４／８）プログラ
ムカウンタに対してＸ２．　Ｘ４．　Ｘ　１３のスケー
リングを行なった場合には、その段の処理終了後の中間
（ａ（ｔａｐ〉として不定値が入る。この多段間接モー
ドによって得られる実効アドレスは予測できない値とな
るが、例外は発生しない。プログラムカウンタに対する
スケーリングの指定は行なってはいけない。

多段間接モードによる命令フォーマットのバリエーショ
ンを第３４図、第３５図に示す。

第３４図は、多段間接モードが維続するか終了するかの
バリエーションを示す。

第３５図は、ディスプレースメントのサイズのバリエー
ションを示す。

任意段数の多段間接モードが利用できれば、コンパイラ
の中で段数による場合分けが不要になるので、コンパイ
ラの負担が軽減されるというメリットがある。多段の間
接参照の頻度が非常に少ないとしても、コンパイラとし
ては必ず正しいコードを発生できなければならないから
である。このため、フォーマット上では任意の段数が可
能になっている。

（１，５）　ｒ例外処理」 本発明のデータ処理装置はソフトウェア負荷の軽減のた
め豊富な例外処理機能を存する０本発明のデータ処理装
置では、例外処理は命令処理を再実行するもの（例外）
、命令処理を完了するもの（トラップ）及び割込の３種
類に分けて名称をつけている。また本発明のデータ処理
装置では、この３種の例外処理とシステム障害とを総称
してＥＩＴと称する。

（２）「機能ブロックの構成」 第１図は本発明のデータ処理装置の構成を示すブロック
図である。

本発明のデータ処理装置の内部を機能的に大きく分ける
と、命令フェッチ部１０１．命令デコード部１０２、　
ＰＣ計算部１０３．オペランドアドレス計算部１０４゜
マイクロＲＯＭ部１０５．データ演算部１０６．外部パ
スインターフ二イス部１０７に分かれる。

第１図では、その他にＣＰＵ外部にアドレスを出力する
ためのアドレス出力回路１０Ｂと、ＣＰｕ外部とデータ
を入出力するためのデータ入出力回路１０９とを他の機
能ブロック部と分けて示した。

（２，１）　ｒ命令フェッチ部Ｊ 命令フェッチ部１０１にはブランチバッファ、命令キュ
ーとその制御部等があり、次にフェッチすべき命令のア
ドレスを決定してブランチバッファあるいはＣＰＩＩ外
部のメモリから命令を７エツチする。またブランチバッ
ファへの命令登録をも行う。

ブランチバッファは小規模であるためセレクティブキャ
ッシュとして動作する。ブランチバッファの動作の詳細
は特開昭６３−５６７３１号に開示されている。

次にフェッチすべき命令のアドレスは、命令キュー３０
１に入力すべき命令のアドレスとして専用のカウンタに
て計算される０分岐あるいはジャンプが発止した場合に
は、新たな命令のアドレスがＰＣ計算部１０３あるいは
データ演算部１０６から転送されてくる。

ＣＰＵ外部のメモリから命令をフェッチする場合は、外
部バスインターフェイス部１０７を通して、フェッチす
べき命令のアドレスをアドレス出力回路１０ＢからＣＰ
ｕ外部へ出力し、データ入出力回路１０９から命令コー
ドをフェッチする。そして、バッファリングした命令コ
ードの内、次にデコードすべき命令コードを命令デコー
ド部１０２に出力する。

（２，２）　ｒ命令デコード部」 命令デコード部１０２では、基本的には１６ビフト（ハ
ーフワード）単位で命令コードをデコードする。このブ
ロックには第】ハーフワードに含まれるオペレーション
コードをデコードするＦＨ−デコーダ、第２＋第３ハー
フワードに含まれるオペレーションコードをデコードす
るＮＦＨＷデコーダ、アドレッシングモードをデコード
するアドレッシングモードデコーダが含まれる。これら
ＦＩＩＷデコーダ、ＮＦＨＷデコーダ、アドレッシング
モードデコーダを纏めて第１デコーダ３０３という。

ＦＨ−デコーダあるいはＮＦＨ−デコーダの出力を更に
デコードして、マイクロＲＯＭのエントリアドレスを計
算する第２デコーダ３０５、条件分岐命令の分岐予測を
行う分岐予測機構、オペランドアドレス計算の際のパイ
プラインコンフリクトをチエツクするアドレス計算コン
フリクトチエツク機構も含まれる。

命令デコード部１０２は命令フェッチ部１０１から入力
された命令コードを２クロツク（１ステツプ）につきＯ
〜６バイトずつデコードする。デコード結果の内、デー
タ演算部１０６での演算に関する情報がマイクロＲＯＭ
部１０５に、オペランドアドレス計算に関係する情報が
オペランドアドレス計算部１０４に、ｐｃ計算に関係す
る情報がＰＣ計算部１０３にそれぞれ出力される。

（２，３）　ｒマイクロＲＯＭ部」 マイクロＲＯＭ部１０５には、主にデータ演算部１０６
を制御するマイクロプログラムが格納されているマイク
ロＲＯＭ、マイクロシーケンサ、マイクロ命令デコーダ
等が含まれる。マイクロ命令はマイクロＲＯＭから２ク
ロツク（ｌステップ）に１度読出される。マイクロシー
ケンサはマイクロプログラムで示されるシーケンス処理
の他に、例外、割込及びトラップ（この３つを合わせて
６１丁と称する）の処理をハードウェア的に受付ける。

またマイク口ＲＯＭ部１０５はストアバ、ファの管理も
行う。マイクロＲＯＭ部１０５には命令コードに依存し
ない割込みあるいは演算実行結果によるフラッグ情報と
、第２デコーダ３０５の出力等の命令デコード部の出力
が入力される。マイクロデコーダの出力は主にデータ演
算部１０６に対して出力されるが、ジャンプ命令の実行
による他の先行処理中止情報等の一部の情報は他のブロ
ックへも出力される。

（２，４）　ｒオペランドアドレス計算部」オペランド
アドレス計算部１０４は命令デコード部１０２のアドレ
スデコーダ等から出力されたオペランドアドレス計算に
関係する情報によりハードワイヤード制御される。この
ブロックではオペランドのアドレス計算に関するほとん
どの処理が行われる。メモリ間接アドレシングのための
メモリアクセスのアドレス及びオペランドアドレスがメ
モリにマツプされたＩ１０領域に入るか否かのチエツク
も行われる。

アドレス計算結果は外部バスインターフェイス部１０７
に送られる。アドレス計算に必要な汎用レジスタ及びプ
ログラムカウンタの値はデータ演算部より入力される。

メモリ間接アドレノソングを行う際は夕（部バスインタ
ーフェイス部１０７を通してアドレス出力回路１０８か
らＣＰｕ外部へ参照すべきメモリアドレスを出力し、デ
ータ入出力部１０９から入力された間接アドレス値を命
令デコード部１０２を通してフェッチする。

（２，５）　　ｒＰＣ計算部」 ＰＣ計算部１０３は命令デコード結果１０２から出ツノ
されるＰＣ計算に関係する情報によりハードワイヤドに
制御され、命令のｐｃ値を計算する。本発明のデータ処
理装置は可変長命令上ノ（・を有しており、命令をデコ
ー１なければその命令の長さが判らない。このため、Ｐ
Ｃ計算部１０３は命令テコ−１部１０２から出力される
命令長をデコード中の命令のｐｃ値に加算することによ
り次の命令のｐｃ値を作り出す、また、命令デコード部
１０２が分岐命令をデコードしてデコード段階での分岐
を指示した場合は、命令長の代わりに分岐変位を分岐命
令のｐｃ値に加算することにより分岐先命令のｐｃ値を
計算する８分岐命令に対して命令デコード段階で分岐を
行うことを本発明のデータ処理装置ではブリブランチと
称する。

このブリブランチの手法については特開昭６３５９６３
０　号及び特開昭６３−５５６３９号に詳しく開示され
ている。

Ｐ（Ｊ算部１０３の計算結果は各命令のｐｃ値として命
令のデコード結果と共に出力される他、ブリブランチ時
には、次にデコーＦずべき命令のアドレスとして命令フ
ェッチ部１０１へ出力される。また、次に命令デコード
部１０２でデコードされる命令の分岐予測のためのアド
レスにも使用される。

分岐予測の手法については特開昭６３−１７５９３４号
に詳しく開示されている。

（２，６）　ｒデータｉ’！￥部」 データ演算部１０６はマイクロプログラムにより制御さ
れ、マイクロＲＯＭ部１０５の出力情報に従って各命令
の機能を実現するに必要な演算をレジスタと演Ｗ、器で
実行する。演算対象となるオペランドがアドレスあるい
は即値である場合は、オペランドアドレス計算部オペラ
ンドアドレス計算部１０４で計算されたアドレスあるい
は即値を外部バスインクフェイス部１０７を通過させて
得る。また、演算対象となるオペラン１′がＣＰＵ外部
のメモリにある場合は、アドレス計算部＋０４で計算さ
れたアドレスをバスインクフェイス部がアドレス出力回
路１０８から出力して、ＣＰｕ外部のメモリからフェッ
チしたオペランドをデータ入出力回路１０９から得る。

演′ＪＴ、器としてはＡＬＵ３＋３、バレルシフタ、プ
ライオリティエンコーダあるいはカウンタ、シフトレン
スタなどがある。レジスタと主な演算器の間は３バスで
結合されており、１つのレジスタ間演算を指示する１マ
イクロ命令を２クロツク（ｌステップ）で処理する。

データ演算時にＣＰｕ外部のメモリをアクセスする必要
がある場合は、マイクロプログラムの指示により外部バ
スインターフェイス部１．０７を通してアドレス出力回
路１０８からアドレスをＣＰＵ外部に出力し、データ人
出力回路１０９を通して目的のデータをフェッチする。

ＣＰｕ外部のメモリにデータをストアする場合は、外部
バスインターフェイス部１０７を通してアドレス出力回
路１０８よりアドレスを出力すると同時に、データ人出
力回路１０９からデータをＣＰＵ外部に出力する。オペ
ランドストアを効率的に行うため、データ演算部１０６
には４バイトのストアバンファが備えられている。

ジャンプ命令の処理あるいは例外処理等を行って新たな
命令アドレスをデータ演算部１０６が得た場合は、これ
を命令フェッチ部１０１とＰＣ計算部１０３（２，７）
　ｒ外部バスインターフェイス部」外部バスインターフ
ェイス部１０７は本発明のデータ処理装置の外部バスで
の通信を制御する。メモリのアクセスはすべてクロック
同期で行われ、最小２クロックサイクル（１ステツプ）
で行うことができる。

メモリに対するアクセス要求は命令フ・エッチ部１０１
、オペランドアドレス計算部１０４及びデータ演算部１
０６から独立に生じる。外部バスインターフェイス部１
０７はこれらのメモリアクセス要求を調停する。更にメ
モリとＣＰＵとを結ぶデータバスサイズである３２ビツ
ト（１ワード）の整置境界を跨ぐメモリ番地にあるデー
タのアクセスは、このブロック内で自動的にワード境界
を跨ぐことを検知して２回のメモリアクセスに分解して
行う。

ブリフェッチするオペランドとストアするオペランドと
が重なる場合のコンフリクト防止処理及びストアオペラ
ンドからフェッチオペランドへのバイパス処理も行う。

（３）「パイプライン機構」 本発明のデータ処理装置のパイプライン処理機能は第２
図に模式的に示される如くである。

命令のブリフェッチを行う命令フェッチステージ（ＩＦ
ステージ）２０１．命令のデコードを行うデコードステ
ージ（Ｄステージ）２０２．オペランドのアドレス計算
を行うオペランドアドレス計算ステージ（＾ステージ）
２０３．マイクロＲＯＭアクセス（特にＲステージ２０
６と呼ぶ）を行う部分とオペランドのブリフェッチ（特
にＯＦステージ２０７と称す）を行う部分とからなるオ
ペランドフェッチステージ（Ｆステージ）２０４．命令
を実行する実行ステージ（Ｅステージ）２０５の５段構
成をパイプライン処理の基本とする。

Ｅステージ２０５では１段のストアバンファがある他、
高機能命令の一部は命令の実行自体をパイプライン化す
るため、実際には５段以上のパイプライン処理効果があ
る。

各ステージは他のステージとは独立に動作し、理論上は
５つのステージが完全に独立動作する。

各ステージは１回の処理を最小２クロフク（１ステンブ
）で行うことができる。従って理想的には２クロンク（
１ステツプ）毎に次々とパイプライン処理が進行する。

本発明のデータ処理装置には、メモリーメモリ間演算あ
るいはメモリ間接アドレッシング等の如く１回の基本パ
イプライン処理のみでは処理し得ない命令もあるが、本
発明のデータ処理装置はこれらの処理に対してもなるべ
く均衡のとれたパイプライン処理が行える様に設計され
ている。複数のメモリオペランドを持つ命令に対しては
メモリオペランドの数に基づいてデコード段階で複数の
パイプライン処理単位（ステップコード）に分解してパ
イプライン処理を行う。

パイプライン処理単位の分解方法に関しては特開昭６３
−８９９３２号に詳しく開示されている。

ＩＰステージ２０１からＤステージ２０２に渡される情
報は、命令コード２１１そのものである。Ｄステージ２
０２からＡステージ２０３に渡される情報は、命令で指
定された演算に関するもの（０コード２１２と称す）と
、オペランドのアドレス計算に関係するもの（Ａコード
２１３と称す）との２つがある。

Ａステージ２０３からＦステージ２０４に渡される情報
はマイクロプログラムのエントリアドレスあるいはマイ
クロプログラムのパラメータ等を含むＲコード２１４と
、オペランドのアドレスとアクセス方法指示情報等を含
むＦコード２１５との２つである。

Ｆステージ２０４からＥステージ２０５に渡される情報
は、演算制御情報とリテラル等を含むＥコード２１６と
、オペランドあるいはオペランドアドレス等を含むＳコ
ード２１７との２つである。

Ｅステージ２０５以外のステージで検出されたＥＩＴは
、そのコードがＥステージ２０５に到達する迄はＢＩＴ
処理を起動しない、Ｅステージ２０５で処理されている
命令のみが実行段階の命令であり、ＩＦステージ２０３
からＦステージ２０４までの間で処理されている命令は
まだ実行段階に至っていないからである。従って、Ｅス
テージ２０５以外で検出されたＥＩＴは、それが検出さ
れたことがステップコード中に記録されて次のステージ
に伝えられるのみである。

（３，１）ｒパイプライン処理単位」 （３，１，１）　ｒ命令コードフィールドの分類」本発
明のデータ処理装置のパイプライン処理単位は命令セッ
トのフォーマントの特徴を利用して決定されている。

（１）節で述べた如く、本発明のデータ処理装置の命令
は２バイト単位の可変長命令であり、基本的には゛２バ
イトの命令基本部子０〜４バイトのアドレシング拡張部
°を１〜３回反復することにより命令が構成されている
。

命令基本部には多くの場合、オペレーションコード部と
アドレッシングモード指定部とがあり、インデソクスア
ドレシソングあるいはメモリ間接アトルフシングが必要
な場合にはアドレッシング拡張部の代わりに“２バイト
の多段間接モード指定部＋０〜４バイトのアドレッシン
グ拡張部”が任意個付く、また、命令により２または４
バイトの命令固有の拡張部が最後に付く。

命令基本部には命令のオペレーションコード、基本アド
レッシングモード、リテラルなどが含まれる。アドレッ
シング拡張部はディスプレースメント、絶対アドレス、
即値、分岐命令の変位のいずれかである。命令固有の拡
張部にはレジスタマツプ、Ｉ−ｆｏｒｓａＬ命令の即値
指定等がある。第３５図は、本発明のデータ処理装置の
基本的命令フォーマントの特徴を示す模式図である。

（３，１，２）　ｒステップコードへの命令の分解」本
発明のデータ処理装置では、上記の命令フォーマントの
特徴を生かしたパイプライン処理を行う。

Ｄステージ２０２では″２バイトの命令基本部子〇〜４
バイトのアトレンジング拡張部″、“多段間接モード指
定部子アトレンジング拡張部′又は命令固有の拡張部を
１つのデコード単位として処理する。各回のデコード結
果をステップコードと称し、Ａステージ２０３以降では
このステップコードをパイプライン処理の単位としてい
る。ステップコードの数は命令毎に固有であり、多段間
接モード指定を行わない場合は、１つの命令は最小１個
、最大３個のステップコードに分かれる。多段間接モー
ド指定が行われた場合はそれだけステップコードが増加
する。但し、これは後で述べる様にデコード段階のみで
ある。

（３，１，３）　ｒプログラムカウンタの管理Ｊ本発明
のデータ処理装置のパイプライン上に存在するステップ
コードは全て別命令に対するものである可能性があり、
このためプログラムカウンタの値はステップコード毎に
管理される。全てのステップコードは、そのステップコ
ードのもとになった命令のプログラムカウンタ値を有す
る。ステップコードに付属してパイプラインの各ステー
ジを流れるプログラムカウンタ値はステ、ブブログラム
カウンタ（ＳＰＣ）と称する。　ＳＰＣはパイプライン
ステージ間を次々と受は渡されていく。

（３，２）　ｒ各パイプラインステージの処理Ｊ各パイ
プラインステージの入出カステップコードには第２図に
示したように便宜上名前が付けられている。また、ステ
ップコードはオペレーションコードに関する処理を行い
、マイクロプログラムのエントリアドレス及びＥステー
ジ２０５に対するパラメータなどになる系列とＥステー
ジ２０５のマイクロ命令に対するオペランドになる系列
との２系列がある。

（３，２，１）　ｒ命令フェッチステージ」命令フェッ
チステージ（１１’ステージ）２０１は命令をメモリあ
るいはブランチバッファからフェッチして命令キュー３
０１に入力し、Ｄステージ２０２に対して命令コードを
出力する。命令キュー３０１の入力は整置された４バイ
！・単位で行う。メモリから命令をフェッチする場合は
、整置された４バイトにつき最小２クロック（ｌステッ
プ）を要する。

ブランチバッファがヒツトした場合は、整置された４バ
イトにつきｌクロックでフェッチ可能である。命令キュ
ー３０１の出力単位は２バイト毎に可変であり、２クロ
ツクの間に最大６バイトまで出力できる。また、分岐の
直後には命令キュー３０１をバイパスして命令基本部２
バイトを直接命令デコーダに転送することも可能である
。

ブランチバッファへの命令の登録及びクリア等の制御、
ブリフェッチ先の命令のアドレスの管理や命令キューの
制御もＩＦステージ２０１で行う。

ＩＦステージ２０１で検出するＢＩＴには、命令をメモ
リからフェッチする際のバスアクセス例外あるいはメモ
リ保護違反などによるアドレス変換例外がある。

（３，２，２）　ｒ命令デコードステージ」命令デコー
ドステージ（Ｄステージ）２０２はＩＦステージ２０１
から入力された命令コードをデコードする。デコードは
命令デコード部１０２のＦＩＩＷデコーダ、ＮＦＨＷデ
コーダ及びアドレッシングモードデコーダを合わせた第
１デコーダ３０３を使用して、２クロフク（１ステツプ
）単位に１度行ない、１回のデコード処理で、０〜６バ
イトの命令コードを消費する（ＲＥＴ命令の復帰先アド
レスを含むステップコードの出力処理などでは命令コー
ドを消費シない）、１回のデコードでＡステージ２０３
に対してアドレス計算情報としてのＡコード２１３であ
る制御コードとアドレス修飾情報と、オペレーションコ
ードの中間デコード結果としてのＤコード２１２である
制御コードと８ビツトのリテラル情報とを出力する。

Ｄステージ２０２では、各命令のＰＣ計算部１０３の制
御、分岐予測処理、プリブランチ命令に対するプリブラ
ンチ処理、命令キュー３０１からの命令コード出力処理
をも行う。

Ｄステージ２０２で検出するＥＩＴには、予約命令例外
及びプリブランチ時の奇数アドレスジャンプトラップが
ある。また、ＩＦステージ２０１より転送されてきた各
種ＢＩＴはステップコード内にエンコードする処理をし
てＡステージ２０３に転送する。

（３，２，３）　ｒオペランドアドレス計算ステージ」
オペランドアドレス計算ステージ（Ａステージ）２０３
は処理機能が大きく２つに分かれる。１つは命令デコー
ド部１０２の第２デコーダ３０５を使用してオペレーシ
ョンコードの後段デコードを行う処理で、他方はオペラ
ンドアドレス計算部１０４でオペランドアドレスの計算
を行う処理である。

オペレーションコードの後段デコード処ｆｌはＤコード
２１２を入力とし、レジスタ、メモリの書込み予約及び
マイクロプログラムのエントリアドレスとマイクロプロ
グラムに対するパラメータなどを含むＲコード２１４の
出力を行う。なお、レジスタあるいばメモリの書込み予
約は、アドレス計算で参照したレジスタやメモリの内容
がパイプライン上を先行する命令で書換えられることに
より誤ったアドレス計算が行われるのを防ぐためのもの
である。レジスタあるいはイモリの書込み予約はデッド
ロックを避けるため、ステップコード毎ではなく命令毎
に行う、レジスタ及びメモリへの書込み予約については
特願昭６２−１４４３９４号で詳しく述べられている。

オペランドアドレス計算処理はＡ：１−Ｆ２１３を入力
とし、Ａコード２１３に従いオペランドアドレス計算部
１０４で加算あるいはメモリ間接参照を組合わせてアド
レス計算を行い、その計算結果をＦコード２１５として
出力する。この際、アドレス計算に伴うレジスタ及びメ
モリの読出し時にコンフリクトチエツクを行い、先行命
令がレジスタあるいはメモリに書込み処理を終了してい
ないためコンフリクトが指示されれば、先行命令がＥス
テージ２０５で書込み処理を終了するまで待つ。また、
オペランドアドレス及びメモリ間接参照のアドレスがメ
モリにマツプされたＩ１０領域に入るか否かのチエツク
も行う。

Ａステージ２０３で検出するＥＩＴには予約命令例外、
特１ヶ命令例外、バスアクセス例外、アドレス変換例外
、メモリ間接アドレッシングの時のオペランドブレイク
ポイントヒントによるデバッグトラノフ″がある。Ｄコ
ード２１２又はＡコード２１３自体がＥＩＴを起こした
ことを示していれば、Ａステージ２０３はそのコードに
対してアドレス計算処理をせず、そのＥＩＴをＲコード
２】４及びＦコード２１５に伝える。

（３，２，４）　ｒマイクロＲＯＭアクセスステージ」
オペランドフェッチステージ（Ｆステージ）２０４も処
理が大きく２つに分かれる。一方はマイクロＩ？ＯＭの
アクセス処理であり、特にＲステージ２０６と称する。

他方はオペランドプリフェッチ処理であり、特にＯＦス
テージ２０７と称する。Ｒステージ２０６とＯＦステー
ジ２０７とは必ずしも同時に動作するわけではなく、メ
モリアクセス権が獲得できるか否か等に依存して独立に
動作する。

Ｒステージ２０６の処理であるマイクロＲＯＭアクセス
処理は、Ｒコード２１４に対して次のＥステジ２０５で
の実行に使用する実行制御コードであるＥコード２１６
を生成するためのマイクロＲＯＭアクセスとマイクロ命
令デコード処理である。１つのＲコード２１４に対する
処理が２つ以上のマイクロプログラムステノブに分解さ
れる場合、マイクロ命令旧よＥステージ２０５で使用さ
れ、次のＲコード２１４はマイクロＲＯＭアクセス待ち
になる。Ｒコード２１４に対するマイクロＲＯＭアクセ
スが行われるのは、その前のＥステージ２０５での最後
のマイクロ命令実行の時である。本発明のデータ処理装
置では、はとんどの基本命令は１マイクロプログラムス
テツプで行われるため、実際にはＲコード２１４に対す
るマイクロＲＯＭアクセスが次々と行われることが多い
。

Ｒステージ２０６で新たに検出するＥＩＴはない。

Ｒコード２１４が命令処理再実行型のＢＩＴを示してい
る時は、そのＥＩＴ処理に対するマイクロプログラムが
実行されるので、Ｒステージ２０６はそのＲコード２１
４に従ったマイクロ命令をフェッチする。

Ｒコード２１４が奇数アドレスジャンプトラップを示し
ている場合、Ｒステージ２０６はそれをＥコード２１６
によって伝える。これはブリブランチに対するもので、
Ｅステージ２０５ではそのＥコード２１６で分岐が生し
なければそのブリブランチをを効として奇数アドレスジ
ャンプトラップを発生する。

（３，２，５）　ｒオペランドフェッチステージ」オペ
ランドフェッチステージ（ＯＦステージ）２０７はＦス
テージ２０４で行う上記の２つの処理の内のオペランド
プリフェッチ処理を行う。

オペランドブリフェッチはＦコード２１５を入力とし、
フェッチしたオペランドとそのアドレスをＳコード２１
７として出力する。１つのＦコード２１５ではワード境
界を跨いでも良いが４バイト以下のオペランドフェッチ
を指定する。Ｆコード２１５にはオペランドのアクセス
を行うか否かの指定も含まれており、Ａステージ２０３
で計算したオペランドアドレス自体あるいは即値をＥス
テージ２０５に転送する場合にはオペランドブリフェッ
チは行わず、Ｆコード２１５の内容をＳコード２１７と
して転送する。ブリフェッチしようとするオペランドと
、Ｅステージ２０５が書き込み処理を行おうとするオペ
ランドとが一致する場合は、オペランドブリフェッチは
メモリから行わずバイパスして行う。また、■７０領域
に対してはオペランドブリフェッチを遅延させ、先行命
令がすべて完了するまで待ってオペランドフェッチを行
う。

ＯＦステージ２０７で１食出されるＥＩＴには、バスア
クセス例外、アドレス変換例外、オペランドブリフェッ
チに対するブレイクポイントヒツトによるデバッグトラ
ップがある。Ｆコード２１５がデバッグトランプ以外の
ＢＩＴを示している時は、それをＳコード２１７に転送
し、オペランドブリフエッヂは行わない、Ｆコード２１
５がデバッグトラ、プを示している時は、そのＦコード
２１５に対してＥＩＴを示していない場合と同し処理を
すると共にデバ７グトラツプをＳコード２１７に伝える
。

（３，２，６）　ｒ実行ステージ」 実行ステージ（Ｅステージ）２０５はＥコード２１６及
びＳコード２１７を入力として動作する。このＥステー
ジ２０５が命令を実行するステージであり、Ｆステージ
２０４以前のステージで行われた処理は全てＥステージ
２０５のための前処理である。Ｅステージ２０５でジャ
ンプ命令が実行されたり、あるいはεＩＴ処理が起動さ
れたりした場合は、！Ｆステージ２０１からＦステージ
２０４までの処理は全て無効化される。Ｅステージ２０
５はマイクロプログラムにより制御され、Ｒコード２１
４に示されたマイクロプログラムのエントリアドレスか
らの一連のマイクロプログラムを実行することにより命
令を実行する。

マイクロＲＯＭの読み出しとマイクロ命令の実行とはパ
イプライン化されて行われる。従ってマイクロプログラ
ムで分岐が起きた場合は、１マイクロステツプの空きが
できる。また、Ｅステージ２０５はデータ演算部１０６
にあるストアバッファを利用して、４バイト以内のオペ
ランドストアと次のマイクロ命令実行をパイプライン処
理することもできる。

Ｅステージ２０５では、Ａステージ２０３で行ったレジ
スタ及びメモリに対する書込み予約をオペランドの書き
込み後に解除する。

また、条件分岐命令がＥステージ２０５で分岐を発した
場合は、その条件分岐命令に対する分岐予測が誤ってい
たのであるから、分岐層層の書換えを行う。

Ｅステージ２０５で検出されるＥＩＴには、バスアクセ
ス例外、アドレス変換例外、デバッグトラップ、奇数ア
ドレスジャンプトラップ、予約機能例外、不正オペラン
ド例外、予約スタックフォーマット例外、ゼロ除算トラ
ップ、無条件トラップ、条件トラップ、遅延コンテキス
トトラップ、外部割込、遅延割込、リセット割込、シス
テム障害がある。

Ｅステージ２０５で検出されたＢＩＴは全て！！ＩＴ処
理されるが、Ｅステージ以前のＩＰステージ２０１から
Ｆステージ２０４の間で検出され、Ｒコード２１４ある
いはＳコード２１７に反映されている８１丁は必ずしも
ＢＩＴ処理されるとは限らない、　ＩＦステージ２０１
からＦステージ２０４の間で検出されたが、先行の命令
がＥステージ２０５でジャンプ命令が実行されたなどの
原因でＥステージ２０５まで到達しなかったＥＩＴは全
てキャンセルされる。そのＢＩＴを起こした命令はそも
そも実行されなかったことになる。

外部割込及び遅延割込は命令の切れ目でＥステージ２０
５に直接受は付けられ、マイクロプログラムにより必要
な処理が実行される。その他の各種ＥＩＴの処理はマイ
クロプログラムにより行われる。

（３，３）　ｒ各パイプラインステージの状態制御」パ
イプラインの各ステージは入力ランチと出力ラッチとを
有し、他のステージとは独立に動作することを基本とす
る。各ステージは１つ前に行った処理が終わり、その処
理結果を出力ランチから次のステージの入力ランチに転
送し、自分のステージの入力ランチに次の処理に必要な
入力信号がすべて揃えば次の処理を開始する。

つまり各ステージは、１つ前段のステージから出力され
てくる次の処理に対する入力信号が全て有効となり、今
の処理結果を後段のステージの入力ランチに転送して出
力ラッチが空になると次の処理を開始する。

各ステージが動作を開始する１つ前のクロックタイミン
グで入力信号が全て揃っている必要がある。入力信号が
揃っていない場合、そのステージは待ち伏Ｂ（入力待ち
）になる。出力ランチから次のステージの入力ラッチへ
の転送を行う場合には次のステージの入力ラッチが空き
状態になっている必要があり、次のステージの入力ラッ
チが空きでない場合もパイプラインステージは待ち状態
（出力待ち）になる、必要なメモリアクセス権が獲得で
きなかったり、処理しているメモリアクセスにウェイト
が挿入されたり、その他のパイプラインコンフリクトが
生じると各ステージの処理自体が遅延する。

（４）　　ｒ　ＰＯＰ命令の処理シーケ〉′ス」上述の
如きデータ処理装置において、ｐｏｐ命令がパイプライ
ン上で如何に処理されるかについて、デスティネーショ
ンがメモリ指定である場合とレジスフ指定である場合と
に分けて、図面を参照し７て更に詳しく説明する。

本発明のデータ処理装置の更に詳しい構成を第３図のブ
ロック図に示す。

命令キュー３０１は、命令フェッチ部１０１中にあり、
ＩＦステージ２０１の処理に関与する。

第１デコーダ３０３は、命令デコード部１０２中にあり
、Ｄステージ２０２の処理に関与する。

第２デコーダ３０４と＾ＴＭＰレジスタ３１０は、命令
デコード部１０２中にあり、Ａステージ２０３の処理に
関与する。ＡＴＭＰレジスタ３１０は、メモリ間接参照
時にメモリアクセスでリードしたデータを保持するため
に使用される。

アドレス加算器３０５．ＡＯＩＩＴレジスタ３０６．Ｂ
ＡＳＥレジスタ３０７．　ＩＮＤＥＸレジスタ３０８及
びＤＩＳＰＩ、ジスタ３０９はオペランドアドレス計算
部１０４中にあり、Ａステージ２０３の処理に関与する
。ＢＡＳＥレジスタ３０７゜ＩＮＤＥＸ　Ｌ、ジスタ３
０８．　ｌｌｌ５Ｐ　Ｌ、ジスタ３０９は、それぞれベ
ース値、インデックス値、ディスプレースメント値を保
持するためのレジスタである。ＲＡＳＥレジス９３０１
．　ＩＮＤＥＸレジスタ３０８．ＤＩＳＰ　Ｌ、ジスタ
３０９の値を同時に加算するのがアドレス加３１１４ｉ
ｉ３０５である。ＡＯＵＴレジスタ３０６は、アドレス
加算器３０５の出力保持のためのレジスタである。

＾ＳＰレジスタ３１１は、スタックポインタ計算部中に
あり、Ａステージ２０３の処理に関与する。

スタックからのポツプ操作、スタックへのブツシュ操作
等によるＳＰ値のコンフリクトを防ぐため、Ａステージ
２０３では、Ｅステージ２０５のｓｐ値に先行してＡス
テージのＳＰ値であるＡＳＰ値を管理している。ポツプ
操作及びブツシュ操作に伴うＳＰ値の更新は、Ａステー
ジ２０３においてＡ　Ｓ　Ｐ　（！！を制御することに
よって行われる。従って、ＡＳＰ４ｆｉを参照すること
により、通常のポツプ操作及びブツシュ操作の直後でも
ＳＰ値のコンフリクトに起因するステンブコードの処理
の遅れを生じることなく処理を進めることが出来る。こ
のＡＳＰ値を保持するのがＡＳＰレジスタ３１１である
。なお、ＳＰ値の管理方法に関しては特願昭６２−１４
５８５２号で詳しく開示されている。

マイクロｌ？ＯＭ、マイクロシーケンサ、マイクロ命令
デコーダ等を含むマイクロｌｌ０Ｍ部１０５は、Ｒステ
ージ２０６の処理に関与する。

汎用レジスタファイル３１２．ＡＬＵ３１３．　ＳＯレ
ジスタ３１４、Ｄｏレジスタ３１５は、データ演算部１
０６中にあり、ＯＦステージ２０７とＥステージ２０５
の処理に関与する。ＳＤレジスタ３１４は、オペランド
フェッチ時にメモリアクセスでリードしたデータを保持
するためのレジスタである。ＤＯレジスク３１５は、Ｅ
ステージ２０５がメモリアクセスでデータのリードある
いはストアを行う際に対象となるデータを保持するため
のレジスタである。

ＩＡレジスタ３１６．ＦＡレジスタ３１７．ＳＡレジス
タ３１８゜ＡＡレジスタ３１９は外部バスインターフェ
ース部１０７の一部分である。　ＩＡレジスタ３１６は
、Ａステージ２０８がメモリ間接参照時にメモリアクセ
スを行う際にアドレスをセントするレジスタである。　
ＦＡレジスタ３１７は、ＯＦステージ２０７がオペラン
ドのフェッチ時にメモリアクセスを行う際にアドレスを
セントするレジスタである。　ＡＡレジスク３１９は、
Ｅステージ２０５がメモリアクセスでデータのリードあ
るいはストアを行う際にアドレスをセットするレジスタ
である。

ＯＦステージ２０７はオペランドフェッチしたデータと
共にそのアドレスをＥステージ２０５に送るが、その際
に送るアドレスを保持するためのレジスタがＳＡレジス
タ３１８である。このＳＡレジスタ３１８は、アドレス
を送るだけでなく、即値を送る場合にも使用される。

なお本発明のデータ処理装置のバスには、ＤＤババス２
０．ＤＩＳＰバス３２１．　Ａバス３２２．＾０バス３
２３．＾Ａバス３２４、Ｓｌバス３２５．　Ｓ２バス３
２６．Ｄｏババス２７がある。

Ｄステージ２０２の華純化した構成を第４図のブロック
図に示す。

Ｄステージ２０２は、既に述べた如く主として第１デコ
ーダ３０３にて構成されている。この第１デコーグ３０
３はＰＬＡ（Ｐｒｏｇｒａｍｓａｂｌｅ　Ｌｏｇｉｃ　
Ａｒｒａｙ）にて構成されている。Ｄステージ２０２に
命令コード２１１が入力されると、第１デコーダ３０３
によりデコードされてＤコード２１２及びＡコード２１
３が生成され、出力される。

Ｄコード２１２は命令デコード部１０２中のＡステージ
２０３の処理を行う部分に、またＡコード２１３はオペ
ランドアドレス計算部１０４中のＡステージ２０３の処
理を行う部分にそれぞれ与えられる。

なお、４０１は内部状態保持ラッチである。

命令デコード部１０２中でＡステージ２０３の処理を行
う部分の構成を第５図のブロック図に示す。

この部分は、第２デコーダ３０４．右レジスタ番号生成
部５０１．左レジスタ番号生成部５０２．レジスタ番号
生成部５０３．サイズ住成部５０４等にて構成されてい
る。なお第２デコーダ３０４は第１デコーダ３０３と同
様にＰＬＡにて構成されている。

入力されるＤコード２１２は、オペコードの中間デコー
ド結果、右しジスタ番号情報、左しジスク番号情報、右
レジスタサイズ−１，左レジスタサイズ−５等にて構成
されている。

右レジスタ番号情報及び左レジスタ番号情報は、それぞ
れ右レジスタ番号生成部５０１及び左レジスタ番号生成
部５０２に入力され、右レジスタ番号Ｒ１と左レジスタ
番号Ｒ４とをそれぞれ生成する。右レジスタ番号情報に
は、オペランドがレジスタ上の値１　リテラル１メモリ
上の値あるいはｍ（Ｉｔのいずれであるかを示す情報が
含まれる。左レジスタ番号情報には、オペランドがレジ
スタ上の値あるいはリテラルのいずれであるかを示す情
報が含まれる。

右レジスタ番号Ｒ８及び左レジスタ番号ＲＬはそれぞれ
命令フォーマット中の第１のレジスタ指定部及び第２の
レジスタ指定部とに対応付けられるものであり、そのレ
ジスタ番号によってそれぞれ第１のオペランド及び第２
オペランドの格納先が指定される。−例として第１４図
に示すＲ−ＦＯＲＭＡＴ命令を挙げると、Ｒｎは第１の
レジスタ指定部であって右レジスタ番号りに対応し、Ｒ
ｓ＋は第２のレジスタ指定部であって左レジスタ番号れ
に対応する。

命令フォーマント上では、第１のオペランド指定部及び
第２のオペランド指定部のいずれがソースでありまたデ
スティネーションであるかは一意的には決っていない、
このため、右レジスタ番号Ｒ５と左レジスタ番号ＲＬと
のいずれがソースレジスタ番号Ｒｓになり、デスティネ
ーンッンレジスタ番号Ｒ０になるかは、第２デコーダ３
０４の出力であるレジスタ番号制御信号によってレジス
タ番号生成部５０３において決定される。

また、第２デコーダ３０４の出力であるサイズ制御信号
が与えられたサイズ生成部５０４では、右レジスタ番号
Ｒ１が示すレジスタのデータサイズである右レジスタ番
号情報、と左レジスタ番号ＲＬが示すレジスタのデータ
サイズである左レジスタサイズ−Ｌとがそれぞれソース
サイズ−８、デスティネーションサイズ６にて定められ
る。

Ｆステージ２０４では、第２デコーダ３０４の出力であ
るＲコード・Ｆコード有効信号によって、Ｒコード２１
４とＦコード２１５とがＦステージ２０４に送られたこ
とを認識する。

第６図及び第７図はそれぞれレジスタ番号生成部５０３
及びサイズ生成部５０４の構成を示す回路図である。

第６図における入力信号ＲＣＩ、１ｌｃ２．ＲＣ３，Ｒ
Ｃ４は第２デコーダ３０４が出力するレジスタ番号′Ｉ
４Ｉ＋１信号である。また、第７図における入力信号Ｓ
ＣＩ、　ＳＣ２゜ＳＣ３，ＳＣ４は第２デコーダ３０４
が出力するサイズ制御信号である。

６０１．６０２，６０３，６０４，７０１，７０２，７
０３，７０４はそれぞれＮチャネルトランスミッション
ゲート（ＴＧ）　、　６０５はＰチャネル丁Ｇ、６０６
，６０７はインバータ、６０８はＯＲゲートを示す、そ
れぞれの回路は入力ゲートがセレクタになっているラン
チで構成されている。また、回路６１０はＰチャネル↑
Ｇ６０５．インバータ６０６．インバータ６０７及びＯ
Ｒゲート６０８にて構成されている。

そして、回路６１１，７１０，７１１は共に回路６１０
と同等の構成である。

なお、第６図及び第７図では簡略化のため１ビット分の
回路を示している。しかし、レジスタ番号を示す信号及
びサイズを示す信号はそれぞれ５ビット及び２ビツトで
あるので、実際はそれぞれ対応するビット数の回路で構
成されている。

第８図は第５図に示した第２デコーダ３０４の出力であ
るＲコード・Ｆコード出力制御信号、レジスタ番号制御
信号及びザイズ制ｍ信号のＰＯＰ命令の際の内容を示す
表である。

第９図Ｔａ１．　ｆｂｌはパイプライン上におけるＰＯ
Ｐ命令の処理シーケンスを示すフローチャートである。

第９図（ａ）に示されているのはデスティ不−ソヨンが
メモリ指定時のフローチャートである。また第９図Ｔａ
１に示されているのはデスティネーションがレジスタ指
定時のフローチャートである。

第１０図ｆａｌ、ｌｂ１．　ｆｃｌ、　ｆｄｌは、ｐｏ
ｐ命令を処理する際のＤステージ以降のステージにおけ
るステップコートの処理の流れを示す模式図である。図
において、縦軸は時間を表しており、１目盛りが２クロ
ツク（１ステップ）に相当する。

第１０図ｃａｔ、　（ｂｌはそれぞれデスティネーショ
ンがメモリ指定時とレジスタ指定時であり、且つパイプ
ライン上で待ち状態のない場合のステップコードの処理
の流れを示している。

第１Ｏ図ｔｃ＋、　ｆｄｌはそれぞれデスティネーショ
ンがメモリ指定時とレジスタ指定時であり、且つＰＯＰ
命令の直前のステップコードの処理にＥステージ２０５
において６クロフク（３ステツプ）要し、そのためＰＯ
Ｐ命令のステップコードに待ち状態が生じた場合のステ
ップコードの処理の流れを示している。

第９図Ｔａ１　、　（ｂｌはＰＯＰ命令の命令フォーマ
ットを示す模式図である。　　Ｉ）ＯＰ命令の命令フォ
ーマントは第１７図に示したＧｌ−ＦＯＲＭＡＴである
。そして、第３７図（５）はレジスタ間接アドレッシン
グの場合を示す。ここで指定する汎用レジスタ番号Ｒｎ
は参照先の汎用レジスタを示す。また第３７図ｆｂｌは
レジスタ直接アドレッシングの場合を示す。ここで指定
する汎用レジスタ番号りはデスティネーションとなる汎
用レジスタを示す。

ＰＯＰ命令は、スタックトップ上のデータをメモリある
いはレジスタに転送する命令であるので、メモリーレジ
スタ間、またはメモリーメモリ間の転送命令と実質的に
同等である。そこで、本発明のデータ処理装置では、ソ
ースオペランド指定部がないにもかかわらずソースオペ
ランド部の処理のためのステップコートを生成し、Ｅス
テージ以前においてｌ・要な前処理の全てを行うように
構成されている。

以下、第９図Ｔａ１．　ｆｂｌのフローチャートを参照
して説明する。

（４，１）ｒデスティネーションがメモリ指定時」先ず
、ＩＦステージ２０１はＰＯＰ命令をメモリ上よりフェ
ッチして命令キュー３０１に入力し、Ｄステージ２０２
に対してＰＯＰ命令の命令コード２＋１を出力する。

Ｄステージ２０２は、ＩＦステージ２０１によってフェ
ッチされたＰＯＰ命令を第１デコーダ３０３によりデコ
ードする。

ｐｏｐ命令の命令コード２１１は第１デコーダ３０３に
入力されてデコードされ、ＰＯＰ命令の第１のステップ
コード（１−１）が生成される。デコード結果の一部は
内部状態信号として内部状態保持ラッチ４０１に保持さ
れる。

次のデコードのサイクルでは、内部状態保持ランチ４０
１からの内部状態信号に応答して、第１デコーダ３０３
はＩＰステージ２０１からの命令コード２１１を取り込
まずにＰＯＰ命令の第２のステップコード（１−２）を
生成する。このようにして、第９図（ａｌに示す如く２
つのステップコードが生成される。

ＰＯＰ命令中にはソースオづランド指定部はないが、命
令の機能としてソースオペランドがスタックトップであ
ることが暗に示されている。従って、本発明によるデー
タ処理装置では、ＰＯＰ命令をデコードした段階で、ソ
ースオペランドに関する処理を予め行うためのステップ
コード＜１−２）を生成する。

Ｄステージ２０２が出力するそれぞれのステップコード
は、Ａコード２１．３とＤコード２１２とから構成され
ている。同一のステップコード中にあるＡコード２１３
とＤコード２１２とは同時にＡステージ２０３に送られ
る。　　ｐｏｐ命令から生成されたステップコードはＡ
ステージ２０３に対して、ステップフ−ド（１１）、ス
テップコード（１−２）の順序で送られる。

以降のステージにおける処理は、各ステップコードに関
して説明する。

（４，１，１）　　ｒ　ＰＯＰ命令の第１ステツプコー
ド（１−１）の処理」 Ａステージ２０３はＡコード２１３とＤコード２１２と
を入力する。

Ａコード２１３がＡステージ２０３に入力されると、Ａ
ステージ２０３ではＡコード２１３の制御信号の制御に
よってアドレス計算が行われる。参照先レジスタ情報に
より汎用レジスタファイル３１２の参照先の汎用レジス
タ中の値がＡバス３２２上からＢＡＳＥレジスタ３０７
に格納される。ステップコード（１−１）のＡコード２
１３中に含まれる制御信号によりｒＮＩ）ＥＸレジスタ
３０８とＤＩＳＰレジスタ３０９がクリアされる。

この３つのレジスタの値がアドレス加算器３０５により
加算され、その結果はＡＯＵＴレジスタ３０６に格納さ
れる。更に、ＡＯｕＴレジスタ３０６中の値は＾Ｏババ
ス２３を介してＦＡレジスタ３１７に送られる。　ＦＡ
レジスタ３１７中にある参照先の汎用レジスタからの値
は第２デコーダ３０４の出力の一部と共にＦコード２１
５となる。

第８図に示す如く第２デコーダ３０４は、Ｄコード２１
２の中間デコード結果を入力すると、マイクロプログラ
ムのエントリアドレスあるいは種々の制御情報を生成す
る。

また、Ｄコード２１２中の右レジスタ番号情報及び左し
ジスタ番号情軸はそれぞれ右レジスタ番号生成部５０１
及び左レジスタ番号生成部５０２に入力され、右レジス
タ番号Ｒ９及び左しジスク番号ＲＬを生成する。　　ｐ
ｏｐ命令のステップコード（１−１）では、右レジスタ
番号Ｒ１のみが意味を有していてＳロレジスタ３１８を
示す、また、右レジスタサイズｈはワードを示す。

第２デコーダ３０４が出力する制御情報にはレジスタ番
号制御信号とサイズ制御信号とが含まれる。

レジスタ制御信号は、右レジスタ番号りがデスティネー
ションレジスタ番号Ｒ１１に対応することを示す、また
、サイズ制御信号は、右レジスタサイズ６がデスティネ
ーションレジスタサイズＷ、に対応することを示す。

レジスタ番号制御信号ＲＣＬ、ＲＣ２，ＲＣ３，ＲＣ４
の中でＲＣ３のみがイネーブルとなり、ＮチャネルＴＧ
６０３のみがＯＮＬ、右レジスタ番号Ｒ１１がデスティ
ネーションレジスタ番号１１＋として保持される。また
、サイズ制御信号ＳＣＩ、ＳＣ２，ＳＣ３，ＳＣ４の中
でＳＣ３のみがイネーフ゛ルとなり、ＮチャネルτＧ７
０３のみが０１、右レジスタサイズ６がデスティネーシ
ョンレジスタサイズＷ０として保持される。

この様にステップコード（１−１）中では、デスティネ
ーションレジスタ番号Ｒｏｂ！ＳＤレジスタ３１８を示
し、またデスティネーションレジスタサイズＷ。

はワードを示す。

これらマイクロプログラムのエントリアドレス及びレジ
スタ番号等からＲコード２１４が生成される。

この様にして生成されたＲコード２１４とＦコード２１
５とは同時にＦステージ２０４に送られる。

Ｒステージ２０６は、Ｒコード・Ｆコード有効１ε号が
イネーブルになると、Ｒコード２１４を入力し、Ｒコー
ド２１４中に含まれるマイクロプログラムのエントリア
ドレスにてマイクロＲＯＭ１０５をアクセスする。マイ
ク０ＲＱＦ１１０５の出力はデコードされ、レジスタ番
号等と共にＥコード２１６となる。このＥコード２１６
のデスティネーションレジスタ番号Ｒ。

が示すレジスタはＳＤレジスタ３１４であり、またデス
ティネーションレジスタサイズ−９はワードである。

ＯＦステージ２０７は、Ｒコード・Ｆコード有効信号が
イネーブルになると、Ｆコード２１５を入力し、Ｆコー
ド２１５の一部であるＦＡレジスク３１７中の値はＳＡ
レジスタ３１Ｂに転送される。Ｓ＾レジスタ３１８中の
値はＳコード２１７としてＥステージ２０５に送られる
。

Ｅステージ２０５にＥコード２１６とＳコード２１７が
入力されると、ＳＡレジスタ３１８中の値をＡＡレジス
タ２１９に格納せよ、という処理が行われる。この場合
、デスティネーションレジスタ番号Ｒ，が示すレジスタ
はＳＤレジスタ３１４であるが、書き込みオペランドで
あるのでこの値は意味が無い。このため、ＳＡレジスタ
３１８中の値が＾Ａレジスタ３＋９に転送されるのみで
ある。

以上の如く、ステップコード（１−１）はパイプライン
上を順次処理されていく。

（４，１，２）　　ｒ　ＰＯＰ命令の第２ステンプコー
ド（１−２）の処理」 Ａステージ２０３はＡコード２１３とＤコード２１２と
を入力する。

Ａコード２１３がＡステージ２０３に入力されると、へ
ステージ２０３ではＡコード２１３中の制御信号の制御
によってアドレス計算が行われる。Ａステージ２０３の
スタックポインタである＾ＳＰレジスタ３１１から値が
Ａバス３２２上に出力され、ＢＡＳＥレジスタ３０７に
格納される。　　ＩＮＤＥＸレジスタ３０８及びＤＩＳ
Ｐレジスタ３０９はクリアされる。ＲＡＳεレジスタ３
０７゜ＩＮＤＥＸ　レジスタ３０８及びＤＩＳＰＩ、ジ
スタ３０９の値がアドレス加算器３０５で加算され、そ
の結果はＡＯＵＴレジスタ３０６に格納される。この動
作によって、ＡＳＰレジスタ３１１の内容がへ００丁レ
ジスタ３０６に転送される。同時にＡＳＰレジスタ３１
１は＋４インクリメントされる。更に、ＡＯ［ＪＴレジ
スタ３０６中の値は＾０バス３２３を介してＦＡレジス
タ３１．７に送られる。

ＦＡレジスタ３１７中にあるＡＳＰ値は第２デコーダ３
０４の出力の一部と共にＦコード２１５となる。

第８図に示す如く第２デコーダ３０４は、Ｄコード２１
２の中間デコード結果が入力されると、マイクロプログ
ラムのエントリアドレス及び種々の制ｊＢ情報を生成す
る。

また、Ｄコード２１２中の右レジスタ番号情報及び左レ
ジスタ番号情報は、それぞれ右レジスタ番号生成部５０
１及び左レジスタ番号生成部５０２に入力され、右しジ
スタ番号Ｒ１，左しジスク番号ＲＬが生成される。　　
ＰＯＰ命令の第２のステップコード（１２）では、右レ
ジスタ番号りのみが意味を有していてＳＤレジスタ５１
４を示す、右レジスタサイズ６はワードを示す。

この右レジスタ番号情報は、命令フォーマント中で指定
されるものではなく、このステップコード（１，−２）
生成時にＤステージ２０２で生成されたものである。

第２デコーダ３０４が出力する制御情報の中には、レジ
スタ番号制御情報とサイズ制御情報が含まれる。レジス
タ番号制ｆ：Ｊｌ信号は右レジスタ番号Ｒ，がソースレ
ジスタ番号Ｒ，に対応することを示す。またサイズ制御
信号は、右レジスタサイズｈがソースレジスタサイズｈ
に対応することを示す。

レノスタ番号制ｉ卸信号ＲＣ１，ＲＣ２，ＲＣ３，ＲＣ
４の中でＲＣＩのみがイネーブルとなり、ＮチャネルＴ
Ｇ６０１のみがＯＮシ、右レジスタ番号＋１．がソース
レジスタ番号Ｒ３として保持される。デスティネーンヨ
ンレジスタ番号Ｒｏは、ステップコード（１−１）で処
理時に保持した番号のままである。また、サイズ制御信
号ＳＣＩ、ＳＣ２，ＳＣ３，ＳＣ４の中でＳＣＩのみが
イネーブルとなり、ＮチャネルＴＧ７０１のみがＯＮＬ
、右レジスタサイズ６がソースレジスタサイズ６として
保持される。

このようにステップコード（＋−２）中では、ソースレ
ジスタ番号ＲｓはＳＤレジスタ３１４を示し、ソースレ
ジスタサイズ−３はワードを示す。

これらのマイクロプログラムのエントリアドレス及びレ
ジスタ番号等からＲコード２１．４が生成される。

このようにして生成されたＲコード２１４及びＦコード
２１５は同時にＦステージ２０４に送られる。

Ｒステージ２０６は、Ｒコード・Ｆコード有効信号がイ
ネーブルとなると、Ｒコード２１４を入力し、Ｒコード
２１４中に含まれるマイクロプログラムのエントリアド
レスにてマイクロＲＯＭ１０５をアクセスする。マイク
ロＲＯ旧０５の出力はデコードされ、レジスタ番号等と
共にＥコード２１６となる。このステップコード（１−
２）のソースレジスタ番号Ｒ８が示すレジスタはＳＤレ
ジスタ３１４であり、またソースレジスタサイズイ、は
ワードである。

ＯＦステージ２０７は、Ｒコード・Ｆコード有効信号が
イネーブルとなると、Ｆコード２１５を入力する。Ｆコ
ード２１５の一部であるＦＡレジスタ３＋７の値はこの
命令のＳＰ値である。そして、ＦＡレジスタ３１７の値
をアドレス値として、外部ハスインターフェース部１０
７を介してスタックトップに対してオペランドのブリフ
ェッチが行われる。このスタックトップに対するアクセ
スにおいて、ブリフェッチされた値は外部バスインター
フェース部１０７を介して本発明のデータ処理装置内に
読み込まれ、ＤＯババス２０上よりＳＤレジスタ３１４
に保持される。

Ｓロレジスタ３１４中の値はＳコード２１７の一部とし
てＥステージ２０５に送られる。

Ｅステージ２０５は、Ｅコード２１６及びＳコード２１
７を入力すると、Ａ＾レジスタ３１９の値をデスティネ
ーションアドレスとしてソースレジスタ番号Ｒ１が示す
レジスタ中の値を転送せよ、という処理が行われる。こ
の場合、ソースレジスタ番号Ｒ５が示すレジスタはＳＤ
レジスタ３１４である。従って、初めの２クロツク（ｌ
ステップ）でスタックトップからプリフェッチされたＳ
Ｄレジスタ３１４中の値は、Ｓｌバス３２５上からＡＬ
υ３１３へ送られ、演算されることなく００バス３２７
上からＤＯレジスタ３１５に転送される。

次の２クロツク（１ステツプ）でＤＯレジスタ３１５に
送られたデータは、ステップコード（１−１）の処理で
保持した＾Ａレジスタ３１９中の値をデスティネーショ
ンアドレスとして、外部バスインターフェース部１０７
を介して格納される。

Ｅステージ２０５において、基本的にＡＳＰ命令の第２
ステツプコード（１−２）は処理に４クロツク（２ステ
ツプ）を要する。しかし、データの演算と格納とはパイ
プライン化されているので、データの格納処理中に次の
命令の処理を始める場合もあり、この場合は処理に２ク
ロツク（ｌステップ）を要するのみである。

以上の如くして、ステップコード（１−２）はパイプラ
イン機構上を順次処理されていく。

本発明のデータ処理装置においては、第１０図ｆａｔに
示す如＜　　ｐｏｐ命令のステップコード（１−１）及
びステップコード（１−２）はパイプラインの各ステー
ジ上で順次処理されていく、従って、ＰＯＰ命令の処理
時における各ステージの負荷分散が十分に行（４，２）
　ｒデスティネーションがレジスタ指定時」アトレジ７
シングモードがレジスタ直接モードである場合、デステ
ィネーションが汎用レジスタになったことによりデステ
ィネーションオペランドに関する処理の簡略化が可能に
なる。

以下に、ＰＯＰ命令のアトレジ７シングモードがレジス
タ直接モードである場合に、デスティネーションオペラ
ンドに関する処理を如何に簡略化するかを詳細に説明す
る。

なお、ここでデスティネーションとなる汎用レジスタの
レジスタ番号はＲ３であるとする。従って、第３７図（
ｂｌの汎用レジスタ番号ＲｎはＲ１である。

先ず、ＩＦステージ２０１はＰＯＰ命令をメモリからフ
ェッチして命令キュー２１１に入力し、Ｄステージ２０
２に対してＰＯＰ命令の命令コード２１１を出力する。

Ｄステージ２０２は、ＩＦステージ２０１によってフェ
ッチされたＰＯＰ命令を、第１デコーダ３０３によりデ
コードする。

ＰＯＰ命令の命令コード２１１は第１デコーダ３０３に
入力され、デコードされてＰＯＰ命令の第１のステップ
コード（２−１）が生成される。デコード結果の一部は
内部状態信号として内部状態保持ラッチ４０１に保持さ
れる。

次のデコードのサイクルでは、内部状態保持ラッチ４０
１からの内部状態信号に応答して第１デコーダ３０３は
ＩＦステージ２０１からの命令コード２１１を取り込ま
ず、ＰＯＰ命令の第２のステップコード（２−２）を生
成する。この様にして、第９図ｔｂ）に示す如く２つの
ステップコードが生成される。

命令中にはソースオペランド指定部はないが、命令の機
能としてソースオペランドがスタックトップであること
が暗に示されている。本発明のデータ処理装置では、Ｐ
ＯＰ命令をデコードした段階で、ソースオペランドに関
する処理を予め行うためのステップコード（２−２）を
生成する。

Ｄステージ２０２から出力されるそれぞれのステップコ
ードはＡコード２１３とＤコード２１２とから構成され
ている。同一のステップコード中にあるＡコード２１３
とＤコード２１２とは同時にＡステージ２０３に送られ
る。　　ｐｏｐ命令から生成されたステップコードはＡ
ステージ２０３に対してステップコード（２−１＞、ス
テップコード（２−２）の順序で送られる。

以降のステージにおける処理は、各ステップコードに関
して説明する。

（４，２，１）　　ｒ　ＰＯＰ命令の第１ステツプコー
ド（２−１）の処理」 Ａステージ２０３はＡコード２１３とＤコード２１２と
を入力する。しかし、Ａコード２１３がＡステージ２０
３に入力されても、レジスタ直接モードであることから
アドレス計算の処理は行わない。

第８図に示す如く、第２デコーダ３０４はＤコード２１
２の中間デコード結果を入力すると、マイクロプログラ
ムのエントリアドレス及び種々の制御情報を生成する。

また、Ｄコード２１２中の右レジスタ番号情報及び左レ
ジスタ番号情報はそれぞれ右レジスタ番号生成部５０１
及び左レジスタ番号生成部５０２に入力され、右レジス
タ番号Ｒ１１及び左レジスタ番号ＲＬが生成される。　
　ｐｏｐ命令のステップコード（２−１）では、右レジ
スタ番号Ｒえのみが意味を有していて汎用レジスタファ
イル中にある汎用レジスタＲ１を示し、また右レジスタ
サイズｈはワードを示す。

第２デコーダ３０４が出力する制御情報には、レジスタ
番号制御悄仰とサイズ制御情報とが含まれている。レジ
スタ番号制御信号は、右レジスタ番号Ｒ８がデスティネ
ーションレジスタ番号Ｒ，に対応することを示す、また
、サイズ制御信号は、右レジスタサイズもがデスティネ
ーションレジスタサイズ−８に対応することを示す。

レジスタ番号制御信号ＲＣＩ、ＲＣ２，ｌ？Ｃ３，ＲＣ
Ｉの中でＲＣ３のみがイネーブルとなり、ＮチャネルＴ
Ｇ６０３のみがＯＮＬ、右レジスタ番号りがデスティネ
ーションレジスタ番号Ｒ，とじて保持される。また、サ
イズ制御信号ＳＣＩ、ＳＣ２，ＳＣ３，ＳＣ４の中でＳ
Ｃ３のみがイネーブルとなり、ＮチャネルＴＧ７０３の
みがＯＮＬ、右レジスタサイズＷ８がデスティネーショ
ンレジスタサイズもとして保持される。

以上の如く、ステップコード（２−１）中では、デステ
ィネーションレジスタ番号Ｒ０は汎用レジスタＲ４を示
し、またデスティネーションレジスタサイズ６はワード
を示す。

第２デコーダ３０４は、アドレッシングモードがレジス
タ直接アドレッシングであることから、Ｒコード・Ｆコ
ード有効信号をイネーブルにしない。

従って、Ｆステージ２０４はステップコード（２〜ｌ）
を入力しない、つまり、ステップコード（２−１）はＡ
ステージ２０３において消滅する。

デスティネーションレジスタ番号Ｒ，とデスティネーシ
ョンレジスタサイズ賀。はステップコード（２２）に渡
されるために保持され続ける。

もし、レジスタ直接モード以外のアドレッシングモード
であるならば、デスティネーションオペランドに関する
処理を行うステップコード（２−１）は、Ｅステージ２
０５においてデスティネーションアドレス値をＡ＾レジ
スタ２１９に退避するという処理を行う、しかし、レジ
スタ直接モードであるためその処理を行う必要がない、
従って、本発明のデータ処理装置においては、アドレッ
シングモードがレジスタ直接モードであるＰＯＰ命令を
処理する場合にはステップコード（２−１）を消滅させ
る。

（４，２，２）　　ｒ　ＰＯＰ命令の第２ステ、デコー
ド（２−２）の処理」 Ａステージ２０３はＡコード２１３とＤコード２１２と
を入力する。Ａコード２１３がＡステージ２０３に入力
されると、Ａステージ２０３ではＡコード２１３中の制
御信号の制御によりアドレス計算を行う。

Ａステージ２０３のスタックポインタであるＡＳＰレジ
スタ３１１からその値がＡバス３２２上に出力され、Ｂ
ＡＳＥレジスタ３０７に格納される。　ＩＮＤＥＸレジ
スタ３０８及び旧ＳＰレジスタ３０９はクリアされる。

ＢＡＳＥレジスタ３０７．　ＩＮＤＥＸレジスタ３０８
及びＤＩＳＰレジスタ３０９の値がアドレス加算器３０
５で加算され、その結果はＡＯＩＪＴレジスタ３０６に
格納される。この動作により、ＡＳＰレジスタ３１１の
内容がへ〇〇Ｔレジスタ３０６に転送される。同時にＡ
ＳＰレジスタ３１１は＋４インクリメントされる。更に
、ＡＯｔｌＴレジスタ３０６中の値はＡＯババス２３を
介してＦＡレジスク３１７に送られる。ＦＡレジスタ３
１．７中にあるａｓＰ（ａは第２デコーダ３０４の出力
の一部と共にＦコード２１５となる。

第８図に示す如く第２デコーダ３０４は、Ｄコード２１
２の中間デコード結果を入力すると、マイクロプログラ
ムのエントリアドレス及び種々の制御情報を生成する。

また、Ｄコード２１２中の右レジスタ番号情報及び左レ
ジスタ番号情報はそれぞれ右レジスタ番号生成部５０１
及び左レジスタ番号情報部５０２に入力され、右レジス
タ番号り及び左レジスタ番号１．が生成される。ＰＯＰ
命令のステップコード（２−２）では、右レジスタ番号
Ｒ６のみが意味を有していてＳＯレジスタ３１４を示す
、また、右レジスタサイズｈはワードを示す、このステ
ップコード（２−２）の右レジスタ番号情報は命令フォ
ーマント中で指定されるものではなく、このステップコ
ード（２−２）生成時にＤステージ２０２で生成された
ものである。

第２デコーダ３０４が出力する制御情報の中には、レジ
スタ番号制御情報とサイズ制御情報とが含まれる。レジ
スタ番号１ｔｉｌ制御信号は右レジスタ番号Ｒ＃がソー
スレジスタ番号Ｒ５に対応することを示し、サイズ制御
信号は右レジスタサイズｈがソースレジスタサイズ６に
対応することを示す。

レジスタ番号制御信号１？ｃｌ　、　ｌ？ｃ２．　ＲＣ
３，ＲＣ４の中でＲＣｌのみがイネーブルとなり、Ｎチ
ャネルＴＧ６０１のみがＯＮＬ、右レジスタ番号Ｒ１が
ソースレジスタ番号Ｒ８として保持される。デスティネ
ーションレジスタ番号札は、ステップコード（２−３）
で処理時に保持した番号のままである。また、サイズ制
御信号ＳＣＩ　、　ＳＣ２，ＳＣ３，ＳＣ４の中でＳＣ
Ｉのみがイネーブルとなり、ＮチャネルＴＧ７０１のみ
がＯＮシ、右レジスタサイズ６がソースレジスタサイズ
−３として保持される。デスティネーションレジスタサ
イズｊ１ｍは、ステップコード（２−１）で処理時に保
持したサイズのままである。

この様にステップコード（２−２）中では、デスティネ
ーションレジスタ番号Ｒ，は汎用レジスタＲ１を示し、
ソースレジスタ番号Ｒ８はＳＤレジスタ３！４を示し、
またデスティネーションレジスタサイズ−Ｄはワードを
示し、ソースレジスタサイズＵ、はワードを示す、従っ
て、ステップコード（２−１）の情報の一部をステップ
コード（２−２）に吸収したことになる。

また、レジスタ直接モード時は、第２デコーダ３０４で
はマイクロプログラムのエントリアドレスの下位１ピン
トが反転されて出力される。従って、デスティネーシッ
ンアドレスがレジスタである場合とそれ以外の場合とで
は、マイクロ命令での処理が異なる。

これらマイクロプログラムのエントリアドレス及びレジ
スタ番号等からＲコード２１４が生成される。

このようにして生成されたＲコード２１４及びＦコード
２１５は同時にＦステージ２０４に送られる。

Ｒステージ２０６は、Ｒコード・Ｆコード有効信号がイ
ネーブルとなると、Ｒコード２１４を入力してそれに含
まれるマイクロプログラムのエントリアドレスにてマイ
クロＲＯＭＩ（１５をアクセスする。マイクロｌ？０Ｍ
１０５の出力はデコードされ、レジスタ番号等と共にＥ
コード２１６となる。このステップコード（２−２）の
ソースレジスタ番号Ｒ３が示すレジスタはＳＤレジスタ
３１４であり、デスティネーションレジスタ番号Ｒ，が
示すレジスタは汎用レジスタＲ１である。また、ソース
レジスタサイズもとデスティネーションレジスタサイズ
ー。は共にワードである。

ＯＦステージ２０７は、Ｒコード・Ｆコード有効信号が
イネーブルになると、Ｆコード２１５を入力する。Ｆコ
ード２１５の一部であるＦＡレジスク３１７中の値はこ
の命令のＳＰ値である。　ＦＡレジスタ３１７中の値を
アドレスとして、外部バスインターフェース部１０７を
介し、スタックトップにオペランドのブリフェッチを行
う、このスタックトップに対するアクセスによって、ブ
リフェッチした値は外部バスインターフェース部１０７
を介して本発明のデータ処理装置内に読み込まれ、ＤＯ
ババス２０上よりＳＤレジスタ３１４に保持される。Ｓ
Ｄレジスタ３１４中の値はＳコード２１７の一部として
Ｅステージ２０５に送られる。

Ｅステージ２０５がＥコード２１６とＳコード２１７と
を入力すると、ソースレジスタ番号Ｐ、が示ずレジスタ
中の値をデスティネーションレジスタ番号Ｒ，が示すレ
ジスタに転送せよ、という処理が行われる。

この場合、デスティネーション１／ジスタ番号Ｒ８が示
すレジスタは汎用レジスタしてあり、ソースレジスタ番
号Ｒｇが示すレジスタはＳＤレジスタ３１４である。よ
って、スタックトップからブリフェッチしたＳＯレジス
タ３１４中の値はＳｌバス３２５上からＡＬＵ３１３へ
送られ、演算されることなくＤＯババス２７上から汎用
レジスタＲ５に転送される。

以上の如く、ステップコード（２−２）はパイプライン
機構上を順次処理されていく。

本発明のデータ処理’ＪＡＷにおいては、パイプライン
機構上で待ち状態のない場合は、第１Ｏ図ｆｂｌに示す
如（ＰＯＰ命令のステップコード（２−１）及びステッ
プコード（２−２）はパイプラインの各ステージ上で順
次処理されていく、この間に、Ａステージ２０３におい
てステップコード（２−１））ま消滅し、必要な情報の
みがステップコード（２−２）に吸収され第１０図（ａ
ｌ及びｆｂｌに示す如く、パイプライン機構上で待ち状
態のない状態で、ＰＯＰ命令のステップコードの１つが
吸収処理される場合とステップコードが吸収されない場
合とでは、Ｅステージ２０５でのデータの格納動作を除
くと、処理に要するステップ数は同じである。

ここで、ＰＯＰ命令の１つ前の命令のステップコード（
４−１）がＥステージ２０５において処理に３ステツプ
要するため、ＰＯＰ命令のステップコードがＦステージ
２０４において２ステップ待ち状態になった場合につい
て考える。

第１Ｏ図（Ｃ１はＰＯＰ命令のステップコードが吸収さ
れない場合を示し、第１Ｏ図（ｄ＋はＰＯＰ命令のステ
ップコードの１つが吸収される場合を示している。

第１Ｏ図ｆｄ＋から理解される如く、ステップコード（
２−１＞が吸収されたことによりＥステージ２０５にお
いて処理すべきステップコードの数が城少し、結果とし
て処理全体に要するステップ数が減少する。

このように、不必要なステップコード（２−１）をパイ
プライン機構上で吸収してしまうということは、パイプ
ライン機構上で待ち状態が生した場合に、処理に必要な
ステップ数が減少する可能性が大いにあり、データ処理
装置の処理速度は改善される。

［発明の効果１ 以上に詳述した如く、本発明のデータ処理装置によれば
、ＰＯＰ命令が暗に示しているソースオペランドに関す
る処理単位が生成され、その処理単位がパイプライン処
理されるので、ＰＯＰ命令処理時に非常に均衡のとれた
パイプライン処理が可能となり、全体としての処理速度
の向上が実現される。

また、レジスタ直接アドレンンングモードであるＰＯＰ
命令の処理に際して実行ステージで行う必要のない処理
の処理単位を消滅させる様に構成したので、パイプライ
ン機構上で待ち状態が生した場合はレジスタ直接モード
であるＰ叶命令の実行時に要する処理ステップ数が減少
し、その処理に対する実行ステージの占有時間が削減さ
れ、データ処理装置の処理速度の向上が可能になる。

【図面の簡単な説明】

第１図は本発明のデータ処理装置の構成を示すブロック
図、第２図は本発明のデータ処理装置のパイプラインｉ
能の構成を示すブロック図、第３図は本発明のデータ処
理装置の更に詳しい構成を示すブロック図、第４図は本
発明のデータ処理装置のデコード（０）ステージの構成
を示すブロック図、第５図は本発明のデータ処理装置の
オペランドアドレス計算（Ａ）ステージで命令テコ−１
′部に含まれる部分の構成を示すプロ、り図、第６図は
第５図におけるレジスタ番号生成部の構成を示す回路図
、第７図は第５図におけるサイズ生成部の構成を示す回
路図、第８図は第５図における第２デコーダの出力であ
るＲコード・Ｆコード有効信号、レジスタ番号制？１１
信号及びサイズ制御Ｔｇ信号のω 内容を示す、（、第９図ｆａｔ、　（ｂｌはパイプライ
ン機構上におけるＰＯＰ命令の処理シーケンスを示すフ
ローチャート、第１０図（ａｌ、　ｉｂｌ、　（ｃｌ、
　（（１１は、ｐｏｐ命令のＤステージ以降のステージ
におけるステップコードの処理の流れを示す模式図、第
１１図は従来のデータ処理装置におけるパイプライン機
構の構成を示すブロック図、第１２図は本発明のデータ
処理装置の命令フォーマットの代表的な形式を示す模式
図、第１３図はメモリーレジスタ間演算命令の短縮形フ
ォーマントを示す模式図、第１４図はレジスターレジス
タ間演算命令の短縮形フォーマットを示す模式図、第１
５図はリテラル−メモリ間演算命令の短縮形フォーマッ
トを示す模式図、第１６図は即値〜メそり間演算命令の
短縮形フォーマットを示す模式図、第１７図はｌオペラ
ンド命令の一船形フオーマットを示す模式図、第１８図
は２オペランド命令の第１オペランドがメモリ読み出し
を必要とする命令の一船形フオーマットを示す模式図、
第１９図は２オペランド命令の第１オペランドが８ビツ
ト即値の命令である一船形フオーマットを示す模式図、
第２０図は２オペランド命令の第１オペランドがアドレ
ス計算のみの命令である一船形フオーマットを示す模式
図、第２１図はショートブランチの命令フォーマットを
示す模式図、第２２図はアドレシッシングモード指定部
がレジスタ直接モードであるフォーマットを示す模式図
、第２３図はアトレジ７シングモード指定部がレジスタ
間接モードであるフォーマントを示す模式図、第２４図
はアドレシンシングモード指定部がレジスタ相対間接モ
ードであるフォーマットを示す模式図、第２５図はアド
レシンシングモード指定部が即値モードであるフォーマ
ットを示す模式図、第２６図はアドレッシングモード指
定部が絶対モードであるフォーマットを示す模式図、第
２７図はアドレシッシングモード指定部がＰＣ相対間接
モードであるフォーマットを示す模式図、第２８図はア
ドレシッシングモード指定部がスタンクボップモードで
あるフォーマットを示す模式図、第２９図はアドレッシ
ングモード指定部がスタックブツシュモードであるフォ
ーマットを示す模式図、第３０図はレジスタペース多段
間接モードのフォーマントを示す模式図、第３１図はＰ
Ｃベース多段間接モードのフォーマントを示す模式図、
第３２図は絶対ベース多段間接モードのフォーマットを
示す模式図、第３３図は１段の多段間接モードのフォー
マント中のディスプレースメントＩＩｔの加算、インデ
ックスイ直のスケーリングと加算、メモリの間接参照の
指定フィールドを示す模式図、第３４図は多段間接モー
ドが継続か否かのバリエーションを示す模式図、第３５
図はディスプレースメントＩ戸のサイズのバリエーショ
ンを示す模式図、第３６図は本発明のデータ処理装置の
基本的命令フォーマントを示す模式図、第３７図（８）
、（ｂｌはＰＯＰ命令の命令フォー７７トを示す模式図
である。 ２０１・・・命令フェッチステージ　２０２・・・メモ
リデコードステージ　２０３・・・オペランドアドレス
計算ステージ　２０４・・・オペランドフエンチステー
ジ２０５・・・実行ステージ　２１１・・・命令コード
　２１２・・・Ｄコード　２１３・・・Ａコード　３０
３・・・第１７コーダ３０４・・・第２デコーダ なお、各図中同一符号は同−又は相当部分を示す。 用 図

Claims (1)

1. 【特許請求の範囲】 １、命令をデコードする第１のステージと前記第１のス
   テージに引き続いて処理を行う第２のステージを含む複
   数のステージとにより命令をパイプライン処理する機構
   を備え、メモリ上の所定領域から読出した第１のオペラ
   ンドの値を任意に指定可能な第２のオペランドに書込む
   ポップ命令を有するデータ処理装置において、 前記第１のステージに前記ポップ命令が入力された場合
   にこれをデコードして、前記第２のオペランドを処理す
   るための情報を含む第１の単位処理コードと、前記第１
   のオペランドを処理するための情報を含む第２の単位処
   理コードとを生成し、前記第２のステージへ出力するデ
   コード手段を備えたことを特徴とするデータ処理装置。 ２、命令をデコードする第１のステージと前記第１のス
   テージに引き続いて処理を行う第２のステージと前記第
   ２のステージに引き続いて処理を行う第３のステージを
   含む複数のステージとにより命令をパイプライン処理す
   る機構を備え、メモリ上の所定領域から読出した第１の
   オペランドの値を任意に指定可能な第２のオペランドに
   書込むポップ命令を有するデータ処理装置において、 前記第１のステージに前記ポップ命令が入力された場合
   にこれをデコードして、前記第２のオペランドを処理す
   るための情報を含む第１の単位処理コードと、前記第１
   のオペランドを処理するための情報を含む第２の単位処
   理コードとを生成し、前記第２のステージへ出力する第
   １のデコード手段と、 前記第２のオペランドが特定のレジスタである場合に、
   前記第２のステージに入力された前記第１及び第２の単
   位処理コードを処理して１つの単位処理コードを生成し
   、前記第３のステージへ出力する第２のデコード手段を
   備えたことを特徴とするデータ処理装置。