JPH01177127A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は命令をパイプライン制御方式によって次々と処
理することを特徴とする情報処理装置において、パイプ
、ラインの乱れを少なくすることにより、さらに高速な
処理を実現する情報処理装置に関する。

［従来技術］ パイプライン制御方式においては、命令の処理を複数の
ステージに分け、各ステージをオーバラップさせながら
実行していく。第２図（１）は従来のパイプライン制御
方式の処理を示したものである。ここで、Ｄは命令語の
解読を行うステージ、Ａはオペランドの実効アドレスを
計算するステージ、Ｂはオペランドを記憶装置から読出
すステージ、Ｌは記憶装置から読出したオペランドをオ
ペランドバッファレジスタに転送するステージ、Ｅは命
令個有の演算を実行するステージである。Ａステージで
行う実行アドレスの計算は、命令のインデクスパートお
よびベースパートで指定した汎用レジスタの内容と命令
の一部であるディスプレイメントの値とを加算すること
によって行う。

パイプライン制御方式においては、１つの命令のＤステ
ージが終了すると該命令のＡステージが開始され、それ
と同時に後続命令のＤステージが開始され、次々と複数
の命令がオーバラップしながら処理されていく。

第２図（１）に示したのは、命令１１が演算結果を格納
することによって変更する汎用レジスタの内容を直後の
命令■２がインデクスあるいはベースレジスタとして実
効アドレス生成に使用する場合において、高速化手段を
用いない場合の命令処理の流れである。この時、命令■
１の演算ステージ（Ｅステージ）が終了し、演算結果が
汎用レジスタに格納された後、命令工２の実効アドレス
生成ステージ（Ａステージ）が開始されるため、図のよ
うに３サイクルのオーバヘッドを生じてしまう。このよ
うに、オペランドの実効アドレスを生成する時に使用す
る汎用レジスタの内容を先行する命令が変更した場合を
アドレスコンフリクトと呼び、従来よりいくつかの高速
化方式が考案されている。

特公昭５６−４６１７０号に記載されている方法では、
汎用レジスタを変更する命令のうち、オペランドとして
・指定された記憶装置上のデータをその時汎用レジスタ
に格納する命令（以下、Ｌ系合金を略す）においてのみ
高速化を図っている。

すなわち記憶装置から読出したオペランドバッファに転
送する際、同一オペランドをアドレス生成分レジスタに
も転送することにより汎用レジスタを経由しないので、
第２図（２）に示した通すオーバヘッドを２サイクルに
低減している。

一方特願昭６１−１９１８４１　ｒ先行制御方式」に示
されている方法は、アドレスコンフリクトを生じている
後続命令に条件を付すことによって高速化を図っている
。すなわち、先行する命令で変更されている汎用レジス
タが後続命令のインデクスレジスタとして指定されてい
る場合には、残りのベースレジスタおよびディスプレー
スメント値が共にゼロである場合に限り、また、先行命
令で変更されている汎用レジスタが後続命令の・ベース
レジスタとして指定されている場合には、インデクスレ
ジスタおよびディスプレースメント値が共にゼロの場合
に限り、記憶装置から読出したオペランドを直接記憶装
置参照用アドレスレジスタに転送することにより、第２
図（３）に示した通りオーバヘッドを１サイクルに低減
している。

［発明が解決しようとする課題］ 上記２つの従来技術においては、高速化を図るために条
件を付している。

すなわち、第一に示した例ではＬ系合金に対してのみ高
速化を図っており、加算命令や減算命令がアドレスコン
フリットを生じている場合には高速化されない。

また、第二に示した例では、インデクスレジスタとディ
スプレースメントあるいは、ベースレジスタとディスプ
レースメントが共にゼロである場合にのみ高速化される
。つまり、インデクスレジスタとベースレジスタを両方
共アドレス生成に使用する場合にはその効果を発揮する
ことができない。また、汎用レジスタの内容を変更する
命令が加減算命令の場合、演算器を経由することが必要
なのでオーバヘッドが１サイクル増えてしまう。

本発明は、Ｌ系合金のみならず加減算命令も高速化の対
象とし、かつインデクスレジスタやベースレジスタに何
ら条件を付すことなく高速化を実現する方法を提供する
ものである。

［課題を解決するための手段］ 上記目的を達成するために、本発明による情報処理装置
では、命令で指定されたインデクスレジスタの内容とベ
ースレジスタの内容とディスプレースメントの値とから
実効アドレスを生成する従来の３人カアドレス加算器の
加算結果を保持するレジスタと、該レジスタの値と記憶
装置から読出したデータとを入力とする演算手段を新た
に備え。

そして先行する命令が変更するレジスタの内容を後続命
令がアドレス生成に使用するというコンフリフトが存在
することを検出する手段と、上記コンフリクトを検出し
た時、上記３人カアドレス加算器においては変更の終了
していないレジスタの内容をゼロとみなしてアドレス加
算を行わせしむる手段と、先行命令が記憶装置から読出
したデータが上記新設した演算手段に入力されたことを
認識して、記憶装置に対する参照アドレスとして、送出
する手段を有するところに特徴がある。

［作用コ 先行命令が変更するレジスタの内容を後続命令がアドレ
ス生成に使用することを検出する回路は、検出結果によ
って該変更されているレジスタの読出しデータをゼロと
することにより、３人カアドレス加算器においてアドレ
ス加算の中間結果を出力せしめる。３人カアドレス加算
器の出力を保持するレジスタは、上記中間結果を先行命
令による記憶装置からのオペランド読出しまで保持し、
新設した演算手段において両者の演算を行わせる。

［実施例］ 以下、本発明の一実施例を第１図〜第５図を用いて説明
する。

第１図は本発明による情報処理装置の全体構成を示した
ものであり、第３図は本発明で高速化することが可能な
命令列の一例を示したものである。

まず、第３図（１）で示した命令列の処理について、第
１図を用いて全体の流れを説明する。第３図（１）で示
した命令列においては、先行する命令１１がＬ命令であ
り、汎用レジスタの３番を変更する。一方後続命令Ｉ２
は加算命令（Ａｄｄ）であり、その記憶装置上のオペラ
ンドの実効アドレスを計算する際に汎用レジスタ１番を
ベースレジスタとして必要としている。このため、命令
Ｉ。

と工２は汎用レジスタ３番に関してアドレスコンフリク
トを生じており、命令■２のアドレスの計算は命令工、
のオペランド読出しの終了を待つことが必要である。

第１図において、第３図（１）の命令列が入力されると
、まず命令レジスタ１にＬ命令がセットされる。制御回
路ＣＴＬ３は命令レジスタ１にセットされた命令がＬ命
令であることを認識し、該命令が命令のＲ１パートで指
定した汎用レジスタすなわち３番の内容を変更すること
を記憶すると共に、該命令の記憶装置上のオペランドの
アドレス生成にインデクスレジスタおよびベースレジス
タとして汎用レジスタ４番、８番をそれぞれ指定したこ
とを解釈し、かつ汎用レジスタ４番、８番が、先行する
いかなる命令ともアドレスコンフリクトを生じていない
（すなわち、汎用レジスタ４番、８番の内容を使用した
アドレス加算が実行可能である）ことを判断すると、ア
ドレス加算器７におけるアドレス加算を実行する。この
場合信号線２２にはインデクスレジスタ番号４が送出さ
れ、信号線２３にはベースレジスタ番号８が送出される
。この結果汎用レジスタ群２からそれぞれの読出しアド
レスに対応した汎用レジスタの内容すなわち、４番と８
番の内容が信号線２４．２５にそれぞれ送出され、３人
カアドレス加算器７のインデクス入力レジスタ４とペー
ス入力レジスタ５にそれぞれセットされる。この時信号
線２６．２７は、インデクス入力レジスタ４．ベース入
力レジスタ５への入力データとして汎用レジスタから読
出しデータである、信号線２４．２５上のデータを選択
するよう制御されているものとする。（信号線３５を選
択する場合の制御については前述の特願昭６１−１９１
８４１号に記載されており、本発明の特徴ではないので
説明を省略する。）−方、ディスプレースメント入力レ
ジスタ６には、命令の一部であ５るディスプレースメン
ト部が、命令レジスタ１から直接入力される。この結果
３人カアドレス加算器７において加算を行い、Ｌ命令の
アドレスを算出することができる。算出されたアドレス
は、記憶装置内のアドレスレジスタ１１にセットされる
。この時、該り命令は先行命令とのコンフリクトを生じ
ていないため、セレク１−信号３２は３人カアドレス加
算器７の出力データを選択するものとする。アドレスレ
ジスタ１１にセットされたアドレスを利用して記憶装置
１２を参照し、Ｌ命令のオペランドを読出し、読出した
データをデータレジスタ１３にセットする。位置合わせ
回路１４は、読出したデータから必要な部分を切出し、
演算に好適なように位置合わせを行う回路であり信号線
４２によって制御される。データレジスタ１３にセット
したデータは、位置合わせ回路１４を経てオペランドバ
ッファレジスタ１５にセットされ、演算器１６に入力さ
れる。演算器１６は命令の種類に応じて信号線４３の制
御を受けるがＬ命令は演算を必要としないため、読出し
データをそのまま演算器１６を素通りし、信号線３６を
経て汎用レジスタ群２に送られ、命令のＲ１パートで指
定した番号の汎用レジスタ３番に格納される。

一方、後続命令である加算命令は、先行命令であるＬ命
令に対するアドレス生成の準備が整った時点、すなわち
、インデクス入力レジスタ４、ベース入力レジスタ５、
ディスプレースメント入力レジスタ６にそれぞれのデー
タがセットされた時点で命令レジスタ１に切出される。

この時、制御回路３において、該命令が記憶装置上のオ
ペランドのアドレス生成において汎用レジスタ３番と１
番の読出しを必要としていることを解読し、かつ。

汎用レジスタ３番を先行命令であるＬ命令が変更してい
ることを認識する。前述の特願昭６１−１９１８４１号
にて示された方法では、このようなケースを高速処理す
ることができない。なぜならば、後続命令である加算命
令の、先行命令とコンフリクトを生じていないベースレ
ジスタの番号が０でないからである。しかるに本発明に
よれば、次のような手法、によって高速化を実現するこ
とができる。

制御回路３によって命令レジスタ１に切出した命令（加
算命令）が、先行するＬ命令とアドレスコンフリクトを
生じていることを認識すると、コンフリクトを生じてい
る汎用レジスタ番号、すなわちこの場合インデクスレジ
スタとして指定されている汎用レジスタ３番の内容をＯ
とみなしてアドレス加算を終了する。この結果信号線３
３にはベースレジスタとして指定された汎用レジスタ番
号１の内容とディスプレースメントの値だけを加えた結
果が出力される。すなわち、従来技術で示した特公昭５
６−４６１７０号で示されたように３人カアドレス加算
器７で先行命令をオペランドの到着を待つのではなく、
その前に不完全なアドレス値を算出し、出力してしまう
訳である。信号線３３に出力された不完全アドレスは、
先行命令のオペランド読出し終了を待ち合わせるために
本発明により設けたレジスタ８にセットされる。−方、
先行するＬ命令によって記憶装置から読出されたオペラ
ンドは、演算処理を必要としないためオペランドバッフ
ァレジスタ１５に転送それると同時に信号線３５によっ
て本発明による演算手段１０に入力することができる。

この時、制御信号２９は信号線３５を選択することを指
示する。この結果、演算手段１０において、レジスタ８
に格納されていたデータと記憶装置から読出した先行命
令のオペランドデータを加算することができ、加算命令
のオペランドアドレスを不完全なものから完全なものと
して信号線３４に出力することができる。また、制御回
路３では、記憶装置からオペランド読出し終了を信号線
３７によって認識すると、制御信号線３２により、アド
レスレジスタ１１の入力として演算手段１０の出力であ
る信号線１４とセレクトするよう指示する。このように
して後続命令である加算命令のアドレスを算出してアド
レスレジスタ１１にセットすることができ、以下り命令
の場合と同様にしてオペランドを読出す。但し、加算命
令の場合にはＬ命令と異なり、演算器１６にて命令のＲ
１パートで指定した汎用レジスタの内容を、記憶装置か
ら読出したオペランドとの加算を行い、その結果を汎用
レジスタ群２内のＲ１で指定された番号５のレジスタに
格納する。

第３図（１）で示した命令列を処理するためには、従来
技術による高速化によっても第２図（２）あるいは第３
図（４）に示す如く２サイクルのオーバヘッドを生じて
いたが、これを本発明では第２図（３）に示す如く１サ
イクルのオーバヘッドに抑えることができる。

次に第４図に参照して制御回路３の詳細を述べる。第４
図において、レジスタ１０１は命令の命令コードを、レ
ジスタ１０２は命令のＲ１パートをそれぞれ保持するも
のである。また、デコーダ１０３は現在命令レジスタ１
にセットされている命令の命令コードを解読するもので
あり、一方デコーダ１０４は１つ前の命令の命令コード
を解読するものである。比較回路１０５，１０６はそれ
ぞれ４ビツトの比較を行う回路で、１つ前の命令のＲ１
パートすなわち、１つ前の命令が変更する汎用レジスタ
番号と、現在命令レジスタ１に切出されている命令のイ
ンデクスパートで指定されている汎用レジスタ番号およ
び、ベースパートで指定されている汎用レジスタ番号と
を比較し、一致しているか否かを判定するものである。

Ｌ命令が命令レジスタに切出されると、その命令コード
がレジスタ１０１に、そしてＲ１パートで指定した汎用
レジスタ番号がレジスタ１０２にそれぞれセットされる
。続いてＡ命令が命令レジスタ１に切出されると、まず
デコーダ１０３によって解読し、該命令が記憶装置上の
オペランドのアドレスを計算する際に、インデクスパー
トで指定した汎用レジスタの値と、ベースパートで指定
した汎用レジスタの値とを必要とすることを認識する。

その結果信吾線１３５，１３６をそれぞれセットする。

一方、先行命令はＬ命令であるため、命令コードを保持
したレジスタ１０１の内容をデコーダ１０４によって解
読することにより、Ｌ命令であることを示す信号線１３
７がセットされる。

そして、比較回路１０５，１０６によって、Ａ命令がア
ドレス計算のために読出そうとする汎用レジスタ番号と
、先行命令であるし命令が変更する汎用レジスタ番号と
を比較し、両者の間にコンフリクトが存在するか否かを
チエツクする。この時。

Ａ命令のインデクスレジスタ番号は信号ｌｌｌＡ１３２
によって比較回路１０５に入力され、ベースレジスタ番
号は信号線１３３によって比較回路１０６に入力される
。一方り命令が変更する汎用レジスタ番号は命令のＲ１
パートで指定されるのでレジスタ１０２に保持されてお
り、ここから２つの比較回路１０５，１０６に入力され
る。比較の結果、汎用レジスタ番号が一致すれば、Ｌ命
令とＡ命令の間にアドレスコンフリクトが生じていると
いうことを信号線１４２および１４３をセットすること
によって示す。以上のデコード結果および比較結果を利
用して、次のような制御によってコンフリクト時の高速
化を実現する。

ＡＮＤゲート１０８は、先行命令がＬ命令であり、かつ
後続命令がオペランドのアドレス計算にインデクスパー
トで指定した汎用レジスタの内容を必要とし、さらにＬ
命令が変更する汎用レジスタの番号とインデクスレジス
タの番号が一致した時に出力信号２６をセットするもの
である。この時コンフリクトを生じているインデクスレ
ジスタの内容すなわちＬ命令が変更しようとしている値
を除いてＡ命令のアドレス計算を行うために、信号線２
６により第１図のインデクス入力レジスタ４への入力デ
ータがゼロとなるようセレクタを制御する。この結果、
３人カアドレス加算器７では、ベースレジスタの内容と
ディスプレースメントとが加算される。同様にＡＮＤゲ
ート１０９は、先行命令がＬ命令であり、かつ後続命令
がベースパートで指定した汎用レジスタの内容をアドレ
ス計算に必要とし、さらにＬ命令が変更する汎用レジス
タの番号とベースレジスタの番号が一致した時に出力信
号２７をセットする。この時、３人カアドレス加算器７
においてインデクスレジスタの内容をディスプレースメ
ントの値のみを加算するように、ベース入力レジスタ５
にゼロをセットするべく信号、１１２７で制御する。第
３図（１）の命令列においてはＡＮＤゲート１０８の出
力信号２６がセットされる。

ＡＮＤゲート１０８，１０９少なくともどちらかが出力
信号とセットすると、ＯＲゲート１１６を駆動し、その
出力がラッチ１１７にセットされる。ラッチ１１７はタ
イミングを合わせるためのものであり、その出力信号３
１により、第１図において、３人カアドレス加算器７の
出力データがレジスタ８にセットされる。レジスタ８は
、上述の通り、３人カアドレス加算器から出力された、
インデクスレジスタの内容あるいはベースレジスタの内
容を除いた不完全なアドレス値を保持し、先行命令であ
るＬ命令のオペランド読出し終了を持って、読出したオ
ペランドデータとの加算を可能せしむるものである。

このように、先行命令とのアドレスコンフリクトを検出
した時に、コンフリクトを生じているレジスタの３人力
加算器への入力データをゼロにするべく論理ゲート１０
８，１０９を設けたことが本発明の大きな特徴の１つで
ある。

さて、先行命令であるＬ命令のオペランド読出しの終了
が記憶装置１２から信号線３７により通知されると、第
３図のゲート１１８が駆動され、信号線２９が動作して
演算手段１０の入力データとして信号線３５を選択する
。その結果、演算手段１０によって完全アドレスが算出
され、その加算結果をやはり信号線３２の制御により選
択してアドレスレジスタ１１にセットする。

次に第２の例として、第３図（２）で示した命令列を実
行した場合の、本発明の高速化手法について述べる。今
回の命令列は先行命令がＡ命令であり、該Ａ命令が変更
する汎用レジスタを後続のＬ命令がインデクスレジスタ
として使用するものである。

先行命令であるＡ命令のデコード終了後、後続命令であ
るし命令が命令レジスタ１にセットされた時、第４図の
制御回路は次の動作を行う。

まず命令レジスタ１にセットされた命令の命令コードを
デコーダ１０３で解読し、該命令がアドレス計算を行う
ためにインデクスレジスタとベースレジスタを必、要と
することを認識して信号線１３５と１３６をセットする
。一方、レジスタ１０１に保持されている先行命令の命
令コードをデコーダ１０４にて解読し、該命令がＡ命令
であることを認識すると信号線１３８をセットする。

さらに、比較回路１０５，１０６によってＬ命令の指定
するインデクスレジスタ番号およびベースレジスタ番号
と、レジスタ１０２に保持されている先行命令であるＡ
命令のＲ１パート、すなわち、Ａ命令が変更する汎用レ
ジスタ番号とを比較する。

その結果番号が一致すれば、それぞれ信号１１４２．１
４３をセットする。第３図（２）の命令列の場合、Ａ命
令のＲ１パートとＬ命令のインデクスレジスタが共に汎
用レジスタ３番を指定しているため、比較回路１０５の
出力信号１４２がセットされる。先行する汎用レジスタ
変更命令がＡ命令の場合には、後続のＬ命令のオペラン
ドアドレス計算を行うために、まず汎用レジスタ番号３
の内容をＡ命令が指定する記憶装置上の第２オペランド
の値を加算し、さらにＬ命令がベースレジスタとして指
定している汎用レジスタ番号１の内容およびディスプレ
ースメント値を加えることが必要である。これを式で表
わすとＣ（ＧＰＲ３）＋Ｃ（ＯＦ２）＋Ｃ（ＧＰＲＩ）
＋Ｄとなる。ここでＣ（）はカッコ内で示された汎用レ
ジスタの内容あるいは記憶装置上のオペランドデータの
値をここで、Ａ命令の第２オペランドデータはまだ記憶
装置から読出されていない訳であるから、残りのデータ
を用いてアドレスの中間加算結果を求めることを考える
。すなわち、まずＡ命令によって変更される前の汎用レ
ジスタ番号３の内容を利用してＣ（ＧＰＲ３）＋Ｃ（Ｇ
ＰＲＩ）＋Ｄという３つのデータの加算を行い、Ａ命令
の第２オペランドが記憶装置から読出された時に再度加
算を行う訳である。これを実現するためには、まず３人
カアドレス加算器７においてはＬ命令のオペランドアド
レスの計算を通常通り行えば良い。すなわち、インデク
スパートで指定された３番の汎用レジスタおよびペース
パートで指定された１番の汎用レジスタの内容をそれぞ
れ読出し、ディスプレースメントの、値と加算すれば良
い訳である。先行命令がＬ命令の場合（第３図（１））
には、コンフリクトを生じたインデクスレジスタあるい
はベースレジスタの値をゼロにする必要があったが、Ａ
命令ではその動作は不要である。それゆえ、先行するＡ
命令とコンフリクトを生じていることを認識する制御論
理としてＡＮＤゲート１１０゜１１１を設けている。Ａ
ＮＤゲート１１０は、命令レジスタ１に切出された命令
が先行するＡ命令とインデクスレジスタに関してコンフ
リクトを生じている時に駆動され、ＡＮＤゲート１１１
はベースレジスタに関してコンフリクトを生じている時
に駆動される。両ＡＮＤゲートの出力は、３人カアドレ
ス加算器の入力データ制御には利用される訳ではなく、
ＯＲゲート１１６を経てラッチ１１７にセットされ、信
号線３１によって３人力アドレス加算器７の出力結果を
レジスタ８にセットするために利用される。すなわちア
ドレス加算器７における加算は、コンフリクトが生じて
いない場合と全く同様に行う。これ以後の動作は第３図
（１）の命令列の場合と同じで、先行するＡ命令のオペ
ランド読出しが終了した時点で、読出しデータを信号線
３５を経由して演算手段１０に入力し、レジスタ８に保
持している不完全アドレスとの加算を行う。一方Ａ命令
のオペランド読出しの終了が信号線３７によって制御回
路３に伝えられるとＡＮＤゲート１１８を経て信号線２
９をセットし、アドレスレジスタ１１にＬ命令のオペラ
ンドアドレスをセットする。こうしてＬ命令の記憶装置
上のオペランドの読出しが可能となる。

この結果、先行するＡ命令との間にアドレスコンフリク
トがある場合でも第２図（３）に示した如く後続命令の
処理の高速化を図ることができる。

この時制御構造上大きな役割を果しているのが第４図１
１０，１１１のＡＮＤゲートである。この２つのゲート
をＬ命令用のＡＮＤゲート１０８゜１０９とは別に設け
ることによって、先行命令がＡ命令の場合もし命令の場
合と同様に高速処理することが可能となった。

次に、第３の例として第３図（３）に示したように、半
語オペランドを扱う汎用レジスタ変更命令が先行命令と
なった場合を第５図を用いて説明する。

第５図の特徴は記憶装置からの読出しデータを演算手段
１０に入力する際、論理回路３０９を経由するところに
ある。それ以外の部分は第１図と同じである。これまで
説明に利用してきたＬ命令およびＡ命令は、共にオペラ
ンドとして４バイト長のデータを扱う命令であり、記憶
装置から読出すデータや加算も全て４バイトであった。

しかるに第３図（３）に示したＬＨ命令は、記憶装置上
の２バイト長のデータを読出し、Ｒ１バードで指定され
た４バイト幅の汎用レジスタに格納する命令で、この時
記憶装置から読出した２バイトデータの先頭ビットを符
号ビットとみなし、符号ビットの値を上位の２バイトに
拡張することにより、４バイトのデータとする。すなわ
ち、第６図（２）に示した如く２バイトデータの先頭ビ
ットが０ならば上位２バイトにはＯを埋め込み、　１１
′ならば′１″を埋め込む訳である。

さて第３図（３）の命令列において、ＬＨ命令のデコー
ドおよびオペランドアドレスの計算をオペランドの読出
しは第３図（１）で示したし命令と全く同様に処理され
る。そして後続命令であるＡ命令が命令レジスタ１に設
定されると、Ｌ命令の場合と同様、第４図のＡＮＤゲー
１−１０８によってインデクスレジスタに対するコンフ
リクトを認識し、ＬＨ命令のオペランドアドレス計算に
おけるインデクスレジスタの入力データをゼロとする。

そして不完全なアドレス加算結果を第５図レジスタ８に
保守して、ＬＨ命令のオペランドの読出し終了を持つ訳
である。ＬＨ命令のオペランドが読出された時、演算手
段１０でＡ命令のオペランドアドレスを求めるが、この
時２バイトのオペランドデータを４バイトに符号拡張す
ることが必要である。この機能を果たすのが第５図の論
理回路３０９で、その構造を第７図に示す。ＬＨ命令で
は読出した２バイト長のオペランドは、アライナ１４に
よって４バイトのデータバスの右端に整列させるものと
すると、Ｌ命令のような４バイトオペランドの命令では
、データ線３８上のデータがそのままデータ線２００に
出方されるが、ＬＨ命令の場合には、制御線１４９が働
くことによって上位２バイトのデータとしてビット１６
すなわち２バイトオペランドの符号ビットを選択し、荷
量拡張を行う。符号を拡張されたデータはそのままデー
タ線２００，２０１を経てデータ線３９に出力され、演
算手段１０への入力となる。このようにして、先行命令
がＬＨ命令の場合にも後続命令であるＡ命令のアドレス
を正しく求めることができる。この時制御線１４９は、
第４図において、先行する命令がＬＨ命令であることを
デコードした信号線１４０と、先行する命令のＲ１のレ
ジス夕番号と後続命令（いまの場合Ａ命令）のインデク
スレジスタ番あるいはベースレジスタ番号が一致したこ
とを示すＯＲゲー１−１１２の出力信号１４６とをＡＮ
Ｄすることによって生成される。

このように第７図に示した符号拡張回路２１０および第
４図に示した半語命令認識ゲート１１２゜１１４を設け
ることにより、先行する汎用レジスタ変更命令が半語オ
ペランドを扱う場合にもＬ命令の場合と同様に処理の高
速化を図ることができる。また、半語オペランドを扱う
命令のうち、加算命令（ＡＵ）および減算命令（ＳＨ）
も同様に高速処理が可能となる。（減算命令については
次の例で説明する。） 次に第３図（４）の命令列の処理について説明する。こ
こでは先行する汎用レジスタ変更命令が減算（Ｓ）であ
る。Ｓ命令が変更する汎用レジスタ番号３と後続命令で
あるＬ命令のインデクスレジスタ番号が一致しておりコ
ンフリクトが生じている。この時り命令が行うべきアド
レス計算を式％式％） （ＧＰＲＩ）＋Ｄとなる。そこでＡ命令の場合と同様に
、まず最初にＳ命令の第２オペランドとの演算を除いた
３つのデータの加算すなわちＣ（ＧＰＲ３）＋Ｃ（ＧＰ
ＲＩ）＋Ｄを行い、Ｓ命令の第２オペランドを読出した
時点で両者の演算（減算）を行うことにより、Ｌ命令の
ペランドアドレスが計算できることに着目する。すなわ
ち、先行命令がＡ命令であった場合と同様に、Ｓ命令に
よって変更される前のインデクスレジスタ（汎用レジス
タ３番）の内容とベースレジスタ（汎用レジスタ１番）
の内容をディスプレースメント値を加算することによっ
てＬ命令に対する不完全なアドレスを求め、これをアド
レスレジスタ８に保持して、Ｓ命令のオペランドの読出
しを持つ。先行命令がＡ命令の場合と異なる点は、Ａ命
令の場合には、記憶装置から読出したオペランドデータ
を演算手段１０において単純に加算すれば良かったが、
Ｓ命令の場合には減算を行わねばならないところである
。一般に、減算は、２つの補数を利用することにより加
算によって行うことができる。第５図においては、レジ
スタ８に保持されている値から、信号線３５上に読出さ
れてくるＳ命令の第２オペランドを減じる代おりに、信
号＃！３５上のデータに関して２の補数をとり、レジス
タ８に保持されている値と加算することにより同じ結果
が得られるのである。そこで、論理回路３０９には第７
図で示した通り、半語オペランド用符号拡張回路２１０
の他に、ビット値の反転回路２１１を備えており、これ
を信号線３０の中の信号線１５０によって制御する。単
純なビットの反転では該データの１の補数が得られるだ
けであるので、信号線１５０を演算手段１０に入力し、
イニシャルキャリー（最下位ビットに対する桁上げ）を
セットすることによりＳ命令の第２オペランドの２の補
数生成を実現している。信号線１５０は、第４図で示し
た通り、先行命令が減算命令（Ｓ、ＳＨ。

Ｓ　Ｌ　ｓｔｃ、）であることを示すデコード信号１４
１と、先行命令のＲ１パートとインデクスレジスタ番号
あるいは、ドースレジスタ番号が一致したことを示す信
号線１４６とをゲート１１５によってＡＮＤすることに
よって生成される。ラッチ１２１はタイミング調整用で
ある。このような制御方法により、先行命令がＳ命令で
ある場合にも、第２図（３）に示すように、先行命令が
Ｌ命令あるいはＡ命令である場合と同じくオーバヘッド
１サイクルまで高速化することができる。尚、半語オペ
ランドを扱う減算命令（ＳＨ）では、第７図において、
符号拡張回路２１０とビット反転回路２１１とが同時に
動作するよう、信号線１４９゜１５０を共にセットする
ことにより、制御することができる。

続いて、第３図（５）で示した命令列の高速処理につい
て説明する。命令の組合せ自体は第３図（１）で示した
が、ここではＬ命令で変更した汎用レジスタを、後続の
Ａ命令がインデクスレジスタ、ベースレジスタの両方と
して指定した場合である。従来装置ではこうしたケース
の処理高速化について何の記述もないが、本発明によれ
ば簡単な論理回路を付加することによって第３図（１）
〜（４）の命令列と同様の高速化を図ることができる。

後続命令であるＡ命令のオペランドアドレスは先行命令
であるし命令の第２オペランドデータを利用してｃ　（
ＯＦ２）＋Ｃ（ＯＦ２）＋Ｄという式によって求めるこ
とができる。すなわち、記憶装置から読出したし命令の
第２オペランドを２倍して、ディスプレースメントと加
算すれば良い。

そこで、まず３人力アドレス加算器７において、コンフ
リクトを生じているレジスタを除いた残りの加算（この
場合はディスプレースメントだけが残る）を行い、レジ
スタ８に保持する。この時第４図のＡＮＤゲート１０８
，１０９によって、３人力アドレス加算器７のインデク
スレジスタ入力、およびベースレジスタ入力がゼロとな
るのは第３図（１）の命令列で説明した通りの論理動作
による。その後、Ｌ命令の第２オペランドを読出してく
ると、論理回路３０９によって該データを２倍し、演算
手段１０にてレジスタ８の内容と加算することによって
、Ａ命令のオペランドアドレスを正しく求めることがで
きる。第７図に示した２倍化回路２１２は単純な１ビツ
ト左シフト回路として構成することができる。また信号
線１５１は先行命令のＲ１パートと後続命令のインデク
スおよびベースレジスタ番号が共に一致した場合にセッ
トされ乞。このように先行するＬ命令が変更するレジス
タを、接続命令のインデクスおよびベースレジスタとし
て同時に使用する場合にも、第２図（３）で示した通り
、オーバヘッドを１サイクルとすることができる。この
考えは先行命令がＬ命令である場合に限らず、Ａ命令、
Ｓ命令である場合にも同様に高速化を図ることができる
。

第４図におけるラッチ１０７は、アドレスモードを指定
するものである。アドレスモードとは、アドレス加算器
７から出力される記憶装置参照用オペランドアドレスの
ビット幅を決めるもので。

ラッチ１０７の出力信号２８が０の時にはアドレスを２
４ビツトとし、出力信号２８が１の時にはアドレスが３
１ビツトとなるよう制御する。この結果、２４ビツトあ
るいは３１ビツトのアドレスのいずれかを利用して記憶
装置１２を参照することができる。ラッチ１０７のセッ
ト、リセットは、デコーダ１０３によってアドレスモー
ドを変更する命令をデコードした時に行う。第８図にア
ドレスモードを変更する命令の例を示す。ここで′ＯＢ
”ＱＣ″は命令コードである。ここで示した命令はいず
れも２バイト長の命令でＲ２で示したレジスタ番号がゼ
ロの場合にはＮｏ−０ＰＥＲＡＴＩＯＮとして処理する
が、Ｒ２がゼロでない場合にはＲ２で指定した汎用レジ
スタのビット０をアドレスモードとする。すなわち、デ
コーダ１０３によって第８図の命令をデコードすると信
号線２４上にセットされるＲ２で指定された汎用レジス
タのビット０の値をラッチ１０７にセットする。

その出力信号２８は３人力アドレス加算器７の出力デー
タを抑制する。アドレスモードに関する本発明の特徴は
、アドレスモード制御ラッチ１０７の出力信号２８を用
いて３人力アドレス加算器７を制御するだけでなく、演
算手段１０の出力をも制御することである。ラッチ１０
７の出力信号２８によって演算手段１０の出力データに
アドレスモードを反映させることにより、アドレスモー
ドが変わった直後でもアドレスコンフリクトの高速化を
図ることができる。

もし信号線２８によるアドレスモードの制御を演算手段
１０の出力に対して施されない場合には、先行命令の記
憶装置から読出したオペランドデータを演算手段１０に
入力することができないため、３人力加算器７あるいは
汎用レジスタ２を経由せざるを得す、１サイクルあるい
は２サイクルオーバヘツドが増えてしまう。

第９図は、本発明の拡張の例を示したものである。情報
処理装置において、３人力アドレス加算器７から出力さ
れるオペランドアドレスデータは非常に重要な信号であ
り、記憶装置に送られて参照アドレスとなるばかりでな
く、記憶装置に格納する命令においては格納アドレスに
もなるし、記憶装置がヒジー状態で３人力アドレス加算
器の出力データを受取れない場合には一時的に退避バッ
ファに係結することが必要であり、また、３人力アドレ
ス加算器の出力を汎用レジスタに格納する命令では、該
命令のパイプライン処理ステージ対応に該アドレスデー
タを保持しておくことが必要であるなど、アドレスデー
タの負荷は非常に大きい。これまでの第１図〜第８図を
用いた説明では、記憶装置の参照アドレスのみに着目し
、レジスタ８、論理回路３０９そして加算器１０を新た
に追加することにより、コンフリクトの高速化を図る手
段について述べてきた。勿論、アドレスデータの負荷数
がどんなに多くとも、アドレスレジスタ１１の入力であ
る信号線５５０を必要なところ全てに直接接続すること
によって解決することができる訳であるが、実際問題と
しては、論理的、物理的な分割や、信号伝搬遅延時間な
どの制限から、アドレスデータを必要とする全ての論理
に、演算手段１０と同様の論理が必要になると予想され
る。

そこで、第８図では、アドレスコンフリクトの高速処理
用演算手段を２つ備えた情報処理装置の全体像を示した
。レジスタ５０８は３人カアドレス加算器７の出力を保
持し、記憶装置からの先行命令のオペランド読出しを持
つためのレジスタでレジスタ８に相当するものである。

論理回路５０９はやはり論理回路９に相当するもので、
記憶装置から読出したオペランドデータに対し、符号拡
張。

反転、２倍の各種処理を施すことが可能な回路である。

そして演算手段５１０は演算手段１０に相当するもので
、３人カアドレス加算器７の出力データである不完全ア
ドレスを完全なアドレスとする加算器である。そしてア
ドレスレジスタ５１１は、３人カアドレス加算器７と演
算手段５１０の出力のうちいずれかを選択してセットす
るレジスタである。

これらの各回路に対して、記憶装置からの読出しデータ
線３５や演算器１６の出力データ３６あるいは制御回路
３からの各種制御信号を全て入力することにより、アド
レスレジスタ５１１にはアドレスレジスタ１１と全く同
じアドレス値がセットされる。そしてその値を記憶装置
内のデータ参照以外の目的に利用できる訳である。

このように、アドレスコンフリクト解消用加算器および
その周辺論理を、アドレスデータを必要とする全ての論
理に追加することによって、アドレスコンフリクト時の
高速化を、アドレスデータを必要とする全ての論理に対
して実現することができる。この時、物量は少々増加す
るものの、信号伝搬遅延時間を大きくすることがないた
め、コンフリクト時の高速処理がそのまま性能向上につ
ながるといえる。

［発明の効果］ 本発明によれば、先行するし命令、加減算命令とアドレ
スコンフリクトを生じている場合でも後続命令のデコー
ド処理の高速化を図ることが可能であり、かつこの時後
続命令に対して何ら条件を付す必要がない。また、先行
する命令が半語オペランドを扱う命令の場合、あるいは
先行命令によって後続命令のインデクスレジスタ、ベー
スレジスタを同時に変更した場合にも高速処理可能であ
る。

【図面の簡単な説明】

第１図は本発明の一実施例の全体構造図、第２図は命令
処理の流れを示した図、第３図は本発明の高速処理の対
象となる命令列の一例を示した図、第４図は第１図にお
ける制御回路の詳細図、第５図は本発明の他の実施例を
示す図、第６図は半語オペランドと符号拡張方法を示し
た図、第７図は第６図における論理回路の内部構造を示
した図、第８図はアドレスモードを変更する命令の命令
形式を示した図、第９図は本発明の拡張の一例を示した
図である。。 １・・・命令レジスタ、２・・・汎用レジスタ、３・・
・制御回路、７・・・３人カアドレス加算器、８．５０
８・・・３人カアドレス加算器の出力データを保持する
レジスタ、９，５０９・・・記憶装置から読出したデー
タに対して、符号拡張２反映、２倍の各種処理を行う論
理回路、１１・・・アドレスレジスタ、１２・・・記憶
装置、１３・・・データレジスタ、１４・・・アライナ
、１５・・・オペランドバッファレジスタ、１６・・・
演算器、１０３，１０４・・・デコーダ、１０５．１０
６・・・４ビツト比較器。 策２目 （１）　　Ｉｔ　　　ロ］Ｉ工Ｉ工＝コロ第３目 第２図

Claims (1)

1. 【特許請求の範囲】 １、命令によってインデクスレジスタおよびベースレジ
   スタとして指定された汎用レジスタの内容と、命令で指
   定されたディスプレースメント値とを加算してオペラン
   ドのアドレスを計算する機能を有する情報処理装置にお
   いて、先行する命令が記憶装置から読出したオペランド
   データを汎用レジスタに格納する命令であることを認識
   して該先行命令が変更する汎用レジスタ番号と後続命令
   がオペランドアドレスの生成に使用するインデクスレジ
   スタ番号あるいはベースレジスタ番号とが一致している
   ことを検出する手段と、該検出結果により番号が一致し
   ている汎用レジスタの上記アドレス加算器への読出しデ
   ータをゼロに設定しアドレス加算器にて先行命令によっ
   て変更される汎用レジスタ以外のデータの加算を行わし
   める制御手段と、該アドレス加算器の出力データを保持
   する待合せレジスタと、該待合せレジスタの出力と記憶
   装置から読出したオペランドデータを入力とする前記ア
   ドレス加算器とは異なる演算手段を有することを特徴と
   する情報処理装置。 ２、上記検出手段は、先行する命令が記憶装置より読出
   したオペランドデータを汎用レジスタに格納する命令で
   あること、該先行命令が変更する汎用レジスタの番号が
   、後続命令がオペランドアドレスの計算のために読出す
   インデクスレジスタの番号あるいはベースレジスタの番
   号と一致することを検出し、該検出結果によって、番号
   の一致したレジスタの読出しデータをゼロに設定するこ
   とを特徴とする特許請求第１項記載の情報処理装置。 ３、上記待合わせレジスタは、上記検出手段の出力信号
   がセットされた時に、入力アドレス加算器の出力するア
   ドレスデータを取込み、先行命令のオペランド読出しが
   終了するまで保持し続けることを特徴とする特許請求の
   範囲第１項又は第２項記載の情報処理装置。 ４、上記記憶装置から読出したオペランドデータを入力
   とする論理回路を有し、汎用レジスタを変更する先行命
   令が、記憶装置上の半語オペランドを汎用レジスタに格
   納する命令の場合には、符号を拡張して半語オペランド
   を語オペランドに変換する機能を果し、先行命令が記憶
   装置上の語オペランドを汎用レジスタに格納する命令の
   場合には、そのまま入力データを出力して演算手段への
   入力とすることを特徴とする特許請求の範囲第１項記載
   の情報処理装置。 ５、上記演算手段と、上記待合わせレジスタの出力と上
   記論理回路の出力を入力とし、両者の演算を行うことを
   特徴とする特許請求の範囲第１項から第４項のいずれか
   に記載の情報処理装置。 ６、先行する命令のオペランド読出しが終了した時、上
   記演算手段の出力を記憶参照用アドレスとして選択する
   べく制御する回路を有することを特徴とした特許請求の
   範囲第１項記載の情報処理装置。 ７、アドレスモードを変更する命令をデコードした場合
   、該命令が新たに設定したアドレスモードを保持し、そ
   れによって上記アドレス加算器の出力を制御するのみな
   らず、上記演算手段の出力をも制御するような制御回路
   を有することを特徴とする特許請求の範囲第１項記載の
   情報処理装置。 ８、上記検出手段は、先行する命令が半語オペランドを
   汎用レジスタに格納する場合には上記論理回路にてオペ
   ランドデータの符号拡張を行うことを指示し、先行命令
   が語オペランドを汎用レジスタに格納する命令の場合に
   は上記論理回路にてオペランドデータをそのまま出力す
   ることを指示することを特徴とする特許請求の範囲第１
   項、第２項又は第４項記載の情報処理装置。 ９、命令によってインデクスレジスタおよびベースレジ
   スタとして指定された汎用レジスタの内容と、命令で指
   定されたディスプレースメント値とを加算してオペラン
   ドのアドレスを計算する機能を有する情報処理装置にお
   いて、先行する命令が記憶装置から読出したオペランド
   データに演算を施し結果を汎用レジスタに格納する命令
   であることを認識して、該先行命令が変更する汎用レジ
   スタ番号と後続命令がオペランドアドレスの生成に使用
   するインデクス番号あるいはベースレジスタ番号とが一
   致していることを検出する手段と、該検出結果により番
   号が一致している汎用レジスタの上記アドレス加算器へ
   の読出しデータをゼロに設定しアドレス加算器にて先行
   命令によって変更される汎用レジスタ以外のデータの加
   算を行わしめる制御手段と、該アドレス加算器の出力デ
   ータを保持する複数の待合せレジスタと該複数の待合せ
   レジスタの出力と記憶装置から読出したオペランドデー
   タを入力とする前記アドレス加算器とは異なる複数の演
   算手段を有することを特徴とする特許請求第１項記載の
   情報処理装置。 １０、命令によってインデクスレジスタおよびベースレ
   ジスタとして指定された汎用レジスタの内容と、命令で
   指定されたディスプレースメント値とを加算してオペラ
   ンドのアドレスを計算する機能を有する情報処理装置に
   おいて、先行する命令が記憶装置から読出したオペラン
   ドデータに演算を施して結果を汎用レジスタに格納する
   命令であることを認識して該先行命令が変更する汎用レ
   ジスタ番号と後続命令がオペランドアドレスの生成に使
   用するインデクスレジスタ番号あるい、はベースレジス
   タ番号とが一致していることを検出する手段と、該検出
   結果により後続命令のアドレス計算を先行命令による汎
   用レジスタの変更が終了する前に変更前のデータを利用
   してアドレス加算器にてそのまま実行させる制御手段と
   、該アドレス加算器の出力を保持する待合わせレジスタ
   と、該待合わせレジスタの出力と記憶装置から読出した
   オペランドデータを入力とする前記アドレス加算器とは
   異なる演算手段を有することを特徴とする情報処理装置
   。 １１、上記検出手段は先行する命令が記憶装置より読出
   したオペランドデータに演算を施した後汎用レジスタに
   格納する命令であること、該先行命令が変更する汎用レ
   ジスタの番号が後続命令がオペランドアドレスの計算の
   ために読出すインデクスレジスタの番号あるいはベース
   レジスタの番号と一致することを検出し、該検出結果に
   よって後続命令のアドレス計算を先行命令による汎用レ
   ジスタの変更が終了する前に変更前のデータを読出すこ
   とによって行わせることを特徴とする特許請求の範囲第
   ７項記載の情報処理装置。 １２、上記記憶装置から読出したオペランドデータを入
   力とする論理回路を有し、汎用レジスタを変更する先行
   命令が、記憶装置上のオペランドと汎用レジスタの内容
   との減算を行う命令の場合には、上記記憶装置から読出
   したオペランドの２つの補数をとって出力する機能を果
   し、先行命令が記憶装置上の半語オペランドと汎用レジ
   スタの内容との減算を行う命令の場合には、上記記憶装
   置から読出したオペランドに対して符号の拡張を行った
   後２の補数をとって出力する機能を果し、先行命令が記
   憶装置のオペランドと汎用レジスタの加算を行う命令の
   場合には、上記記憶装置から読出したオペランドをその
   まま出力する機能を果し、先行命令が変更する汎用レジ
   スタを後続命令がインデクスレジスタ、ベースレジスタ
   の両方で使用している場合には、上記記憶装置から読出
   したオペランドを２倍して演算手段に、入力する機能を
   果すことを特徴とする特許請求の範囲第７項記載の情報
   処理装置。 １３、上記検出手段は、先行する命令が半語オペランド
   を扱う命令である場合には、上記論理回路にてオペラン
   ドデータの符号拡張を行うことを指示し、先行命令が減
   算を行う命令の場合には、上記論理回路にてオペランド
   データの２の補数をとることを指示し、先行する命令が
   変更する汎用レジスタを後続命令がインデクスレジスタ
   およびベースレジスタとして同時に指定している時には
   上記論理回路にてオペランドデータを２倍することを指
   示することを特徴とする特許請求の範囲第７項、第８項
   又は第９項記載の情報処理装置。 １４、命令によってインデクスレジスタおよびベースレ
   ジスタとして指定された汎用レジスタの内容と、命令で
   指定されたディスプレースメント値とを加算してオペラ
   ンドのアドレスを計算する機能を有する情報処理装置に
   おいて、先行する命令が記憶装置から読出したオペラン
   ドデータに演算を施して結果を汎用レジスタに格納する
   命令であることを認識して該先行命令が変更する汎用レ
   ジスタ番号と後続命令がオペランドアドレスの生成に使
   用するインデクスレジスタ番号あるいはベースレジスタ
   番号とが一致していることを検出する手段と、該検出結
   果により後続命令のアドレス計算を先行命令による汎用
   レジスタの変更が終了する前に変更前のデータを利用し
   てアドレス加算器にてそのまま実行させる制御手段と、
   該アドレス加算器の出力を保持する複数の待合わせレジ
   スタと、該複数の待合わせレジスタの出力と記憶装置か
   ら読出したオペランドデータを入力とする前記アドレス
   加算器とは異なる複数の加算器を有することを特徴とす
   る特許請求の範囲第１０項記載の情報処理装置。