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JP2620511B2 - データ・プロセッサ - Google Patents

データ・プロセッサ

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Publication number
JP2620511B2
JP2620511B2 JP6002317A JP231794A JP2620511B2 JP 2620511 B2 JP2620511 B2 JP 2620511B2 JP 6002317 A JP6002317 A JP 6002317A JP 231794 A JP231794 A JP 231794A JP 2620511 B2 JP2620511 B2 JP 2620511B2
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JP
Japan
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instruction
register
data
general
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Expired - Lifetime
Application number
JP6002317A
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English (en)
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JPH06242953A (ja
Inventor
ロバート・マイケル・ディンジャン
フレデリック・ウィリアム・ロバーツ
デービッド・アンドリュー・シュロター
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
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Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JPH06242953A publication Critical patent/JPH06242953A/ja
Application granted granted Critical
Publication of JP2620511B2 publication Critical patent/JP2620511B2/ja
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30003—Arrangements for executing specific machine instructions
    • G06F9/3004—Arrangements for executing specific machine instructions to perform operations on memory
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    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
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    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
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  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Advance Control (AREA)
  • Executing Machine-Instructions (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、高性能コンピュータ、
より詳細には命令パイプラインを用いて複数のレジスタ
をロードする命令を有するコンピュータのプロセッサに
関する。
【０００２】
【従来の技術】命令パイプラインを用いた高性能コンピ
ュータはよく知られているが、典型的に、このようなプ
ロセッサにおいて、プロセッサによって実行される特定
の動作を定める命令は、連続するステップまたは段階で
実行される。各々の段階において、命令の部分はプロセ
ッサのハードウェアによって実行される。
【０００３】ある周知のパイプライン・システムにおい
て、命令は、デコード段階、アドレス転送段階、オペラ
ンド・フェッチ段階および実行段階に分割される。デコ
ード段階において、命令はデコードされ、アドレス情報
は命令の実行で必要とされるアドレスを生成するのに用
いられる。アドレス転送段階において、アドレスはマシ
ン内でレジスタに転送される。このレジスタは次の段階
で必要となる。オペランド・フェッチ段階において、ア
ドレスはたとえば算術演算に用いられるようなオペラン
ドをフェッチするために用いられる。実行段階におい
て、オペランド・フェッチ段階でフェッチされたオペラ
ンドとデコード段階で生成された情報とが用いられ、た
とえば算術論理演算機構の動作によって命令が実行され
る。
【０００４】パイプライン・システムにおいて、これら
のいろいろな段階の命令実行は、プロセッサのハードウ
ェアの部分とは独立して動作する部分において、いずれ
の１命令も逐次実行するが、平行方式に基づけば幾つか
の連続発生命令を逐次実行する。したがって、命令はメ
モリからフェッチされおよびプロセッサのある部分の第
１段階でデコードされ、一方で他の命令の他の段階がプ
ロセッサの他の部分で実行される。いろいろな段階のハ
ードウェアは、前段階においてプロセッサのある部分に
生成された情報が同じ命令を後段階で用いるプロセッサ
の他の部分に伝達されるように相互接続されている。命
令実行ハードウェアは、便宜的に命令部分（Ｉユニッ
ト）と実行部分（Ｅユニット）に分割されている。Ｉユ
ニットの機能は、命令をデコードし、Ｅユニットの制御
の下に命令を完了するために内部ハードウェアを準備す
ることである。
【０００５】
【発明が解決しようとする課題】パイプライン・システ
ムでよく認識されている問題点は、連続的に実行された
命令間のインターフェースである。これが発生するよう
なある特定の状況は、デコードされている第２の命令が
そのデコード段階でデータを必要とし、そのデータがま
だ完全に実行されていないような前命令によって生成さ
れることである。代表的には、妨害検出回路は、次の命
令で用いられるデータを定める情報と前命令によって変
更されているデータの識別子とを比較する。もし競合の
存在が明らかになれば、前命令が完全に実行されるまで
次の命令のデコードは遅延される。このような遅延は、
プロセッサの効率をかなり落とす。妨害の原因となりが
ちなある特定の命令は、ロード・マルチプル・レジスタ
（ＬＭＲ）命令として知られ、多くのプロセッサに用い
られている。この命令は、汎用レジスタとして一般に知
られているマシン内で、メモリからレジスタ群へデータ
を移動するために用いられる。これらのレジスタは、多
様な異なった命令によって用いられ、これらのレジスタ
の内容を用いる命令列の実行を予想するときに、これら
の多くのレジスタをロードすることは一般に知られてい
る。典型的に、ＬＭＲ命令は幾つかの実行サイクルが必
要とされ、ＬＭＲ命令に後続する次の命令がＬＭＲ命令
によってロードされている汎用レジスタの中の１つを用
いることが一般的である。従来の技術において、ロード
される上位番号レジスタおよび下位番号レジスタの識別
子は、ＬＭＲ命令のデコード段階に記録される。次の命
令のデコード段階で用いられる汎用レジスタがＬＭＲ命
令によって変更されるレジスタの範囲に含まれるか否か
について、次の連続命令のデコード段階の期間にある決
定が下される。もし含まれれば、ＬＭＲ命令に関連する
最後のレジスタがロードされるまで、次の連続命令の命
令処理は遅延される。
【０００６】多くのプロセッサは、２ワード単位、たと
えば８バイトでメモリからデータを読み出し、プロセッ
サの内部データ流で２ワードを処理する。しかしなが
ら、汎用レジスタは、代表的には１ワードたとえば４バ
イトのレジスタである。ＬＭＲ命令を実行するとき、２
つの汎用レジスタは、ＬＭＲ命令の実行段階の各サイク
ルでライトされ、および２つのレジスタの上位番号のレ
ジスタが２ワード・データ流の下位バイトからライトさ
れる。代表的には、最終サイクルで汎用レジスタにライ
トされた情報を、次の連続命令のオペランド・フェッチ
・サイクルのＩユニットに同時に得られるようにするこ
とができるような回路が提供される。ＬＭＲ命令以外の
命令を変更するレジスタを用いて、１つまたは２つの汎
用レジスタのみが変更される。この場合、前命令がレジ
スタを変更するとき、変更されたレジスタの識別子はタ
ーゲット・レジスタ１３９にライトされる。ターゲット
・レジスタ１３９は、すべての汎用レジスタが変更され
ているかどうか、特定の汎用レジスタと次の汎用レジス
タが変更されているかどうか、またはどの汎用レジスタ
も変更されていないかどうかに関する指摘を与える。タ
ーゲット・レジスタ１３９の内容は、次の命令のデコー
ド段階またはオペランド・フェッチ段階で遅延を取り入
れる必要があるかどうかを決定するために用いられる。
【０００７】多くのプロセッサは、メモリから２データ
・ワードを読み出し、内部データ流で２データ・ワード
を処理するが、ほとんどの命令をデータ・ワードの下位
半分のみで処理する。２ワードのある部分のある命令の
実行段階の結果が２ワードの同じ部分の次の命令のオペ
ランド・フェッチ段階に必要であれば、その結果は前命
令の実行段階の期間に次の命令で使用できるようにな
る。この場合、レジスタはバイパス可能であると言われ
る。しかしながら、２ワードのある部分のデータが次の
命令によって２ワードの他の部分に必要であれば、レジ
スタはバイパスできない状態と言われ、次の命令のオペ
ランド・フェッチ段階は前命令の実行段階の完了後まで
遅延される。この特有の調整は、前命令が１つまたは２
つの汎用レジスタの内容を変更するときはいつも用いら
れていた。しかしながら、この調整がより多数のレジス
タを単一命令によって変更するＬＭＲ命令に適用できる
ことは見い出されていなかった。
【０００８】
【課題を解決するための手段】本発明によれば、レジス
タのロード命令によって影響を受けた連番付与された汎
用レジスタのサブセットの下位番号汎用レジスタの識別
子は、増分レジスタに記憶される。レジスタ・ロード命
令の各実行段階において、レジスタの内容は増分され、
次の命令に定められたレジスタの識別子は増分レジスタ
の内容と比較される。増分レジスタの内容が次の命令に
定められた汎用レジスタの識別子よりも大きいときはい
つも、次の命令は前進することができる。都合がいいこ
とに、代表的に数サイクルが必要なＬＭＲ命令におい
て、次の連続命令の遅延は次の命令によって識別された
汎用レジスタをロードすることが必要とされるサイクル
数に制限される。これは、全体的なＬＭＲ命令の完了を
待つ必要がなく、従来の技術においても行われていた。
１６個の汎用レジスタを有するプロセッサにおいて、ほ
とんどのレジスタが各サイクルで２つずつロードされる
ので、ＬＭＲ命令は８実行サイクルが必要とされる。次
の連続命令によって必要とされるレジスタがＬＭＲ命令
の実行完了の以前にロードされ、多くのサイクルが大多
数の実行済みＬＭＲ命令のためにセーブされるという高
い可能性が存在する。
【０００９】本発明のある特定の見解によれば、複数の
レジスタ・ロード命令の最終実行サイクルで変更された
上位番号レジスタまたはレジスタ群の識別子は、１つま
たは２つのレジスタがレジスタ・ロード命令の最終実行
サイクルでライトされたかどうかに関する指摘とともに
記憶される。都合のいいことに、この記憶された情報に
基づいて、汎用レジスタをバイパスできるか、または汎
用レジスタをレジスタ・ロード命令の最終実行段階の実
行の際に次の命令に使用できるかどうかに関する決定が
行われる。レジスタ・ロード命令によってレジスタにラ
イトされたとき調整されるプロセッサのデータ流の部分
に次の命令がデータを必要とするときのみ、このような
バイパスは一般的に可能である。本発明によれば、必要
とされる汎用レジスタの内容のデータ流の調整に関する
決定は、レジスタ・ロード命令によってロードされた全
レジスタ数が偶数であるかまたは奇数であるかを確定す
ることによって行われる。このような決定は、上位番号
汎用レジスタおよび下位番号汎用レジスタの識別子を記
憶しているレジスタの下位ビットに接続された排他的論
理和回路手段によって行われる。
【００１０】
【実施例】図１にメモリ・ユニット１０１およびプロセ
ッサ１０２を有するデータ処理システムのブロック図を
示す。プロセッサ１０２は、プロセッサ１０２がメモリ
・バス１０４によってメモリ・ユニット１０１と通信す
る手段によるメモリ・インターフェース１１０を有す
る。プロセッサ１０２は、実行される命令を受け取りデ
コードする命令処理ユニット、すなわちＩユニット１１
２を有し、命令を実行する命令実行ユニット、すなわち
Ｅユニット１１４に適切な制御信号を供給する。プロセ
ッサ１０２は、命令のデコードおよび実行を幾つかのス
テージまたは段階に分割する命令パイプラインを使用し
ている。幾つかの命令は、時間並行方式に基づいて、プ
ロセッサ１０２によって処理される。
【００１１】Ｉユニット１１２は、命令デコーダ１２
０、アドレス転送コントローラ１２２およびオペランド
・フェッチ・コントローラ１２４を有する。命令処理段
階の期間、命令およびアドレスは、パイプラインの第１
のデコード（Ｄ）段階の命令デコーダ１２０でデコード
され、命令に関係するアドレスは、パイプラインの第２
のアドレス転送（ＡＴ）段階のアドレス転送コントロー
ラ１２２によって転送され、および命令に関係するオペ
ランドはオペランド・フェッチ・コントローラ１２４の
制御のもとにパイプラインの第３のオペランド・フェッ
チ（ＯＦ）段階でフェッチされる。このようにして、オ
ペランド・フェッチ・コントローラ１２４は第１命令で
動作し、アドレス転送コントローラ１２２は第２命令で
動作し、命令デコーダ１２０は第３命令で動作する。Ｅ
ユニット１１４は、Ｉユニット１１２から信号を受信
し、第４の実行（ＥＸ）段階で命令を実行する。命令を
完全に実行するために、一般的に、前記４つのすべての
段階が必要とされ、前記４つの個別の命令は、プロセッ
サ１０２の単一マシンサイクル内で動作される。
【００１２】Ｉユニット１１２は、ケーブル１２７によ
って命令デコーダ１２０に接続されたハードウェア待ち
行列１２５を有し、ケーブル１２８によって実行コント
ローラ１２６に接続されている。命令デコーダ１２０
は、メモリから得られた命令をデコードし、メモリ・ア
ドレスと内部レジスタの識別子を引き出し、識別子をデ
コード（Ｄ）段階のハードウェア待ち行列１２５に配置
する。アドレス転送段階において、アドレス転送コント
ローラ１２２は、メモリのオペランド・アドレスをメモ
リ・インターフェース１１０に、および命令に関係する
内部レジスタの識別子を内部レジスタをアドレス指定す
るレジスタに転送する。プロセッサ１０２の内部レジス
タは、連番付与された汎用レジスタ１３０のセットと算
術論理演算機構（ＡＬＵ）１３２のレジスタのような他
の内部レジスタを有する。オペランド・フェッチ段階に
おいて、オペランド・フェッチ・コントローラ１２４
は、アドレス転送コントローラ１２２によって記憶され
たアドレスによって定められたメモリ・データまたはレ
ジスタ・データをフェッチし、バス１３５によって対応
するデータをレジスタ・ファイル１３０の適切なレジス
タに転送する。実行段階において、実行コントローラ１
２６は、ハードウェア待ち行列１２５をリードし、算術
論理演算機構１３２のような特定の命令実行ユニットを
起動させ、特定された機能を実行する。
【００１３】Ｉユニット１１２およびＥユニット１１４
の回路は、互いにほぼ独立して動作する一方で、２つの
命令が同時にＥユニット１１４を使用することを要求
し、または後続の命令に対してＩユニット１１２が前命
令の実行完了前にこの命令から情報を要求するために混
乱が起こる。より詳細には、ある命令のデコード段階の
期間に命令デコーダ１２０によって必要であったレジス
タの内容が以前の未完了命令によって変更されるときに
混乱が起こる。混乱の他の原因は、命令のオペランド・
フェッチ段階の期間にオペランド・フェッチ・コントロ
ーラ１２４によって必要とされたレジスタの内容が以前
の未完了命令によって変更されるときである。このよう
な混乱は、命令デコーダ１２０の周知の混乱解消回路に
よって解消される。この命令デコーダ１２０は、ハード
ウェア待ち行列１２５の隣接する情報ブロックを検査
し、ケーブル１２８上の制御信号によってＩユニット機
能またはＥユニット機能を一時的に確実に遅延させる。
【００１４】命令のデコード（Ｄ）段階は、前命令によ
って変更される内部レジスタを用いてアドレスの計算を
要求する。したがって、このような場合、次の命令のデ
コーダ段階は、前命令の実行が完了されるまで遅延され
なければならない。データ・プロセッサで一般的に用い
られる命令は、ロード・マルチプル・レジスタ（ＬＭ
Ｒ）命令である。この命令は、汎用レジスタ１３０のセ
ットの連番付与されたサブセットをロードすることを含
む。これらの汎用レジスタは、幾つかの異なった命令で
共通に用いられ、その内容を用いる命令の特定の命令ま
たはシーケンスの以前に定期的にセットアップされる。
命令のデコーダ段階の実行を遅延させる問題は、前命令
がその実行（Ｅ）段階で必要なレジスタを変更するとき
はいつも発生する一方で、これはＬＭＲ命令でより著し
い。多くのプロセッサは、単一のＬＭＲ命令によってロ
ードされるかなりの数の汎用レジスタ、たとえば１６個
を有する。
【００１５】ＬＭＲ命令が命令デコーダ１２０によって
デコードされるとき、命令デコーダ１２０は、命令に関
係する上位番号および下位番号汎用レジスタの識別子を
含むその命令の後続段階で用いられるような適切なデー
タをハードウェア待ち行列１２５に入力する。命令デコ
ーダ１２０は、汎用レジスタに関係する次の連続命令
（ＮＳＩ）をデコードする際にテストを実行し、使用さ
れる汎用レジスタが上位番号および下位番号レジスタの
識別子によって定められたレジスタ群内に属するか否か
を決定する。さもなければ、デコード段階に遅延がない
ことが要求される。
【００１６】図２に、図１のＩユニット１１２の論理回
路１４０のより詳細なブロック図を示す。図３に、ＬＭ
Ｒ命令に準ずる特定のエントリ１５０のハードウェア待
ち行列１２５の一部分を示す。このエントリ１５０は、
ＬＭＲ命令のコード化された定義、および特定のＬＭＲ
命令に関係する下位汎用レジスタ１４１（ＧＲＬＯＷ）
と上位汎用レジスタ１４３（ＧＲＨＩＧＨ）のアドレス
を表すバイナリ・データを含む。論理回路１４０は、下
位汎用レジスタ１４１を有し、ＧＲＬＯＷのバイナリ値
を記憶する。論理回路１４０の他の２つのレジスタ１４
２および１４３は、次の連続命令に関係するベース・レ
ジスタ１４２（ＲＢＡＳＥ）の識別子のバイナリ値、お
よびＬＭＲ命令に関係する上位汎用レジスタ１４３（Ｇ
ＲＨＩＧＨ）の識別子のバイナリ値を記憶する。この例
示された実施例において、ＲＢＡＳＥは分離されたレジ
スタ１４２を表し、命令デコーダ１２０の命令レジスタ
のフィールドとしても取り上げられる。比較器１４５
は、レジスタ１４１（ＧＲＬＯＷ）の内容とレジスタ１
４２（ＧＲＢＡＳＥ）の内容とを比較し、次の命令のベ
ース・レジスタのバイナリ値が下位番号レジスタのバイ
ナリ値以上であるかどうかを指摘する出力導線１４６を
提供する。比較器１４５は、レジスタ１４２の内容とレ
ジスタ１４３の内容とを比較し、次の連続命令のベース
・レジスタのバイナリ値がＬＭＲ命令の上位レジスタの
バイナリ値以下かどうかを指摘する出力導線１４７を提
供する。導線１４６および１４７の２つの比較器出力
は、ＡＮＤゲート１４８によって結合される。ＡＮＤゲ
ート１４８の遅延出力が論理１であれば、次の命令の命
令処理は少なくとも次のサイクルに遅延される。
【００１７】実行コントローラ１２６からの導線１４９
上の出力信号は、２データ・ワードがメモリから得ら
れ、汎用レジスタ対に記憶されるごとにレジスタ１４１
に対して増分パルスを与える。このようにして、レジス
タ１４１の下位番号汎用レジスタのバイナリ値は、汎用
レジスタ対が２回ロードされるごとに増分される。レジ
スタ１４１の増分されたバイナリ値の内容がレジスタ１
４２のベース・レジスタの識別子のバイナリ値を越える
とき、導線１４６の出力はＲＢＡＳＥがＧＲＬＯＷ未満
であることを示す論理０となる。したがって、ゲート１
４８の遅延出力は論理０となり遅延が解消される。この
ようにして、ベース・レジスタが適切にロードされると
すぐに、およびＬＭＲ命令によってロードされる残りの
汎用レジスタを待機することなく、次の命令のデコード
またはオペランド・フェッチを開始することができる。
図４は、ＬＭＲ命令と後続する次の連続命令の実行を表
すシーケンス図である。図４は、ＬＭＲ命令の実行段階
の数サイクルの期間に、次の連続命令のデコード段階、
アドレス転送段階およびオペランド・フェッチ段階の処
理を示している。これらの段階は、ゲート１４８の遅延
信号出力が変化するとすぐに前進する。したがって、次
の連続命令の処理がＬＭＲ命令の完了を待たなければな
らない場合、数マシン・サイクルが記憶される。
【００１８】ＬＭＲ命令の実行の際に、ＬＭＲ命令のＥ
Ｘ段階の最終サイクルで変更された汎用レジスタまたは
レジスタ群の識別子の指摘は、ターゲット・レジスタ１
３９に記憶される。さらに、１つまたは２つのレジスタ
が最終実行サイクルによって影響を受けるどうかに関し
て指摘が与えられる。この情報は、命令デコーダ１２０
によって用いられ識別されたレジスタまたはレジスタ群
がバイパス可能であるかどうかを決定する。ＬＭＲ命令
の実行において、２倍長データ・ワードはメモリ・イン
ターフェース１１０からバス１３５を経て汎用レジスタ
１３０に転送され、２つの連番付与されたレジスタにラ
イトされる。上位番号レジスタは、２ワードの下位バイ
トからロードされ、下位番号レジスタは上位バイトから
ロードされる。偶数個の汎用レジスタがＬＭＲレジスタ
によってロードされるなら、２つの汎用レジスタは最終
ＬＭＲ命令によって影響を受けることは明白である。こ
の場合、最終のＬＭＲ実行サイクルでロードされた２倍
長データ・ワードは、図６に示すように、その下位バイ
トに上位番号汎用レジスタの内容およびその上位バイト
に次の下位番号汎用レジスタの内容を含む。同様に、奇
数個の汎用レジスタがＬＭＲ命令によってロードされて
いれば、ただ１つの汎用レジスタがＬＭＲ命令の最終Ｅ
Ｘサイクルによって影響を受ける。この場合、上位番号
レジスタの内容は、図７に示すように２データ・ワード
の下位バイトに存在する。次の連続命令がデータ流の上
位または下位のいずれかのバイトにおいてＬＭＲ命令の
最終サイクルで変更された汎用レジスタの内容を必要と
する一方で、ほとんどの場合下位バイトに必要である。
したがって、奇数個のレジスタがＬＭＲ命令によってロ
ードされ、次の連続命令が２ワード・データ流の下位バ
イトの上位番号レジスタ命令の内容を必要とするとき、
上位番号レジスタはいつでもバイパスできる。この事象
において、上位番号レジスタの内容はバス１３５および
ケーブル１２９によってオペランド・フェッチ・コント
ローラ１２４に受け渡される。したがって、次の命令の
ＯＦ段階はＬＭＲ命令の最終実行サイクルと同時に実行
される。このシーケンス図を図５に示す。この図は、Ｌ
ＭＲ命令のＥＸ段階および次の連続命令のＯＦ段階の最
終サイクルの同時発生を示している。
【００１９】偶数個のレジスタがＬＭＲ命令によってロ
ードされれば、２番目に大きい番号のレジスタは、次の
命令のデータ流の下位バイトに必要であればバイパスさ
れない。したがって次の命令のＯＦ段階は、図８に示す
ように、ＬＭＲ命令の最終ＥＸ段階の後まで遅延しなけ
ればならない。次の連続命令が２ワード・データ流の上
位バイトのＬＭＲ命令の最終実行サイクルでロードされ
たレジスタの中の１つの内容を必要とすれば、上位番号
レジスタは決してバイパスされない。偶数個のレジスタ
がＬＭＲ命令によってロードされるイベントにおいて、
データ流の上位バイトにデータが必要であれば、２番目
に大きい番号のレジスタはバイパス可能である。
【００２０】偶数個または奇数個のレジスタがＬＭＲ命
令によってロードされているかどうかを決定するため
に、プロセッサ１０２の排他的論理和回路１６０は、命
令に関係する上位番号または下位番号レジスタのアドレ
ス・フィールドの下位ビットを検査する。“１”出力は
偶数個のレジスタがロードされることを、および“０”
出力は奇数個のレジスタがロードされることを示してい
る。排他的論理和回路１６０の出力は、ターゲット・レ
ジスタ１３９の内容とともに用いられ、２番目に大きい
番号のレジスタをバイパスできるときを決定する。
【００２１】
【発明の効果】本発明によれば、プロセッサがメモリか
ら２データ・ワードを読み出し処理する場合に、２ワー
ドのある部分のある命令の実行段階の結果が２ワードの
同じ部分の次の命令のオペランド・フェッチ段階に必要
であれば、その結果を前命令の実行段階の期間に次の命
令で使用できるようにし、２ワードのある部分のデータ
が次の命令によって２ワードの他の部分に必要であれ
ば、次の命令のオペランド・フェッチ段階は前命令の実
行段階の完了後まで遅延されることをＬＭＲ命令に導入
することによって、プロセッサの性能を向上できるとい
う効果が得られる。
【図面の簡単な説明】
【図１】本発明の原理を備えたプロセッサを有するデー
タ処理システムを示すブロック図である。
【図２】図１の論理回路の詳細を示すブロック図であ
る。
【図３】図１のプロセッサのハードウェア待ち行列を示
す図である。
【図４】図１のプロセッサのパイプライン・シーケンス
を示すシーケンス図である。
【図５】図１のプロセッサのパイプライン・シーケンス
を示すシーケンス図である。
【図６】図１のプロセッサの２データ・ワードを示す図
である。
【図７】図１のプロセッサの２データ・ワードを示す図
である。
【図８】図１のプロセッサのパイプライン・シーケンス
を示すシーケンス図である。
【符号の説明】
１０１ メモリ・ユニット １０２ プロセッサ １０４ メモリ・バス １１０ メモリ・インターフェース １１２ Ｉユニット １１４ Ｅユニット １２０ 命令デコーダ １２２ アドレス・デコーダ １２４ オペランド・フェッチ・コントローラ １２５ ハードウェア待ち行列 １２６ 実行コントローラ １２７、１２８、１２９ ケーブル １３０ 汎用レジスタ １３２ 算術論理演算ユニット（ＡＬＵ） １３５ バス １３９ ターゲット・レジスタ １４０ 論理回路 １４１、１４２、１４３ レジスタ １４５ 比較器 １４６、１４７、１４９ 導線 １４８ ＡＮＤゲート １５０ 特定のエントリ １６０ 排他的論理和回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 フレデリック・ウィリアム・ロバーツ アメリカ合衆国12498 ニューヨーク州、 ウッドストック、ウィッチツリー・ロー ド 19 (72)発明者 デービッド・アンドリュー・シュロター アメリカ合衆国12590 ニューヨーク州、 ワッピンガーズ・フォールズ、ダニエ ル・サビア・ドライブ ２

Claims (10)

    (57)【特許請求の範囲】
  1. 【請求項１】複数の連番付与された汎用レジスタを含む
    複数のプロセッサ・レジスタと、 記憶レジスタと、ロードされるべき前記汎用レジスタの連番付与されたサ
    ブセットを定めている 所定の命令に応答して、前記サブ
    セットの下位レジスタ番号を定めている下位レジスタ番
    号値および前記サブセットの上位レジスタ番号を定めて
    いる上位レジスタ番号値を前記記憶レジスタに記憶し、
    第１の時間サイクルで、前記所定の命令を実行するため
    の第１の命令制御信号を生成する命令処理ユニットと、 前記第１の命令制御信号に応答して、連続的に起こる所
    定数の時間サイクルで前記所定の命令で定められた前記
    汎用レジスタに選択的にデータをライトし、前記所定数
    の時間サイクルの各時間サイクルで前記記憶レジスタに
    記憶された前記サブセットの下位レジスタ番号を定めて
    いる前記下位レジスタ番号値を増分する命令実行ユニッ
    トとを備え、 前記命令処理ユニットは、前記汎用レジスタの特定の１
    つを定めている次の連続命令に応答して、前記汎用レジ
    スタの特定の１つのレジスタ番号と、前記所定数の時間
    サイクルの各時間サイクルで前記記憶レジスタに記憶さ
    れた前記増分された下位レジスタ番号値および前記上位
    レジスタ番号値とを比較し、前記汎用レジスタの前記特
    定の１つの前記レジスタ番号が前記記憶レジスタに記憶
    された前記増分された下位レジスタ番号値と前記上位レ
    ジスタ番号値とによって定められた範囲以外に属すると
    き次の連続命令を実行する第２の命令制御信号を生成す
    る、ことを特徴とするデータ・プロセッサ。
  2. 【請求項２】前記命令処理ユニットは、前記汎用レジス
    タの前記特定の１つの前記レジスタ番号と、前記記憶レ
    ジスタに記憶された前記増分された前記下位レジスタ番
    号値および前記上位レジスタ番号値とを比較し、前記汎
    用レジスタの前記特定の１つのの前記レジスタ番号が前
    記記憶レジスタに記憶された前記増分された下位レジス
    タ番号値および前記上位レジスタ番号値によって定めら
    れた範囲以外に属するかどうかを指摘する比較器出力信
    号を生成する比較器回路を備えることを特徴とする請求
    項１記載のデータ・プロセッサ。
  3. 【請求項３】前記命令処理ユニットは、 第１の命令処理段階で前記第１の命令制御信号を生成す
    る命令デコーダ回路と、 前記第１の命令処理段階に続
    いて起こる第２の命令処理段階において、選択されたプ
    ロセッサ・レジスタにアドレスを転送するアドレス転送
    回路と、 前記第２の命令処理段階に続いて起こる第３の命令処理
    段階の期間でメモリ・アクセス制御信号を生成するオペ
    ランド・フェッチ回路とを備え、 前記命令処理ユニットは、比較器出力信号に応答して、
    前記デコーダ回路の動作を選択的に遅延させる、ことを
    特徴とする請求項２記載のデータ・プロセッサ。
  4. 【請求項４】前記命令ユニットは、 第１の命令処理段階で命令制御信号を生成する命令デコ
    ーダ回路と、 前記第１の命令処理段階に続いて起こる第２の命令処理
    段階において、選択されたプロセッサ・レジスタにアド
    レスを転送するアドレス転送回路と、 前記第２の命令処理段階に続いて起こる第３の命令処理
    段階の期間でメモリ・アクセス制御信号を生成するオペ
    ランド・フェッチ回路とを備え、 前記命令処理ユニットは、比較器出力信号に応答して、
    前記オペランド・フェッチ回路の動作を選択的に遅延さ
    せる、ことを特徴とする請求項２記載のデータ・プロセ
    ッサ。
  5. 【請求項５】複数の連続的に行われた実行サイクルは所
    定の命令の実行のために必要とされ、前記下位レジスタ番号値と前記上位レジスタ番号値とを
    定めている前記記憶レジスタのビットに応答して、 前記
    複数の実行サイクルの最終サイクルで２つ以上のレジス
    タにデータをライトするとき、所定の出力信号を生成す
    る論理回路をさらに備え、 前記命令処理ユニットは、前記出力信号に応答して、前
    記最終実行サイクル期間で他のプロセッサ・レジスタに
    対して前記最終実行サイクルで前記レジスタのサブセッ
    トの１つにライトされたデータを選択的に受け渡す、 ことを特徴とする請求項１記載のデータ・プロセッサ。
  6. 【請求項６】前記論理回路は、前記サブセットの全レジ
    スタ数が奇数のときに第１の出力を生成し、前記サブセ
    ットの全レジスタ数が偶数のときに第２の出力を生成す
    る排他的論理和回路を有することを特徴とする請求項５
    記載のデータ・プロセッサ。
  7. 【請求項７】複数の連番付与された汎用レジスタと複数
    の関連するロード・マルチプル・レジスタ（ＬＭＲ）の
    データ・ワードを定めているＬＭＲ命令を含み、前記連
    番付与された汎用レジスタ群の１つを定めている次の連
    続命令（ＮＳＩ）を含んでいる命令およびデータを記憶
    するメモリを有するデータ・プロセッサにおいて、 複数の連番付与された汎用レジスタを含む複数のプロセ
    ッサ・レジスタと、 メモリ・リード制御信号に応答して、メモリからの前記
    ＬＭＲ命令とデータ・ワードをリードするメモリ・イン
    ターフェースと、 命令情報記憶ユニットと、 メモリからリードされた前記ＬＭＲ命令に応答して、第
    １の時間サイクルで、ＬＭＲ命令制御信号を生成し、前
    記ＬＭＲ命令に定められた下位番号汎用レジスタのレジ
    スタ番号値と上位番号汎用レジスタのレジスタ番号値と
    を前記命令情報記憶ユニットに記憶し、メモリからリー
    ドされた前記ＮＳＩ命令に応答して、第２の時間サイク
    ルで、前記ＮＳＩ命令に定められた前記汎用レジスタの
    レジスタ番号と、前記下位番号汎用レジスタの前記レジ
    スタ番号値および前記上位番号汎用レジスタの前記レジ
    スタ番号値によって定められた範囲とを比較し、前記Ｎ
    ＳＩ命令に定められた前記汎用レジスタの前記レジスタ
    番号が前記命令情報記憶ユニットに記憶された前記下位
    番号汎用レジスタの前記レジスタ番号値未満であればＮ
    ＳＩ命令制御信号を生成する命令ユニットと、 増分信号に応答して、前記命令情報記憶ユニットに記憶
    された前記下位番号汎用レジスタの前記レジスタ番号値
    を増分する増分回路と、 データ処理制御信号に応答して、前記プロセッサのデー
    タを選択的に転送し、前記プロセッサのデータの所定の
    論理機能を実行するデータ処理回路と、 前記ＬＭＲ命令制御信号に応答して、前記メモリ・イン
    ターフェースによって複数のデータ・フェッチ動作を実
    行して複数のＬＭＲデータ・ワードをフェッチするメモ
    リ・リード制御信号およびデータ処理制御信号と、前記
    データ処理回路によって複数の所定の時間サイクルで前
    記ＬＭＲ命令に定められたレジスタにメモリからリード
    されたデータ・ワードを転送できるようにするデータ処
    理制御信号とを生成し、前記所定の時間サイクルの各サ
    イクルで、前記情報記憶ユニットに記憶された前記下位
    番号汎用レジスタの前記レジスタ番号値が増分されるよ
    うに、前記所定の時間サイクルの各サイクルの期間で増
    分制御信号を生成する実行ユニットとを備え、 前記命令ユニットは、前記命令情報記憶ユニットの前記
    下位番号レジスタの前記レジスタ番号値の増分値に応答
    して、選択的に前記ＮＳＩ命令制御信号を生成する、 ことを特徴とするデータ・プロセッサ。
  8. 【請求項８】前記命令ユニットは、 第１の命令処理段階の命令制御信号を生成する命令デコ
    ーダ回路と、 第２の続いて起こる命令処理段階の選択されたプロセッ
    サ・レジスタにアドレスに関連する命令を転送するアド
    レス転送回路と、 前記第２の命令処理段階に続いて起こる第３の命令処理
    段階のメモリからオペランド・データに関連する命令を
    フェッチするオペランド・フェッチ回路とを有し、 前
    記命令ユニットは、前記ＮＳＩ命令に応答して、前記下
    位番号汎用レジスタの前記増分値と前記上位番号汎用レ
    ジスタの前記レジスタ番号値によって定められた範囲が
    前記ＮＳＩ命令に定められた前記レジスタを含まないよ
    うになるまで前記デコーダ回路と前記オペランド・フェ
    ッチ回路の動作を選択的に遅延させる、ことを特徴とす
    る請求項７記載のデータ・プロセッサ。
  9. 【請求項９】複数の順次行われた実行サイクルは前記Ｌ
    ＭＲ命令の実行のために必要とされ、 前記下位番号レジスタの前記レジスタ番号値と前記上位
    番号レジスタの前記レジスタ番号値とを定めている前記
    命令情報記憶ユニットのビットに応答して、前記複数の
    実行サイクルの前記最終サイクルで２つ以上の前記汎用
    レジスタにデータが転送されるとき所定の出力信号を生
    成する論理回路をさらに備え、 前記命令ユニットは、前記所定の出力信号に応答して、
    前記複数の最終実行サイクル期間で、他のプロセッサ・
    レジスタに前記最終実行サイクル内で転送されたデータ
    を選択的に受け渡す、 ことを特徴とする請求項７記載のデータ・プロセッサ。
  10. 【請求項１０】前記論理回路は、前記ＬＭＲ命令によっ
    て定められた汎用レジスタの全数が奇数のときに第１の
    出力を生成し、前記ＬＭＲ命令によって定められた汎用
    レジスタの前記全数が偶数のときに第２の出力を生成す
    る排他的論理和回路を備えることを特徴とする請求項９
    記載のデータ・プロセッサ。
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