JPS5896346A

JPS5896346A - 階層型演算方式

Info

Publication number: JPS5896346A
Application number: JP56194002A
Authority: JP
Inventors: Yoichi Shintani; 洋一新谷; Kenichi Wada; 健一和田; Tsuguo Shimizu; 清水　嗣雄; Akira Yamaoka; 山岡　彰
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1981-12-02
Filing date: 1981-12-02
Publication date: 1983-06-08

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明は、階層型演算方式に関し、特にパイプライン方
式のコンピュータにおいて、命令の先行制御の高速化を
計ることができる階層型演算方式％式％パイプライン方式の演算では、演算過程をいくつかの段
階に垂直に分割して、その間に多数組のデータを同時に
流し、逼常は１つの命令の実行に多数サイクルの時間か
かかるところを１命令／ｌサイクルの速度で命令の流れ
を処理できるようにしている。

このようなパイプライン方式のコンピュータにおいては
、ある命令の処理に必要なデータが、先行する命令の演
算結果に依存する場合には、その演算結果が確定するま
でパイプライン処理を中断しなければならないため、性
能低下が生ずる。例えば、ペース・レジスタに格納され
たペース・アドレスと命令中のアドレスを加算して主メ
モリの絶対アドレスを計算する方式、あるいは更新可能
なインデックス・レジスタのアドレスと命令中のアドレ
スとを加算して主メモリの絶対アドレスを計算する方式
では、オペランド・アドレスの計算に用いられるペース
・レジスタ、あるいはインデックス・レジスタの内容が
近接する先行命令によって書き換えられる場合がある（
これをアドレス・コンフリクト（番地衝突）と呼ぶ）。

また、加算命令の第１オペランドとしての被加算値は特
定の汎用レジスタ（例えば１６個のうちの１個）に格納
され、加算値は命令の第２オペランドで指定されたアド
レスが示す主メモリ上に格納されているような制御方式
では、オペランドに用いられる汎用レジスタの内容が近
接する先行命令によって誉き換えられる場合がある（こ
れをオペランド・コンフリクトと呼ぶ）。アドレス・コ
ンフリクトとオペランド・コンフリクトを合わせて、レ
ジスタ・コンフリクトと呼ぶ。

このようなレジスタ・コンフリクトが発生した場合、従
来においては、汎用レジスタの書き換えを行う命令（以
下、変更命令と呼ぶ）のうち、比較的簡単な演算を行う
命令については、演算結果を専用の回路（以下先行演算
器と呼ぶ）により早期に求め、この演算結果を必要とす
る後続命令（これを要求命令と呼ぶ）の処理に用いるこ
とによって性能の低下を最小限に止めている（日立、汎
用コンピュータＭ−２００Ｈ参照）。

しかし、従来の方式では、命令の演算結果を汎用レジス
タ等の結果フィールドに書き込む際に。

演算結果として先行演算器で求めたものを用いることな
く、演算ユニットで同一の演算を再度行って求めたもの
を書き込んでいる。それにもかかわらず、先行演算器へ
の入力データのセット・アップと演算ユニットへの入力
データのセット・アップを同一のパスを用いて行ってい
る。したがって。

もし先行演算器への入力データのセット・アップと演算
ユニットへの入力データのセット・アップを同一時刻に
行わないと仮定すれば、ある命令の先行演算器への入力
データのセット・アップと別の命令の演算ユニットへの
入力データのセラＦ・アップとが、セット・アップ・パ
スにおいて競合する可能性がある。そこで、この競合を
避けるために、１つの命令については、先行演算器への
入力データのセット・アップと演算ユニットへの入力デ
ータのセットアツプとを同一時刻に行うことにしている
。しかし、演算ユニットが同時に１命令しか処理不可能
であるとすれば、直前の命令の終了後でないと入力デー
タのセット・アップは行えない。したがって、先行演算
も直前の命令の終了後でなければ行えないことになる。

このように、従来の方式においては、パイプライン制御
の複雑化を避けるため、およびノ・−ドウエア規模の増
大を避けるため、先行演算器へのデータ・パスと演算ユ
ニットへのデータ・パスな共用しているので、先行演算
を直前の命令の演算実行終了後でなければ行うことがで
きない。

一方、先行演算に必要なオペランド・データ自体は、直
前の命令の演算実行に並行して、あるいはそれ以前に行
われる命令の先行制御により、一般にはすでに読み出さ
れている。また、先行演算器自体は、直前の命令の演算
実行中には何の動作も行っていない。したがって、従来
の方式においては、直前の命令の演算実行が何らかの理
由により長びいている場合、その命令のオペランド・デ
ータがすでに読み出され、かつ先行演算器が空いている
にもかかわらず、直前の命令の演算実行が経了するまで
先行演算が延ばされるため、その命令の先行演算の結果
を必要とする後続命令の処理がさらに延ばされることに
なる。

本発明の目的は、このような従来の問題を解決するため
、パイプライン方式のコンピュータにおいて、レジスタ
・コンフリクトが発生した場合に、ヨ’）早期にレジス
タ・コンフリクトを解消し、処理速度を向上させること
ができる階層型演算方式を提供することにある。

上記目的を達成するため１本発明の階層型演算方式では
、パイプライン方式のコンピュータにおいて、命令語の
解読情報とオペランド・データとを、演算ユニットでの
演算実行開始まで格納する入力データ・バッファ、およ
び上記演算ユニットとは独立に演算結果を求める先行演
算器を有し、先行する命令の演算実行のために、上記演
算ユニットが占有されているか否かに関係なく、上記入
力データ・バッファに命令語の解読情報とオペランド・
データが格納されると、直ちに該入力データ・バッファ
からデータを読み出し、該データを上記先行演算器に入
力して演算を行い、演算結果を上記命令以降の命令の処
理に用いることを特徴として−いる。

以下、本発明の実施例を、図面により説明する。

第１図は１本発明の実施例を示す階層型演算処理装置の
ブロック図である。

第１図においては、演算エニツ）１４と先行演算器２９
とに、並行して演算処理させるため、命令の解読情報と
オペランド・データとを独立して読み出すセレクタ１１
，１２．２＋、２５、先行演算の結果を格納するバッフ
ァ３２．この演算結果を任意の時点に読み出すセレクタ
３８〜４１、およびこれらのセレクタ３８〜４１を制御
するコンフリクト制御回路１３が設けられている。

先ず、メモリ装置１８から読み出された命令語ハ命令レ
ジスタ１にセットされ、命令解読のために命令デコーダ
３に送られるとともに、アドレス・レジスタの読み出し
のために汎用レジスタ装置養に信号線２を介して送出さ
れる。同時に、アドレス計算のためにアドレス加算器５
に送出され、またアドレス・コンフリクトの検出のため
にコンフリクト制御回路１３にも送出される。命令デコ
ーダ３に？いては、その命令の処理に必要な種々・の情
報か命令語を解読することにより生成される。

この解読情報の中には、先行演算が可能であるか否かを
示す情報、先行演算が可能である場合には演算のｓ類を
示す情報、変更する汎用レジスタの番号、オペランドと
して読み出す汎用レジスタの番号等が含まれ、これらの
解読情報は信号［６を介して命令待ち行列７およびコン
フリクト制御回路１３に格納される。第１図では、命令
待ち行列７は３回設けられ、各面に１命令ごとの解読情
報が格納されており、命令の解読される脂にしたがって
３面がサイクリックに使用される。各自に格納された各
命令の解読情報は、順次１６号線８，９゜ｌＯを介して
セレクタ１１．１２に送出される。

セレクタ１１は、命令待ち行列７に格納されている解読
情報のうち、現在演算ユニット１４で積算が実行され【
いる命令の次に演算実行すべき命令より生成されたもの
を選択する。この場合、セレクタ１１による命令待ち行
列７の選択は、従来と同じように、益金制御装置５２か
ら信号線５３を介して送出される命令待ち行列出カポイ
ンタの値によって行われる。この命令待ち行列出カポイ
ンタの値は、演算ユニット１４に命令待ち行列の内容が
セット・アップされる良ごとに１ずつ更新される（ただ
し、５を法として、ｌを加算する方法を用いる）。

第１図では、命令待ち行列７からセレクタ１１によって
選択される解読情報のうち、特にオペランドとして読み
出す汎用レジスタ番号が、信号線１５を介して汎用レジ
スタ装置４に送出さゎている。セレクタ１１から出方さ
れるオペランドの汎用レジスタ番号は、その命令の解読
情報が命令待ち行列７に存在し、かつメモリ・オペラン
ド・データが読み出され、しかも直前の命令の演算実行
が終了した時点に、信号線１５を介して汎用レジスタ装
ｆ４に送出されることにより、送出された番号の汎用レ
ジスタの内容がオペランドとして読み出されて、信月線
１６を介して演算ユニット１４に送出される。なお、上
記説明で、直前の命令の演算実行か終了したことは、演
算エニツ）１４から信号線５９を介して送出されるＥ、
ＯＰ（Ｅｎｄ　ｏｆＯｐｅｒａｔｌｏｎ）信号が“１′
となることにより判別される。

一方、命令レジスタ１から信号線２を介して汎用レジス
タ装置１４にアドレス・レジスタ番号が送出されると、
そのアドレス・レジスタ番号で指定された汎用レジスタ
の内容が、汎用レジスタ装置４から信号１１１７を介し
てアドレス加算器５に送出される。アドレス計算によっ
て求められたアドレスによりメモリ装置１８がアクセス
されると、メモリ装置１８がらメモリ・オペランドが読
み出され、信号線１９を介してオペランド・バッファ２
０に格納される。オペランド・バッファ２ｏは。

第１図では３面設けられており、各面ごとに１命令のオ
ペランドが格納され、命令の解読される順にしたがって
３面がサイクリック忙使用される。

この場合、オペランド・バッファ２ｏの各面に格納され
たオペランド・データは、順次信号ｉ１２１゜２２．２
３を介してセレクタ２４．２５に送出される。

セレクタ２４は、オペランド・バッファ２０に格納され
ているオペランド・データのうち、現在演算エニツ゛）
１４で演算が実行されている命令の次に演算実行すべき
命令のものを選択する。第１図においては、オペランド
・バッファ２ｏの各面と命令待ち行列７の各面とは、１
対１に対応しており、セレクタ２４によるオペランド・
バッファ２０の選択は、セレクタ１１による命令待ち行
列７の選択と同じようＫ、命令待ち行列出カポインタ５
３で示される値によって行われる。したがって、セレク
タ２４から出力されたオペランド・データは、セレクタ
１１から解読情報が出力される時刻と同期して、信号線
２６を介し演算ユニット１４に送出される。

以上か、演算実行に必要なオペランドを、汎用レジスタ
装置４およびメモリ装置１８から演算ユニット１４へ送
出する処理の説明であって、これらは従来より行われて
いる動作であるが、以下に本発明により新しく設けられ
た論理回路の動作を説明する。

セレクタ１２は、先行演算を行うべき命令の解ＭｆＰｔ
報を選択し、そのうちオペランドとして読み出す汎用レ
ジスタ番号を信号線２７を介して汎用レジスタ装置４に
送出する。セレクタ１２で選択された汎用レジスタ番号
は１次に先行演算を行うべき命令の解読情報が命令待ち
行列７に存在することを示す信号（後述のＩ　ＲＤＹＥ
　）が“１”Ｋなり、かつその命令が必要とするオペラ
ンド・データが読み出されたことを示す信号（後述の０
ＲＤＹＥ）が１”になり、しかも先行演算器２９より信
号線６０を介して送出される先行演算終了を示す信号（
後述のＥＯＰＥ）が“１”になった時点に、信号Ｉ！２
７を介して汎用レジスタ装置養に送出される。なお、上
記の信号ＩＲＤＹＥと０ＲＤＹＥとＥＯＰＥとがともに
“１”になった時点Ｋ、先行演算が開始されたことを示
す信号ＢＯＰＥが“１”とな木。

汎用レジスタ番号が汎用レジスタ装置養に入力されると
、その番号の汎用レジスタの内容が読み出され、信号線
２８を介して先行演算器２９に送出される。セレクタ１
２による命令待ち行列７の選択は、先行演算制御装置５
０より信号線５１を介して送出される先行出力ポインタ
の値によって行われる。この先行出力ポインタの値は、
先行演算器２９に先行演算のための入力データがセット
アツプされると“１″ずつ更新される。すなわち、上記
のＢＯＰＥ信号が“１”Ｋなるごとに、′３を法として
１を加算する方法により更新される。

次に、セレクタ２５は、オペランド・バッファ２０に格
納されているオペランド・データのうち、先行演算を行
うべき命令のものを選択し、信号線３０を介して先行演
算結果９に送出する。セレクタ２５によるオペランド・
バッファ２０の選択は、セレクタ１２による命令待ち行
列７の選択と同じように、先行出力ポインタ５１で示さ
れる値によって行われる。したがって、セレクタ２５か
ら出力されたオペランド・データは、セレクタ１２から
解読情報が出力される時刻と同期して、信号線３０を介
して先行演算器２９に送出される。

先行演算器２９は、先行演算を行うもので、演算エニツ
）１４と階層構造を形成する。先行演算器２９の先行演
算は、先行演算制御装置５０から信号線５４を介して送
出されるＢＯＰＥ信号力？１″となったときに開始され
る。先行演算の終了時には、先行演算器２９から先行演
算制御装置５０に信号線６０を介して送出されるＥＯＰ
Ｋ信号が“１”となる。このＨＯＰＢ信号は、この他に
先行演算結果バッファ３２、コンフリクト制御回路１３
にも送出される。

一般的には、先行演算器２９は、あらゆる命令の演算を
実行できる演算器であっても差し支えないが、演算ユニ
ット１４の処理よりも高速に演算結果を求めることが目
的であるため、第１図では比較的単純な演算のみを高速
に実行する。さらに。

制御上の簡単化のために、先行演算器２９での演算は演
算開始から必ず一定時間以内で終了することが望ましい
。第１図では、先行＠算器２９において演算され仝命令
として、論理演算命令、比較命令、加減算命令、ロード
命令等があり、これらの演算が１マシン・サイクル以内
で終了するものとする。したがって、先行演算の開始を
示す信号ＢＯＰＥと、終了を示す信号ＥＯＰＥとは同期
していることになり、以後ＢＯＰＥ信号は先行演算の開
始と終了の両方を示すものとする。

先行演算器２９における演算結果は、信号［３１を介し
て先行＆Ｘ結結果ッファ３２に格納される。

先行演算結果バッファ３２は、先行演算が終了してから
演算ユニット１４で演算実行が開始されるまでの間、先
行演算結果を格納しておく機能を有する。先行演算結果
バッファ３２は、命令待ち行列７と同じ面数、つまり第
１図では３面備えられており、かつ命令待ち行列７の各
面と１対１に対応している。

先行演算器２９の演算結果は、ＥＯＰＥ信号６゜先行演
算結果バッファ３２の各面の内容は、順に信号線３５，
３６．３７を介してそれぞれのセレクタ３８，３９，４
０，４１に送出される。セレクタ３８．３９は、先行演
算結果バッファ３２内に格納されている先行演算結果が
後続命令のアドレス・レジスタとして必要となる場合に
、その先行演算結果を選択する。選択された先行演算結
果は、信号線４２．４３を介してアドレス加算器δに送
出される。例えば、日立Ｍシリーズ・コンピュータのよ
うに、インデックス・レジスタ、ベース・レジスタの２
種類が必要になる場合があるため、アドレス選択用セレ
クタは２個設けられる。

セレクタ４０．４１は、先行演算結果バッファ３２内に
格納されている先行演算結果が、後続命令のオペランド
の汎用レジスタの内容として必要となる場合、その先行
演算結果を選択する。選択された先行演算結果は、信号
線４４．４５を介して先行演算器２９に送出される。例
えば１Ｍシリーズ・；ンビュータのように、２つのオペ
ランドのいずれも汎用レジスタである命令があるため。

先行演算結果バッファ３２から同時＋Ｃ２つの先行演算
結果を選択できるように、オペランド選択用セレクタは
２個設けられる。

セレクタ３８〜４１の選択制御は、コンフリクト制御回
路１３によって行われ１選択すべき先行演算結果バッフ
ァ３２の番号がｗ！Ｌ次信号線４６〜４９を介してセレ
クタ３８〜４１に送出される。

コンフリクト制御回路１３は、アドレス・コンフリクト
の検出を行い、アドレス・コンフリクトが発生した場合
、信号１１５８を介してＡＣＯＮＦ信号を命令制御装置
５２に送出し、要求命令のデコード完了を示すＤＳＱ信
号が“１″になることを抑止して、コンフリクト解消ま
で要求命令におけるデコードとアドレス計算を延期させ
る。さらに。

要求命令の処理において、先行演算結果が使用可能であ
る場合には、セレクタ３８〜４１を制御するととＫより
、先行演算結果バッファ３２から必要な先行演算結果を
読み出す機能を有する。このため、コンフリクト制御回
路１３には、命令のデコードの完了を示す信号ＤＳＱが
信号線δ６を介して入力され、また解読情報の格納され
るべき命令待、ち行列７の面番号を示す命令待ち行列入
力ポインタＩＱＩＰ（０−１）が信号線５７を介して入
力され、また命令の解読情報が信号線６を介して入力さ
れ、さらに先行演算の終了”を示すＥＯＰＥ信号が信号
線６０を介して入力され、さらに先行出力ポインタが信
号線５１を介して入力される。

先行演算制御装置５０には、命令制御装置５２よりＤ８
Ｑ信号が信号線５６を介して入力され、命令待ち行列入
力ポインタＩＱＩＰ（０〜１）が信号１［５７を介して
入力され、さらにオペランド・バッファ２０の各面につ
きオペランド・データが未だに読み出されていないとい
５状態を示す信号０ＢｉＦＷＡＩＴ　（１＝Ｏ〜２）が
信号１Ｉｊ５５を介して入力される。　　　　　− 第２図および第３図は、第１図における先行演算制御装
置の動作説明図である。

先行演算制御装置５０が作成する信号のうち。

第２図は命令待ち行列７０面ＩＫ、先行演算を行うべき
命令が格納されている状態を示すＩＱｉＢ８ＹＥ信号（
ｉ＝０〜２）の作成論理であり、第３図は先行演算の開
始と同時に終了を示すＢＯＰＥ信号。

および先行出力ポインタＩＱＯＰＥＬＢ　（０〜１）の
作成論理であって、第２１と第３図は信号線１２６〜１
２８，５４．５１が一致するＡ、Ｂ。

０点において接続される。

先ず、＃！２図において、先行待ち行列状態セット回路
１００は、７リツプ・７０ツグ１０１〜１０３（ＩＱｉ
Ｂ８ＹＥＤＤ（１＝０〜２））のセットを制御するため
、入力として命令のデコード完了信号（ｎｓｑ、１５６
）、命令待ち行列の入力ポインタ（ＩＱＩＰ（０〜１）
）１号線５７）を入力し、また出力としてスリップ・フ
ロップ１０１〜１０３のセット信号（ＩＱＩＢＳＹＥＤ
Ｄ８（１＝０〜２））を信号線１０４〜１０６に出力す
る。デコード完了信号（線５６）、命令待ち行列の入力
ポインタ（線５７）は、従来方式と同じように命令制御
装置５２で作成される。

先行待ち行列状態セット回路１００の動作は、第２図に
示すように、デコード完了信号（線５６）が“１″のと
きに命令待ち行列入力ポインタ（線５７）のｉ＝ｏ、１
の値の組み合わせによって、クリップ・フロップ１０１
〜１０３のいずれかのセット信号線１０４〜１０６が“
１″となる。

セット信号線１０４〜１０６の１つが“１″になると、
フリップ・フロップ１０１〜１０３の対応するＤ（デー
タ）入力が“１″となり、論理和ゲート１０７〜１０９
、その出力信号線１１０〜１１２を介してＣ（クロック
）入力が１”となって、対応するフリップ・フロップが
“１″にセットされる。

先行待ち行列状態リセット回路１１３は、フリップ・フ
ロップ１０１〜１０３のリセットを制御するため、先行
演算の開始を示すＢＯＰＥ信号（１！５４）。

先行出力ポインタ（線δ１）を入力して、フリップ・フ
ロップ１０１〜１０３のリセット信号ＣＩ　Ｑ　１ＢＳ
ＹＥＤＤＲ（１＝ｏ〜２））を線１１４〜１１６に出ガ
す１゜先行待ち行列状態リセット回路１１３の動作は。

第２図に示すように、先行演算開始＠号（＃５４）が“
１′″のときに、先行出力ポインタ（ＩＱＯＰＥＬＢ）
（線５１）のｔ＝０．１　の値の組み合わせによって、
フリップ・フロップ１０１〜１０３のリセット信号＠（
ＩＱｉＢＳＹＥＤＤＲ）１１４〜１１６の１つを“ｌ”
にする。リセット信号線１１４〜１１６の１つが“ｌ”
Ｋなると、フリップ・フロラ２１０１〜１０３の対応す
るＤ入力が“０″であれば、ａ埋相ゲー）　１０７〜１
０９．その出力信号［１１０〜１１２を介してＣ（クロ
ック）入力が“１″となるため、対応する７リツプ・フ
ロップが“Ｏ”にリセットされる。

フリップ・フロップ１０１−１０３の出力信号は、第２
図に示すように、タイミング調整のために７リツプ・フ
ロップ１１７〜１１９，１２０〜１２２，１２３〜１２
５により遅延され、先行待ち行列状態の信号［１２６〜
１２８に出力される。

次に、第３図において、先行待ち行列状態信号が信号！
１２６〜１２８を介してセレクタ１２９に入力されると
、セレクタ１２９はこれらの状態信号線１２６〜１２８
のうちから先行出力ポインタの示す信号線５１の値を信
号線１３２を介して論理積ゲート１３３に送出する。信
号線１３２は１次に先行演算を行５命令がデコードを完
了したことを示すもので、ＩＲＤＹＥ信号である。

セレクタ１４１は、命令制御装置５２から送出されるオ
ペランド・バッファ・ウェイト信号線５５（ＯＢｉＦＷ
ＡＩＴ：　ｉ＝ｏ〜２）のうちから、先行出力ポインタ
（ＩＱＯＰＥＬＢ（０〜１））が示す信号＄５１の値を
バッファ・ウェイト信号（ＦＷＡ　Ｉ　Ｔ）として信号
線１４５を介して出力する。オペランド・バッファ・ウ
ェイト信号（ＯＢｉＦＷＡＩＴ（１＝０〜２））の意味
は、面番号ｌのオペランド・バック状態であることを示
す。

また、信号線１４５のバッファ・ウェイト信号（ＦＷＡ
ＩＴＫ）は、否定回路１４６により反転された後、信号
線１４７を介し、０ＲＤＹＥ信号として論理積ゲート１
３３に入力され、先行演算開始信号（ＢＯＰＥ）の抑止
の有無を制御する。論理積ゲ−）１３３の出方は、先行
演算開始信号（Ｂ　ＯＰ　Ｅ）として信号１！５４を介
し先行出力ポインタ制御（ロ）路１４８に送出される。

先行出力ポインタ制御回路１４８は、先行演算開始ｆＦ
ｒ号（ＢＯＰＥ）（線５４）、先行出方ポインタゐ信号
（ＩＱＯＰＥＬＢ（０〜１））（＆５１　＞４を入力と
し、フリップ・フロップ１４９，１５０の入力信号（Ｉ
ＱＯＰＥＡＤＩＮ（０〜１）））ｋｍ号ｍ１５１゜１５
２に出力する。先行出方ポインタ制御回路１４８の動作
は、先行演算開始信号（ＢＯＰＥ）（線５４）が“１”
となったときに、先行出力ポインタの信号（ＩＱＯＰＥ
ＬＢ（０〜１））の値に３を法として１インクリメント
した値を信号（ＩＱＯＰＥＡＤＩＮ（０〜１））として
出力する。フリップ・フロップ１４９゜１５０の値は、
信号線１５１，１５２を介してクリップ・フロップ１５
３．１５養に送出される。フリップ・フロップ１５３，
１５４は、先行出力ポインタの信号（ＩＱＯＰＥＬＢ（
０〜１））を信号線５１に出力する。

第４図は１本発明の実施例を示す動作タイム・チャート
である。

１ｐＪ４図においては５乗算命令Ｍが演算ユニット１４
で演算されている間に、後続の加算命令Ａの処理が開始
され、その演算結果をアドレス・レジスタの内容として
必要とするロード命令しの処理が行われる場合を例にと
っている。

１つの命令の処理は、メモリ装置からの命令語の読み出
しから始まり、命令語のデコード（解読）、オペランド
の読み出し、演算、演算結果の書き込み、という段階に
分けることができる。

第４図においては、各々の命令Ｍ、Ａ、Ｌについて、命
令語のデコードから演算を行うまでの処理をり、Ａ、Ｌ
、Ｅ、ＥＯＰ等で示している。

すなわち、第４図では、命令語のデコードから演算まで
を４つのステージに大きく分けている一第１のステージ
は、命令語のデコード・アドレス計算を行うステージで
あり、これをＤステージと呼ぶ。第２のステージは、ア
ドレス計算結果で示されるメモリの内容をオペランドと
して読み出すステージであり、これをＡステージと呼ぶ
。第３のステージは、演算ユニット１４へオペランド・
データ等をセット・アップするステージであり、これを
Ｌステージと呼ぶ。第４のステージは、演算ユニット１
４により演算を行うステージであり。

Ｅステージと呼ぶ。なお、（Ｌ）のように括弧が付加さ
れているステージは、演算ユニット１４にセット・アッ
プしたいが前の命令で占有されてし・るため、待機して
いる状態を示し、またＥＯＰはＥｎｄｏｆ　Ｏｐ＠ｒａ
ｔｉｏｎの略で、演算が終了し１次の命令のために空き
となる最後のＥステージである。

これらのステージは、いずれも各命令ごとに１ないし数
マシン・サイクルな喪する。第４図において、１マシン
・サイクルは時間軸上の目盛Ｔ。

からＴＯまでの間であり、各マシン・サイクルに対して
便宜上１から１０までの番号を付記しである。

いま、乗算命令ＭのＥステージがマシン・サイクル１か
ら５までを要しているとする。また、加算命令ＡのＤス
テージが、マシン・サイクル１から開始されるものとす
る。このとき、マシン・サイクル１において、加算命令
ＡのＤステージの完了を示す信号ＤＳＱ（命令制御装置
５２から信号線５６を介して出力される）が“１”とな
り、これより２サイクル後に、命令待ち行列７の面１に
有効な解読情報が入力したことを示す状態信号（ＩＱＩ
ＢｓＹＥ）が“１”となる（仮に、加算命令の解読情報
か面１に格納されるものとする）。信号（ＩＱＩＢＳＹ
Ｅ（ｔ＝ｏ　〜２））は、命令待ち行列７の各面に対応
し、信号（ＤＳＱ）に同期してセットされ、かつ先行演
算の開始を示す信号（ＢＯＰＢ　）に同期してリセット
される状態信号であり、対応する命令がデコードされた
ものの先行演算は行われていないことを示している。先
行出力ポインタが命令待ち行列７０面１を指し【いると
すると。

命令解読済みを示す信号（ＩＲＤＹＥ）が“１”となる
。このとき、メモリ・オペランドの読み出しが完了して
いれば、信号（ＯＲＤＹＥ）が“１″となる。

また、ここで人命令以前の先行演算が終了していれば、
信号（ＥＯＰＥ）が“１″と′なり、したがって次の条
件が成立する。

（ＩＲＤＹＥ）△（ＯＲＤＹＥ）△（ＥＯＰＥ）・・・
・・・・・・（１）（△は論理積を示す）条件（１）が成立すると、先行演算開始信号（ＢＯＰＥ
）が“１”となり、先行演算が行われる。

このとき、先行出力ポインタ（ＩＱＯＰＥＬＢ（０〜１
）は加算命令Ａの格納されている面１を示しているので
、これにしたがって加算命令Ａの先行演算結果が先行演
算結果バッファ３２の面１に格納される。

一方１次のロード命令りは、アドレス・レジスタが直前
の加算命令Ａの演算結果の格納される汎用レジスタと同
一番号であるため、アドレス・コンフリクトが発生し、
コンフリクト制御回路１３でこれが検出されて、これを
示す信号（ＡＣＯＮＦ）が“１″となる。アドレス・コ
ンフリクトを示す信号（ＡＣＯＮＦ）が“１″であると
、これが“１″になっている間はロード命令についての
ＤＳＱ（加算命令Ｄステージの完了を示す信号）が“１
″にならないため、ロード命令りのデコードは延期され
る。

このように、ロード命令りのアドレス・レジスタの内容
は、加算命令Ａの先行演算によって得られ。

マシン・サイクル３の終り頃に先行演算バッファ３２の
面１に格納されるので、この値がコンフリクト制御回路
１３の制御のもとでセレクタ３８あるいは３９により読
み出され、信号線４２あるいは４３を介してアドレス加
算器５に送出されて。

マシン・サイクル養でアドレス計算を可能にする。

これに先立って、先行演算開始＠：ｊｊ（ｎｏｐｇ）が
アドレス・コンフリク）信号（ＡＣＯＮＦ）を“０″に
するため、延期されていたロード命令のデコードか再開
され、ＤＳＱ（加算命令Ｄステージの完了を示す信号）
が“１”となる。

以上の処理により、ロード命令りのデコードはマシン・
サイクル４で完了し、結局演算ステージはマシン・サイ
クル７で完了することになる。

これに対して、従来の方式によれば、加算命令の先行演
算は、直前の乗算命令Ｍの最後の演算ステージ（マシン
・サイクル５のＥＯＰ　）と同時か。

あるいはそれ以降になるため、早くてもマシン・サイク
ル５で行われることになり、したがってその先行演算結
果をロード命令りのアドレス計算で用いたとしても、ロ
ード命令りのＤステージは、マシン・サイクル６となる
。つまり、本発明においては、従来方式よりもロード命
令の処理が２サイクル短縮されたことになる。これは、
加算命令Ａの先行演算を、直前の命令の演算ステージ終
了を待たずに先行演算器２９で早期に行うことによって
％実現できたのである。

加算命令Ａの先行演算が終了すると、先行出力ポインタ
（ＩＱＯＰＥＬＢ（０〜１））は凸を法として１インク
リメントされる。

なお、レジスタ・コンフリクトは、システム制御プログ
ラムについて評価した例から、２０−３０％の確率で発
生する。本発明は、このようなレジスタ・コンフリクト
が発生したすべての場合に必す効果があるわけではない
が、第４図の例に示すように、乗算命令Ｍのような演算
器を長く占有する命令の次に加算命令Ａのような簡単な
演算（１サイクル程度で完了する演算）があり、その次
の命令との間でレジスタ・コンフリクトが発生した場合
に、特に効果が期待できる。

以上説明したように、本発明によれば、バイブライン方
式を用いるコンピュータにおいて、レジスタ・コンフリ
クトが発生した場合に、より早期にレジスタ・コンフリ
クトを解消するので、コンピュータの処理速度を向上さ
せることができる。

【図面の簡単な説明】

第１図は本発明の実施例を示す階層型演算処理装置のブ
ロック図、第２図および第３図は第１図における先行演
算制御装置の概略構成図、第４図は本発明の実施例を示
す命令処理のタイムチャートである。１２：先行演算に必要な命令解読情報を命令待ち行列７
から選択するセレクタ、１３：コンフリクト制御Ｕ路、
２５：先行演算に必要なオペランド・データをオペラン
ド・バッファから選択するセレクタ、２９：先行演算器
、３２：先行値算結果バッファ、５０＝先行演算制御装
置、３８〜４１＝先行演算結果バックァ内のデータを後
続命令処理のために読み出すセレクタ、１３３　二先行
演算の開始信号（ＢＯＰＥ）を出力する論理積ゲート、
１４８＝先行出カポインタ制御回路。特許出願人　株式会社日立製作所代理人弁理士磯村雅峻Ｉ゛伽← 第１図第２図

Claims

【特許請求の範囲】

（１）命令語の解読情報とオペランド・データとを　゛
演算ユニットでの演算実行開始まで格納する入力データ
・バッファを備えたパイ−プライン方式のコンピュータ
において、上記演算ユニットとは独立に演算を行う先行
演算器を有し、該演算ユニットが占有されているか否か
に関係なく、演算を実行すべき命令の解読情報とオペラ
ンド・データとが上記入力データ・バッファに格納され
ると、直ちに該入力データ・バッファからデータを読み
出し、該データを上記先行演算器に入力して演算を行い
、演算結果を上記命令以降の命令の処理に用いることを
特徴とする階層型演算方式。
（２）前記入力データ・バッファからデータを読み出す
場合、前記演算ユニットへのデータ送出のための読み出
し回路とは別個に、前記先行演算器へのデータ送出のた
めの読み出し回路を設けて、前記演算ユニットへのデー
タ送出と前記先行演算器へのデータ送出とを、相互干渉
することなく行うことを特徴とする特許請求の範囲第１
項記載の階層型演算方式。
（３）前記先行演算器で演算を行う場合、該演ｊ！によ
って得られる演算結果を、前記演算ユニットでの演算実
行開始まで先行演算結果バッファに格納しておき、該先
行演算結果バッファに格納された演算結果を、専用読み
出し回路により断み出し、後続命令の処理に用いること
を特徴とする特許請求の範囲第１項又は第２項記載の階
層型演算方式。
（４）前記先行演算器の演算結果は、特に後続命令のオ
ペランド・アドレス計算に必要な汎用レジスタの内容の
かわりに用いられることを特徴とする特許請求の範囲第
１項、第２項あるいは第３項記載の階層型演算方式。
（５）前記先行演算器の演算結果は、特に後続命令の汎
用レジスタ・オペランドの内容のかわりに用いられるこ
とを特徴とする特許趙求σノ範囲第１よ、第２項あるい
は第３項記載の階層型演算方式。
（６）前記先行演算器の演算は、あらかじめ定めた時間
以内に演算が終了する命令のみに限定され、該命令によ
る演算を開始したならば、該先行演算器の演算終了判定
な見ずに、上記あらかじめ定めた時間後、引き続き次の
命令を該先行演算器で演算するように制御されることを
特徴とする特許請求の範囲第１項、第２項、第３項、第
４項、あるいは第５項記載の階層型演算方式。