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JPS62103736A - ブランチ制御方式 - Google Patents

ブランチ制御方式

Info

Publication number
JPS62103736A
JPS62103736A JP24265685A JP24265685A JPS62103736A JP S62103736 A JPS62103736 A JP S62103736A JP 24265685 A JP24265685 A JP 24265685A JP 24265685 A JP24265685 A JP 24265685A JP S62103736 A JPS62103736 A JP S62103736A
Authority
JP
Japan
Prior art keywords
instruction
branch
condition code
register
cycle
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP24265685A
Other languages
English (en)
Inventor
Katsumi Onishi
克己 大西
Yuji Oinaga
勇次 追永
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP24265685A priority Critical patent/JPS62103736A/ja
Publication of JPS62103736A publication Critical patent/JPS62103736A/ja
Pending legal-status Critical Current

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  • Advance Control (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 パイプライン制御方式のデータ処理装置において、条件
付きブランチ命令の直前にコンディション・コードを変
更する命令に属する所定種類の命令があった場合に、コ
ンディション・コードと同時にブランチ決定を行い、条
件付きブランチ命令を高速化するブランチ制御方式であ
る。
〔産業上の利用分野〕
本発明は、パイプライン制御方式のデータ処理装置にお
けるブランチ制御方式に関するものである。
〔従来技術と問題点〕
第3図はパイプライン制御方式の命令制御部の概要を示
す図である。第3図において、1は命令語レジスタ、2
はセレクタ、3はベース・レジスタ、4はインデックス
・レジスタ、5はディスプレイスメント・レジスタ、6
はアドレス加算器、7はアドレス・レジスタ、8は記憶
制御部、9ないし11はオペランド・ワード・レジスタ
、12は演算制御部、13は結果レジスタ、14は中間
レジスタ、15は汎用レジスタ、16は浮動小数点レジ
スタ、17はPSWコントロール・レジスタをそれぞれ
示している。また、Dサイクルは命令のデコード・サイ
クル、Aサイクルはアドレス生成サイクル、Tサイクル
はアドレス変換サイクル、Bサイクルはバッファ読出サ
イクル、Eサイクルは演算実行サイクル、Wサイクルは
書込みサイクルをそれぞれ示している。
第4図はパイプライン制御方式のデータ処理装置におけ
る従来のブランチ制御方式を説明する図である。第4図
において、EUCCは演算ユニットで生成されたコンデ
ィション・コード、AWはAサイクルの待ちサイクルを
示している。第4図における第1番目のフローはコンデ
ィション・コード変更命令の実行フローであり、第2番
目のフローは条件付きブランチ命令の実行フローである
第1番目のフローのWサイクルの初めにコンディション
・コードが分岐決定回路に入力され、第2番目のフロー
のBサイクルでコンディション・コード及びマスク情報
を参照してブランチすべきか否かが決定される。
第5図はブランチ決定処理の詳細を説明するための図で
ある。第5図において、18はコンディション・コード
・レジスタ、19はマスク・レジスタ、20は分岐決定
回路、21と22は命令バッファをそれぞれ示している
。コンディション・コード・レジスタ18には演算ユニ
ットで生成されたコンディション・コードがセットされ
、マスク・レジスタには条件付きブランチ命令のマスク
情報がセットされる0分岐決定回路20は、コンディシ
ョン・コード及びマスク情報を参照してブランチすべき
か否かを決定する。命令バッファ21には命令がシーケ
ンシャルに進むときの命令が先取りされて格納されてお
り、命令バッファ22にはブランチ先の命令が格納され
ている。ブランチが成功すると、命令バッファ22の命
令が取出され、命令パイプラインに投入される。
パイプライン制御を用いたデータ処理装置において、ブ
ランチ命令を高速化することが必要である。ブランチ命
令にもいろいろあるが、その内で条件付きブランチ命令
は高速化し難い。何故ならかなりの確率でブランチ命令
の直前の命令でコンディション・コードを変更する場合
が多いからである。コンディション・コードを変更する
命令の中でも、複雑な演算の結果に従ってコンディショ
ン・コードを生成する命令と、簡単な演算(例えば、演
算の入力データが0か否かによってコンディション・コ
ードを決定する命令、入力データとマスクによってコン
ディション・コードを決定する命令、人力データと即値
によって論理演算の結果コンディション・コードを決定
する命令)によってコンディション・コードを決定する
命令がある。後者の命令としては、L T (Load
 And Te5t)R命令やLT命令、NI命令、O
I命令、XI命令、TM(Test Under Ma
sk)命令などがある。
また、LSIの大集積化により、演算回路で生成された
コンディション・コードをブランチの決定回路に送り、
それからブランチを決定していたのでは、ブランチ先の
命令の実行が遅れてしまう。
〔発明の目的〕
本発明は、上記の考察に基づくものであって、簡単な演
算回路をブランチ決定回路内に設けることにより、コン
ディション・コードを生成すると同時に条件付きブラン
チ命令のマスクをかけて、ブランチ決定を高速化させる
方式を提供することを目的としている。
(目的を達成するための手段〕 そしてそのため本発明のブランチ制御方式は、主記憶又
はレジスタから読出されたオペランド・データを格納す
るオペランド・ワード・レジスタと、演算回路を持つ分
岐決定回路と、条件付きブランチ命令のマスク情報がセ
ントされるマスク・レジスタと、演算ユツトで実行され
る命令のコードを保持する命令コード保持部とを具備す
るパイプライン制御方式のデータ処理装置において、条
件付きブランチ命令の直前の命令がコンディション・コ
ード変更命令に属し且つ簡単な演算でコンディション・
コードを生成できるものである場合には、当該条件付き
ブランチ命令を待ちサイクルを設けることなく実行する
と共に、条件付きブランチ命令の実行フローのバッファ
読出サイクルにおいて、上記分岐決定回路に、上記命令
コード保持部の内容を解読する処理と、直前の命令がコ
ンディション・コード変更命令に属し且つ簡単な演算で
コンディション・コードを生成できるものである場合に
は解読結果に基づいて対応するオペランド・ワード・レ
ジスタの内容を入力し当該入力データを演算してコンデ
ィション・コードを生成する処理と、生成したコンディ
ション・コードと上記マスク・レジスタの内容とを比較
してブランチすべきか否かを決定する処理とを行わせる
ことを特徴とするものである。
〔発明の実施例〕
以下、本発明を図面を参照しつつ説明する。第1図は本
発明のブランチ制御方式を説明するための図である。第
1図において、第1番目のフローはコンディション・コ
ード変更命令の実行フローを示し、第2番目のフローは
条件付きブランチ命。
令の実行フローを示している。第1図のコンディション
・コード変更命令は、簡単な演算によってコンディショ
ン・コードを決定する命令である。
直前の命令がコンディション・コード変更命令であり且
つ簡単な演算によりコンディション・コードを生成でき
るものである場合には、第2番目の条件付きブランチ命
令の実行フローには、第4図に示すようなAWサイクル
は存在しない。第1番目のフローのEサイクルの始めに
オペランド・ワード・レジスタの内容が本発明の分岐決
定回路に送られ、第2番目のフローのBサイクルでブラ
ンチ決定がなされる。
第2図は本発明によるブランチ制御方式の詳細を示す図
である。第2図において、23はE命令コード、24は
分岐決定回路をそれぞれ示している。分岐決定回路24
には、オペランド・ワード・レジスタの内容、マスク・
レジスタ19の内容及びE命令コード23が入力される
。なお、オペランド・ワード・レジスタは9しか示され
ていないが、実際には10.11の内容も入力される。
E命令コード23は演算ユニットで実行される命令の種
類を示すものである。分岐決定回路24は簡単な演算回
路を有している。そして、E命令コード23を解読して
、所定種類のコンディション・コード変更命令であった
場合には、何れのオペランド・ワード・レジスタを選択
すべきかを判断し、選択したオペランド・ワード・レジ
スタの内容とE命令コードに基づいてコンディション・
コードを生成し、生成したコンディション・コードとマ
スク・レジスタ19の内容とを比較してブランチずべき
か否かの判定を行う。分岐(ブランチ)決定は第2フロ
ーのWサイクルが始まる時に既に完了しているので、ブ
ランチ先命令の実行を従来方式に比して1サイクル早く
開始させることができる。
〔発明の効果〕
以上の説明から明らかなように、本発明によれば、パイ
プライン制御方式のデータ処理装置におけるブランチ決
定を高速化することが出来る。
【図面の簡単な説明】
第1図は本発明のブランチ制御方式を説明する図、第2
図は本発明によるブランチ制御方式の詳細を示す図、第
3図はパイプライン制御方式の命令制御部の概要を示す
図、第4図はパイプライン制御方式のデータ処理装置に
おける従来のブランチ制御方式を説明する図、第5図は
ブランチ決定処理の詳細を説明するための図である。 1・・・命令語レジスタ、2・・・セレクタ、3・・・
ベース・レジスタ、4・・・インデックス・レジスタ、
5・・・ディスプレイスメント・レジスタ、6・・・ア
ドレス加算器、7・・・アドレス・レジスタ、8・・・
記憶制御部、9ないし11・・・オペランド・ワード・
レジスタ、12・・・演算制御部、13・・・結果レジ
スタ、14・・・中間レジスタ、15・・・汎用レジス
タ、16・・・浮動小数点レジスタ、17・・・PSW
コントロール・レジスタ、18・・・コンディション・
コード・レジスタ、19・・・マスク・レジスタ、20
・・・分岐決定回路、21と22・・・命令バッファ、
23・・・E命令コード、24・・・分岐決定回路。

Claims (1)

    【特許請求の範囲】
  1. 主記憶又はレジスタから読出されたオペランド・データ
    を格納するオペランド・ワード・レジスタと、演算回路
    を持つ分岐決定回路と、条件付きブランチ命令のマスク
    情報がセットされるマスク・レジスタと、演算ユットで
    実行される命令のコードを保持する命令コード保持部と
    を具備するパイプライン制御方式のデータ処理装置にお
    いて、条件付きブランチ命令の直前の命令がコンディシ
    ョン・コード変更命令に属し且つ簡単な演算でコンディ
    ション・コードを生成できるものである場合には、当該
    条件付きブランチ命令を待ちサイクルを設けることなく
    実行すると共に、条件付きブランチ命令の実行フローの
    バッファ読出サイクルにおいて、上記分岐決定回路に、
    上記命令コード保持部の内容を解読する処理と、直前の
    命令がコンディション・コード変更命令に属し且つ簡単
    な演算でコンディション・コードを生成できるものであ
    る場合には解読結果に基づいて対応するオペランド・ワ
    ード・レジスタの内容を入力し当該入力データを演算し
    てコンディション・コードを生成する処理と、生成した
    コンディション・コードと上記マスク・レジスタの内容
    とを比較してブランチすべきか否かを決定する処理とを
    行わせることを特徴とするブランチ制御方式。
JP24265685A 1985-10-31 1985-10-31 ブランチ制御方式 Pending JPS62103736A (ja)

Priority Applications (1)

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JP24265685A JPS62103736A (ja) 1985-10-31 1985-10-31 ブランチ制御方式

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JP24265685A JPS62103736A (ja) 1985-10-31 1985-10-31 ブランチ制御方式

Publications (1)

Publication Number Publication Date
JPS62103736A true JPS62103736A (ja) 1987-05-14

Family

ID=17092285

Family Applications (1)

Application Number Title Priority Date Filing Date
JP24265685A Pending JPS62103736A (ja) 1985-10-31 1985-10-31 ブランチ制御方式

Country Status (1)

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JP (1) JPS62103736A (ja)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5441641A (en) * 1977-09-09 1979-04-03 Hitachi Ltd Data processing system having data producing unit
JPS57755A (en) * 1980-06-02 1982-01-05 Hitachi Ltd Information processor
JPS5860355A (ja) * 1981-10-07 1983-04-09 Nec Corp 情報処理装置
JPS5896345A (ja) * 1981-12-02 1983-06-08 Hitachi Ltd 階層型演算方式
JPS58158745A (ja) * 1982-03-12 1983-09-21 Nec Corp パイプライン制御形情報処理装置
JPS6015745A (ja) * 1983-07-06 1985-01-26 Nec Corp 情報処理装置

Patent Citations (6)

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