JPS60183668A - マルチプロセツサシステム - Google Patents
マルチプロセツサシステムInfo
- Publication number
- JPS60183668A JPS60183668A JP59039085A JP3908584A JPS60183668A JP S60183668 A JPS60183668 A JP S60183668A JP 59039085 A JP59039085 A JP 59039085A JP 3908584 A JP3908584 A JP 3908584A JP S60183668 A JPS60183668 A JP S60183668A
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- JP
- Japan
- Prior art keywords
- bus
- signal
- occupancy
- path
- unit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
- Multi Processors (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
本発明はプロセッサのパス占有１１！１間を計ＩＩ！ｉ
Ｌ、所ｄ Ｉｆ！＋間−、イｊか継ｋｉｄしたとき、バ
ス占イ１プロセッサのパス占有権を自動的にリセットす
るマルチプロセッサシステムに関するものである。
Ｌ、所ｄ Ｉｆ！＋間−、イｊか継ｋｉｄしたとき、バ
ス占イ１プロセッサのパス占有権を自動的にリセットす
るマルチプロセッサシステムに関するものである。
［従来技術］
近年、パーソナルコンピュータにおいてもＬＳＩ技術の
進捗及び高速性の要求から、マルチプロセッサシステム
が広く使用されるようになってきた。例えば１チツプで
構成されたＤＭＡコントａ−ラ、テイスクコントローラ
なとのようなものから各種インクフェースを制御コ１１
するボードレヘルのものまでマルチプロセッサシステム
か４１１′１築されている。
進捗及び高速性の要求から、マルチプロセッサシステム
が広く使用されるようになってきた。例えば１チツプで
構成されたＤＭＡコントａ−ラ、テイスクコントローラ
なとのようなものから各種インクフェースを制御コ１１
するボードレヘルのものまでマルチプロセッサシステム
か４１１′１築されている。
一般にマルチプロセッサシステムにおけるパスの占右荀
・のＷ ｆ！ｆ力法方法１ｒ！々あるが、占右荀：を）
ｔつているプロセッサが異常を起こした場合ても占有権
の放棄はそのプロセッサに任されている。従って、ブー
ロセツサによっては異常状逆光生後バスをＩ（ｊ有した
まま動作を停止してしまう場合もあり、その時にはシス
テムがロックする最悪のＪＵＧ態を招く。
・のＷ ｆ！ｆ力法方法１ｒ！々あるが、占右荀：を）
ｔつているプロセッサが異常を起こした場合ても占有権
の放棄はそのプロセッサに任されている。従って、ブー
ロセツサによっては異常状逆光生後バスをＩ（ｊ有した
まま動作を停止してしまう場合もあり、その時にはシス
テムがロックする最悪のＪＵＧ態を招く。
本発明は上述した従来技術の欠点に鋸１みてなされたも
のであって、その目的とする所は、パス占有権を持って
いるプロセッサが異常を起こした場合、パス占有権の放
棄を異常が発生したプロセッサに任せず、／ヘスの占有
状態を監視している。】１時手段の計時にノ＾づきす七
ット手段によりパス占有のリセット（放Ｓ）が強制的に
なされるマルチプロセッサシステムを提供することにあ
る。
のであって、その目的とする所は、パス占有権を持って
いるプロセッサが異常を起こした場合、パス占有権の放
棄を異常が発生したプロセッサに任せず、／ヘスの占有
状態を監視している。】１時手段の計時にノ＾づきす七
ット手段によりパス占有のリセット（放Ｓ）が強制的に
なされるマルチプロセッサシステムを提供することにあ
る。
本発明の他の目的はパス占有時の異１リチ検出を各プロ
セッサに持たせるという負荷を少なくすることにある。
セッサに持たせるという負荷を少なくすることにある。
〔実施例］
以下、本発明を実施例に従って３１細に説明する。実施
例の説明において共通の参照番号は共通の構成を示す。
例の説明において共通の参照番号は共通の構成を示す。
第１図は各プロセッサユニットがシステムパスを介して
＋ａ ＃；ａされているマルチプロセッサシステムを示
すシステム構成図である。第１図のシステム構成はロー
カルパスｌに接わにされたＣＰ’Ｕ１１、ＤＭＡコント
ローラ１２、バス権要求回路１３から成るユニツｌ−１
、ローカルパス２に接続されたパス監視装置２１、パス
４Ｍ’制御回路２２から成るユニット２、ローカルパス
３に接続されたフロッピィディスク装置等にＩ１０装置
３１．Ｉ１０コントローラ３２、バス権要求回路３３か
ら成るユニット３、及びメモリ４１を−・例として図示
しである。この例においては、プロセッサユニット３が
／ヘスの＋１ｉ右イ＾・をイリ、フロッピィディスク等
のＩ１０装置３１からのデータをＩ１０コントローラ３
２の制御のもとてメモリ４１に転送している状７Ａ′、
を示１７ている。この時、ユニッｌ−１はシステム／ヘ
スｌＯから切り離されている。従ってデータ転送はユニ
ット３からメモリ４１に行なわれる。
＋ａ ＃；ａされているマルチプロセッサシステムを示
すシステム構成図である。第１図のシステム構成はロー
カルパスｌに接わにされたＣＰ’Ｕ１１、ＤＭＡコント
ローラ１２、バス権要求回路１３から成るユニツｌ−１
、ローカルパス２に接続されたパス監視装置２１、パス
４Ｍ’制御回路２２から成るユニット２、ローカルパス
３に接続されたフロッピィディスク装置等にＩ１０装置
３１．Ｉ１０コントローラ３２、バス権要求回路３３か
ら成るユニット３、及びメモリ４１を−・例として図示
しである。この例においては、プロセッサユニット３が
／ヘスの＋１ｉ右イ＾・をイリ、フロッピィディスク等
のＩ１０装置３１からのデータをＩ１０コントローラ３
２の制御のもとてメモリ４１に転送している状７Ａ′、
を示１７ている。この時、ユニッｌ−１はシステム／ヘ
スｌＯから切り離されている。従ってデータ転送はユニ
ット３からメモリ４１に行なわれる。
次に、一般的なバス槙・の受け渡し方法を第２図及び第
３図を用いて説明する。
３図を用いて説明する。
今、ユニット３のバス権要求回路３３からバス権を要求
する場合を示す。この時はバスイ＾゛要求回路３３から
バス要求信＋；−３４がパス権制御回路２２に出力され
る。この様子は、第３図のタイミングチャートにも示さ
れている。パス櫂制御回路２２はバス権要求信号３４が
人力されるどパス占有状態を示すバス状ｙル信け２３を
参！１（ミし、システムパスが未使用状態であればパス
使用許可信号３５がバス荀・制御回路２２からバス権費
求回路３３に出力される。第３図において、バス権要求
信号３４が出力されたとき、システムパス１０はユニッ
トｌにより使用されているので、パス状態イ、１号がＨ
ＩＧＨ状ｙｄ；に遷移したとき、パス１！１１ｊ丁信号
３５がＬＯＷに遷移し、次にパス状態信号２３もＬＯＷ
レベルになり、システム／ヘス１０か使用状７１２（に
なる。この状態は図のの時点て発生している。
する場合を示す。この時はバスイ＾゛要求回路３３から
バス要求信＋；−３４がパス権制御回路２２に出力され
る。この様子は、第３図のタイミングチャートにも示さ
れている。パス櫂制御回路２２はバス権要求信号３４が
人力されるどパス占有状態を示すバス状ｙル信け２３を
参！１（ミし、システムパスが未使用状態であればパス
使用許可信号３５がバス荀・制御回路２２からバス権費
求回路３３に出力される。第３図において、バス権要求
信号３４が出力されたとき、システムパス１０はユニッ
トｌにより使用されているので、パス状態イ、１号がＨ
ＩＧＨ状ｙｄ；に遷移したとき、パス１！１１ｊ丁信号
３５がＬＯＷに遷移し、次にパス状態信号２３もＬＯＷ
レベルになり、システム／ヘス１０か使用状７１２（に
なる。この状態は図のの時点て発生している。
同様にユニツ）１が／ヘス擢を獲得するまでを■に示す
。今、ユニット３のパス使用が終Ｙするとパス状態信号
２３はＨＩＧＨとなり（ニ）、ハス未使用状態を示す。
。今、ユニット３のパス使用が終Ｙするとパス状態信号
２３はＨＩＧＨとなり（ニ）、ハス未使用状態を示す。
従ってノ；述の様に、ユニツト１のパス要求か受信けら
れ（ホ）、パス状ｊε；信号２３はＬＯＷのパス使用状
ｊルになる（へ）。
れ（ホ）、パス状ｊε；信号２３はＬＯＷのパス使用状
ｊルになる（へ）。
次にパスｉｉ’ｌ’ ＋ＩＩ ４：ｊ ’Ｉ、’Ｊが出
力され、パス占イ１中のユニットが障害などで１４１１
！＃間パス占有状態となった場合の動作を第４図（ａ）
、（ｂ）及び第５図を参照して説明する。
力され、パス占イ１中のユニットが障害などで１４１１
！＃間パス占有状態となった場合の動作を第４図（ａ）
、（ｂ）及び第５図を参照して説明する。
第４ 図（ａ ）で、５０は各ユニットにバス権ヲ放棄
させるクリヤ信号、５１はパス監視装置２１のステータ
スイ、）吟である。
させるクリヤ信号、５１はパス監視装置２１のステータ
スイ、）吟である。
またパス監視装置２１のパス占有放棄のりセット発生回
路の詳細を示す第４図（ｂ）で２１１は多入力ＮＡＮＤ
回路であり、この回路の出力は、タイマ回路２１２のリ
セット端子に供給されている。タイマ回路２１２へのタ
イムアウト時間の設冗は信号２４↓こよって行う。２５
はタイマ回路２１２の出力であり、２１３はリセット発
生回路であり、イｉ’ｓ号２５の出力時にパス状疋（４
１’ｊ号・２３及びパス使用１作可信壮１５〜３５によ
りクリフイ１１号５０及びステータスイ、−１号５１を
形成する。
路の詳細を示す第４図（ｂ）で２１１は多入力ＮＡＮＤ
回路であり、この回路の出力は、タイマ回路２１２のリ
セット端子に供給されている。タイマ回路２１２へのタ
イムアウト時間の設冗は信号２４↓こよって行う。２５
はタイマ回路２１２の出力であり、２１３はリセット発
生回路であり、イｉ’ｓ号２５の出力時にパス状疋（４
１’ｊ号・２３及びパス使用１作可信壮１５〜３５によ
りクリフイ１１号５０及びステータスイ、−１号５１を
形成する。
次に動作を第５図のタイミングチャートを参照して説明
する。
する。
第３図Ｂ （＝Ｊ近において示されているタイミングに
おいてユニッｌ−１がバス権を＄ １１）したとする。
おいてユニッｌ−１がバス権を＄ １１）したとする。
ユニツｌ−１は信号２３をＬＯＷにし、稼動状態に入っ
た小を他のプロセッサユニット、バス権制御回路に示す
。パス状＃；信号２３及びパス使用、負ＩＩｆイ、−１
号１５はパス監視装置グ２１内に設けられたタイマ回路
２１２のリセット端子にうえられており、リセットが解
除され５１時動作をスタートする。この後でユニットｌ
に障害が発生し、４’ｉ ｉ′ｊ２３のＬＯＷ状ｙハ；
を解除できないまま、ユニッｌ ｌがロック状ｆｆ、に
なると、パス監視装置２１の中にあるタイマ回路２１２
の計時が進み、設定時間後に許可信Ｘ″ｆ２５か形成さ
れる。これを受けて、回路２１３はパス権放棄イ、１号
であるリセット信け５０をバス権費求回路１３に出力し
、ユニット１に強制的にバス権を放棄させると共に、信
号１５から２３の状１ハ；に応じたステータス５１を出
力し、不図示のホストコンピュータにユニット１の障害
情＋ｌＪを伝える。
た小を他のプロセッサユニット、バス権制御回路に示す
。パス状＃；信号２３及びパス使用、負ＩＩｆイ、−１
号１５はパス監視装置グ２１内に設けられたタイマ回路
２１２のリセット端子にうえられており、リセットが解
除され５１時動作をスタートする。この後でユニットｌ
に障害が発生し、４’ｉ ｉ′ｊ２３のＬＯＷ状ｙハ；
を解除できないまま、ユニッｌ ｌがロック状ｆｆ、に
なると、パス監視装置２１の中にあるタイマ回路２１２
の計時が進み、設定時間後に許可信Ｘ″ｆ２５か形成さ
れる。これを受けて、回路２１３はパス権放棄イ、１号
であるリセット信け５０をバス権費求回路１３に出力し
、ユニット１に強制的にバス権を放棄させると共に、信
号１５から２３の状１ハ；に応じたステータス５１を出
力し、不図示のホストコンピュータにユニット１の障害
情＋ｌＪを伝える。
以下このパスイカの受け渡し失敗ｌ１１Ｊにおける障害
の防止について更に：；′（細に説明する。第３図Ｂに
図示の如く、ユニット１のパス擢黄求回路１３から要求
イ、−１号１４が出力され、これがバス権制御回路２２
によって受け千ｊけられ許可信ｓ３１５がバス権制御回
路２２から出力される。その後ユニットｌに障害が発生
し、パス使用を示す状態信号２３をＨＩＧＨにすること
なくロック状態になったとすると、システム全体もロッ
クという状態に陥ってしまう。本発明の実施例において
は、パス、１１町帖号１５がアクティブになるとタイマ
回路２１２が計時を開始し、クロックＣＬＫを順次１，
１数し、設定時間後に出力信号２５が出力され、リセッ
ト発生回路２１３よりバス解除信−号５０が出力されそ
れを受けユニツｌ−１は初期化される。又同１１１ｉに
、ステータス信号５１がホスト側に出力され１“、１害
内容が明らかになる。
の防止について更に：；′（細に説明する。第３図Ｂに
図示の如く、ユニット１のパス擢黄求回路１３から要求
イ、−１号１４が出力され、これがバス権制御回路２２
によって受け千ｊけられ許可信ｓ３１５がバス権制御回
路２２から出力される。その後ユニットｌに障害が発生
し、パス使用を示す状態信号２３をＨＩＧＨにすること
なくロック状態になったとすると、システム全体もロッ
クという状態に陥ってしまう。本発明の実施例において
は、パス、１１町帖号１５がアクティブになるとタイマ
回路２１２が計時を開始し、クロックＣＬＫを順次１，
１数し、設定時間後に出力信号２５が出力され、リセッ
ト発生回路２１３よりバス解除信−号５０が出力されそ
れを受けユニツｌ−１は初期化される。又同１１１ｉに
、ステータス信号５１がホスト側に出力され１“、１害
内容が明らかになる。
以上説明した様にパス状ｆ１２．信号２３に）１（づき
タイマ回路２１２の計時をスタートし、占４１椿が連続
して長１１′＋：間回−ユニットにり−えられているか
を監視することにより、占有権を取（１１シたユニツＩ
・の障害を容易に発見でき、このユニッＩ・のパス占有
を放棄させることによりシステム全体のロックの発生を
防止できる。
タイマ回路２１２の計時をスタートし、占４１椿が連続
して長１１′＋：間回−ユニットにり−えられているか
を監視することにより、占有権を取（１１シたユニツＩ
・の障害を容易に発見でき、このユニッＩ・のパス占有
を放棄させることによりシステム全体のロックの発生を
防止できる。
［効果］
以」二述べた如く本発明によれは、マルチプロセッサシ
ステムをオ＾１成するプロセッサのパス占イ１可能状態
が所定１１４ｊ間以」二継続するかを監視し、パス占有
状態か継続したＩ＋！、−には１１亥プロセツサにバス
占有＋ｉＪ能状態を放棄させる。このため特定のプロセ
ッサによるパスの独占を例′除でき、障害に関係のない
プロセッサによるシステムパスの使用をｉＴｆ能とし、
プロセッサに生じたＦ１丁１の波及効果を最小限のもの
とする。また本発明によれば１つのパス脚視装置で全シ
ステム４１″Ｊ成プロセツサ各々にバス占有権リセット
のための多大の負荷を′ｊえることのないマルチプロセ
ッサシステムが提供できる。
ステムをオ＾１成するプロセッサのパス占イ１可能状態
が所定１１４ｊ間以」二継続するかを監視し、パス占有
状態か継続したＩ＋！、−には１１亥プロセツサにバス
占有＋ｉＪ能状態を放棄させる。このため特定のプロセ
ッサによるパスの独占を例′除でき、障害に関係のない
プロセッサによるシステムパスの使用をｉＴｆ能とし、
プロセッサに生じたＦ１丁１の波及効果を最小限のもの
とする。また本発明によれば１つのパス脚視装置で全シ
ステム４１″Ｊ成プロセツサ各々にバス占有権リセット
のための多大の負荷を′ｊえることのないマルチプロセ
ッサシステムが提供できる。
第１図はマルチプロセッサシステムのシステム構成の一
例を示すシステム描成図、 第２図はハス権の受け＆Ｉｆｆしを説明するだめの１説
明図、 第３図はパス権の受け渡し、ハス権放棄信弓を生成する
動作を説明するためのタイミングチャート、 第４図（ａ）は本発明の実施例の要部を説明するだめの
ブロック図、 第４図（ｂ）はバス省視装置２１の訂ａｔを示す回路図
、 第５図は第４図（ｂ）の他側の動作を説明するだめのタ
イミングチャートである。
例を示すシステム描成図、 第２図はハス権の受け＆Ｉｆｆしを説明するだめの１説
明図、 第３図はパス権の受け渡し、ハス権放棄信弓を生成する
動作を説明するためのタイミングチャート、 第４図（ａ）は本発明の実施例の要部を説明するだめの
ブロック図、 第４図（ｂ）はバス省視装置２１の訂ａｔを示す回路図
、 第５図は第４図（ｂ）の他側の動作を説明するだめのタ
イミングチャートである。
Claims (1)
- 孔１砂のプロセッサが時分ｉ％ｌ的にバスを使用するマ
ルチプロセッサシステムにおいて、各プロセッサのハス
占イｉ ｌ１１１間を計１１１＋−する。ｉ−１］Ｉ！
？手段と、該計１１ｊｊ“ｒ段か所”、ｊｌ Ｉ＋、！
、間を１；１時したときに面記バスをＩＩｊ有している
プロセッサの７ヘス占右４６ｉをリセットするリセット
手段を、没けたことを特徴とするマルチプロセッサシス
テム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59039085A JPS60183668A (ja) | 1984-03-01 | 1984-03-01 | マルチプロセツサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59039085A JPS60183668A (ja) | 1984-03-01 | 1984-03-01 | マルチプロセツサシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60183668A true JPS60183668A (ja) | 1985-09-19 |
Family
ID=12543245
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59039085A Pending JPS60183668A (ja) | 1984-03-01 | 1984-03-01 | マルチプロセツサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60183668A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02226356A (ja) * | 1988-12-30 | 1990-09-07 | Alcatel Nv | マルチバス多重プロセッサシステムのブロッキングを解除する方法 |
-
1984
- 1984-03-01 JP JP59039085A patent/JPS60183668A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02226356A (ja) * | 1988-12-30 | 1990-09-07 | Alcatel Nv | マルチバス多重プロセッサシステムのブロッキングを解除する方法 |
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