JPS63101948A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
- Publication number
- JPS63101948A JPS63101948A JP61248015A JP24801586A JPS63101948A JP S63101948 A JPS63101948 A JP S63101948A JP 61248015 A JP61248015 A JP 61248015A JP 24801586 A JP24801586 A JP 24801586A JP S63101948 A JPS63101948 A JP S63101948A
- Authority
- JP
- Japan
- Prior art keywords
- error
- bus
- request
- function
- parity
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 claims description 5
- 230000006870 function Effects 0.000 abstract description 15
- 238000011084 recovery Methods 0.000 abstract description 9
- 238000010586 diagram Methods 0.000 description 5
- 230000004044 response Effects 0.000 description 1
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
バスアービタすなわちバス使用権調停回路を備えるデー
タ処理装置において、構成装置に誤りが発生したとき、
誤りの性質によってはバス使用権調停回路の機能を停止
させ、誤りが他に波及するのを防止した。
タ処理装置において、構成装置に誤りが発生したとき、
誤りの性質によってはバス使用権調停回路の機能を停止
させ、誤りが他に波及するのを防止した。
この発明はバス使用権調停回路を備えるデータ処理装置
に関するものである。
に関するものである。
第3図は共通バスによって接続される2台の中央処理装
置(CPU ’) 41・42・共用メモリ43・3台
の入出力装置44・45・46・ならびにバス使用権調
停回路2aから成るデータ処理装置の例である。
置(CPU ’) 41・42・共用メモリ43・3台
の入出力装置44・45・46・ならびにバス使用権調
停回路2aから成るデータ処理装置の例である。
中央処理装置41と42.共有メモリ43.ならびに入
出力装置44と45と46はすべて、いわゆるバスマス
ク(rバス要求装置」とよぶ)であり、バス使用権調停
回路2aに対しバス使用権を要求することができる。
出力装置44と45と46はすべて、いわゆるバスマス
ク(rバス要求装置」とよぶ)であり、バス使用権調停
回路2aに対しバス使用権を要求することができる。
各バス要求装置はバス使用の必要が生ずると。
所定のタイミングでバス使用権調停回路2aに対しバス
使用権を要求する。
使用権を要求する。
バス使用権調停回路2aはバス要求装置のどれかからの
バス使用権の要求を受理すると、各バス要求装置に与え
られている優先順位その他の規準にしたがって、これら
の要求を調停してバス使用権を付与すべきバス要求装置
を決定する。
バス使用権の要求を受理すると、各バス要求装置に与え
られている優先順位その他の規準にしたがって、これら
の要求を調停してバス使用権を付与すべきバス要求装置
を決定する。
このような構成のデータ処理装置においては。
たとえば入出力装置44がバス使用権を獲得して共有メ
モリ43との間で読取りや書込みの処理の際に共有メモ
リ43の誤りを検出した場合には、直ちにその誤りを回
復できることが望ましい。
モリ43との間で読取りや書込みの処理の際に共有メモ
リ43の誤りを検出した場合には、直ちにその誤りを回
復できることが望ましい。
〔従来の技術と発明が解決しようとする問題点〕複数の
バス要求装置とバス使用権調停回路とを有する従来のデ
ータ処理装置には、各装置に何等かの誤りが発生した際
にバス使用権調停回路の機能を停止させるための手段を
設けていなかった。
バス要求装置とバス使用権調停回路とを有する従来のデ
ータ処理装置には、各装置に何等かの誤りが発生した際
にバス使用権調停回路の機能を停止させるための手段を
設けていなかった。
このため、あるバス要求装置がバス使用権を獲得してた
とえば共有メモリからデータを読み取る際に共有メモリ
に何等かの誤りが発生しても、たとえばそのバス要求装
置が誤り回復させる機能を持たないものの場合には、直
ちに誤りを回復することができないので、後に他のバス
要求装置が同じ共有メモリから同じデータを読み取る際
に同じ誤りを繰り返すという問題点があった。
とえば共有メモリからデータを読み取る際に共有メモリ
に何等かの誤りが発生しても、たとえばそのバス要求装
置が誤り回復させる機能を持たないものの場合には、直
ちに誤りを回復することができないので、後に他のバス
要求装置が同じ共有メモリから同じデータを読み取る際
に同じ誤りを繰り返すという問題点があった。
すなわち1本発明の目的は、バス使用権調停回路を備え
るデータ処理装置において何等かの誤りが発生したとき
、バス使用権調停回路の機能を停止させることによって
、この間にたとえば誤り回復機能を持つ中央処理装置に
よって誤りを回復し誤りが他に波及するのを防止するこ
とにある。
るデータ処理装置において何等かの誤りが発生したとき
、バス使用権調停回路の機能を停止させることによって
、この間にたとえば誤り回復機能を持つ中央処理装置に
よって誤りを回復し誤りが他に波及するのを防止するこ
とにある。
本発明によるデータ処理装置は、第1図の原理図に示す
ように。
ように。
共通バスや共通バスに接続される装置に所定の誤りが発
生したことを検出する検出回路lと。
生したことを検出する検出回路lと。
前記誤りの発生が検出されたときを除き、共通バスに接
続される複数のバス要求装置の何れかから受理したバス
使用要求を調停して、これらの中からバス使用権を付与
すべき1台のバス要求装置を決定するバス使用権調停回
路2とを備えたものである。
続される複数のバス要求装置の何れかから受理したバス
使用要求を調停して、これらの中からバス使用権を付与
すべき1台のバス要求装置を決定するバス使用権調停回
路2とを備えたものである。
あるバス要求装置がバス使用権を獲得して何等かの処理
を実行中に、何等かの装置における何等かの誤りを検出
した場合には、バス使用権調停回路の機能を停止させる
ものであり、この間に誤り回復機能をもつたとえば中央
処理装置によって誤りを回復することができ、他の装置
に対する誤りの波及を防止することができる。
を実行中に、何等かの装置における何等かの誤りを検出
した場合には、バス使用権調停回路の機能を停止させる
ものであり、この間に誤り回復機能をもつたとえば中央
処理装置によって誤りを回復することができ、他の装置
に対する誤りの波及を防止することができる。
第2図は本発明の一実施例の構成図で、検出回路1は、
特定の誤り検出信号(ERROR)を入力とするOR回
路11と、 OR回路11の出力をランチする第一のラ
ンチ12とによって構成し、またバス使用権調停回路2
は、所定の誤りの発生が検出されたときを除き、共通バ
スに接続される複数のバス要求装置の何れかから受理し
たバス使用要求信号(BREQ)をランチする第二のラ
ッチ21と、バス使用要求信号を受理したバス使用装置
の中から、バス使用権を付与する1台のバス要求装置を
選定する処理部22とによって構成したものである。
特定の誤り検出信号(ERROR)を入力とするOR回
路11と、 OR回路11の出力をランチする第一のラ
ンチ12とによって構成し、またバス使用権調停回路2
は、所定の誤りの発生が検出されたときを除き、共通バ
スに接続される複数のバス要求装置の何れかから受理し
たバス使用要求信号(BREQ)をランチする第二のラ
ッチ21と、バス使用要求信号を受理したバス使用装置
の中から、バス使用権を付与する1台のバス要求装置を
選定する処理部22とによって構成したものである。
その他、3は中央処理装置など誤り回復機能を持つバス
要求装置からのバス使用要求信号をランチする第三のラ
ッチである。
要求装置からのバス使用要求信号をランチする第三のラ
ッチである。
各バス要求装置は何れも、共通バスを使用する必要が生
じた際それぞれバス使用要求信号を送出し、これらのう
ち誤り回復処理機能を持たないバス要求装置が送出した
バス使用要求信号は第二のラッチ21によって、また誤
り回復処理機能を持つバス要求装置が送出したバス使用
要求信号は第三のラッチ3によってラッチされる。
じた際それぞれバス使用要求信号を送出し、これらのう
ち誤り回復処理機能を持たないバス要求装置が送出した
バス使用要求信号は第二のラッチ21によって、また誤
り回復処理機能を持つバス要求装置が送出したバス使用
要求信号は第三のラッチ3によってラッチされる。
処理部22は、予めテーブルとして記憶した各バス要求
装置に付与しである優先順位、および各種のバス使用権
の付与条件を参照して、バス要求信号を送出したバス要
求装置の中の一つを決定し。
装置に付与しである優先順位、および各種のバス使用権
の付与条件を参照して、バス要求信号を送出したバス要
求装置の中の一つを決定し。
これにバス使用許可信号を送出する。
共有メモリのパリティエラー・FCCエラー・バスアド
レスのパリティエラーなどの所定の誤りが検出されると
、このあと処理部22は、誤り回復機能をもたないバス
要求装置がバス使用要求信号を送出しても、これらに対
しては使用許可信号を送出せず、中央処理装置などの誤
り回復機能をもつバス要求装置が送出したバス使用要求
信号に対してのみバス使用許可信号を送出する。
レスのパリティエラーなどの所定の誤りが検出されると
、このあと処理部22は、誤り回復機能をもたないバス
要求装置がバス使用要求信号を送出しても、これらに対
しては使用許可信号を送出せず、中央処理装置などの誤
り回復機能をもつバス要求装置が送出したバス使用要求
信号に対してのみバス使用許可信号を送出する。
したがって、中央処理装置などの誤り回復機能をもつバ
ス要求装置によって、たとえば共有メモリのパリティエ
ラーであれば、誤りが発生したアドレスの読取り書込み
テストによってハードエラーとソフトエラーとを切り分
けたり、誤りが発生したときのバス要求装置に対し再書
込みの指示を出すなどの誤り回復処理をおこなう。
ス要求装置によって、たとえば共有メモリのパリティエ
ラーであれば、誤りが発生したアドレスの読取り書込み
テストによってハードエラーとソフトエラーとを切り分
けたり、誤りが発生したときのバス要求装置に対し再書
込みの指示を出すなどの誤り回復処理をおこなう。
また、これが終了すれば第一のラッチ12をリセットす
ることによって、誤りを検出する前の状態でバス使用権
調停回路2の動作を開始する。
ることによって、誤りを検出する前の状態でバス使用権
調停回路2の動作を開始する。
以上説明したように2本発明のデータ処理装置では、構
成装置に何等かの誤りが発生しても他の装置が同じ誤り
を繰り返すことを防止できる。
成装置に何等かの誤りが発生しても他の装置が同じ誤り
を繰り返すことを防止できる。
第1図は本発明の原理図。
第2図は実施例の構成図。
第3図は利用分野の説明図である。
これらの図において。
1は検出回路、 2はバス使用権調停回路。
11はOR回路、 12は第一のラッチ。
21は第二のラッチ、22は処理部。
3は第三のラッチを表す。 ツー1
1、−二4 第1図 第2図 第3図
1、−二4 第1図 第2図 第3図
Claims (1)
- 【特許請求の範囲】 共通バスまたは共通バスに接続される装置に所定の誤り
が発生したことを検出する検出回路(1)と、 前記誤りの発生が検出されたときを除き共通バスに接続
される複数のバス要求装置の何れかから受理したバス使
用要求を調停してバス使用権を付与すべきバス要求装置
を決定するバス使用権調停回路(2)とを備えることを
特徴とするデータ処理装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61248015A JPS63101948A (ja) | 1986-10-17 | 1986-10-17 | デ−タ処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61248015A JPS63101948A (ja) | 1986-10-17 | 1986-10-17 | デ−タ処理装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63101948A true JPS63101948A (ja) | 1988-05-06 |
Family
ID=17171926
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61248015A Pending JPS63101948A (ja) | 1986-10-17 | 1986-10-17 | デ−タ処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63101948A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH025162A (ja) * | 1988-06-24 | 1990-01-10 | Fujitsu Ltd | バス制御方式 |
EP0371274A2 (en) * | 1988-11-28 | 1990-06-06 | International Business Machines Corporation | Handling of errors in a storage key |
JPH0346130A (ja) * | 1989-07-14 | 1991-02-27 | Matsushita Electric Ind Co Ltd | 光記録再生装置 |
JPH086868A (ja) * | 1994-06-15 | 1996-01-12 | Nec Corp | バス障害監視システム |
-
1986
- 1986-10-17 JP JP61248015A patent/JPS63101948A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH025162A (ja) * | 1988-06-24 | 1990-01-10 | Fujitsu Ltd | バス制御方式 |
EP0371274A2 (en) * | 1988-11-28 | 1990-06-06 | International Business Machines Corporation | Handling of errors in a storage key |
JPH0346130A (ja) * | 1989-07-14 | 1991-02-27 | Matsushita Electric Ind Co Ltd | 光記録再生装置 |
JPH086868A (ja) * | 1994-06-15 | 1996-01-12 | Nec Corp | バス障害監視システム |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4864496A (en) | Bus adapter module for interconnecting busses in a multibus computer system | |
US4979097A (en) | Method and apparatus for interconnecting busses in a multibus computer system | |
US5613075A (en) | Method and apparatus for providing deterministic read access to main memory in a computer system | |
US5717873A (en) | Deadlock avoidance mechanism and method for multiple bus topology | |
US5274785A (en) | Round robin arbiter circuit apparatus | |
US4611297A (en) | Bus grant circuit | |
EP0443557B1 (en) | Interrupt controller capable of realizing interrupt nesting function | |
PL180029B1 (pl) | System komputerowy z ukladem mostkowym pomiedzy dwiema szynami PL PL PL | |
JPH0690701B2 (ja) | 仲裁回路 | |
US4837767A (en) | Bus adapter module with improved error recovery in a multibus computer system | |
JPS63101948A (ja) | デ−タ処理装置 | |
JPS62154045A (ja) | バス調停方式 | |
JP3236459B2 (ja) | 共通バスのデータ転送における異常処理装置 | |
JPH04127261A (ja) | マルチプロセッサシステム | |
JP2007087247A (ja) | バス制御システム | |
JPH0289154A (ja) | 情報処理システム | |
US6073200A (en) | System having processor monitoring capability of an integrated circuits buried, internal bus for use with a plurality of internal masters and a method therefor | |
KR950001232B1 (ko) | Map 네트워크 접속기에서의 버스 중재회로 | |
JP3019323B2 (ja) | イメージメモリのダイレクトアクセス方法 | |
JPS619747A (ja) | バス制御装置 | |
JPS63250753A (ja) | メモリアクセスチエツク方式 | |
JP2667285B2 (ja) | 割込制御装置 | |
JPH025162A (ja) | バス制御方式 | |
JP2614284B2 (ja) | データ処理システムのリセット回路 | |
JP2009301116A (ja) | 割り込み装置及びこれを備えた割り込みシステム |