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JPS6126168A - 情報処理装置のメモリロツク解除方式 - Google Patents

情報処理装置のメモリロツク解除方式

Info

Publication number
JPS6126168A
JPS6126168A JP14830084A JP14830084A JPS6126168A JP S6126168 A JPS6126168 A JP S6126168A JP 14830084 A JP14830084 A JP 14830084A JP 14830084 A JP14830084 A JP 14830084A JP S6126168 A JPS6126168 A JP S6126168A
Authority
JP
Japan
Prior art keywords
memory
central processing
service processor
processing unit
flop
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP14830084A
Other languages
English (en)
Inventor
Toshikatsu Nagasawa
長澤 敏勝
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP14830084A priority Critical patent/JPS6126168A/ja
Publication of JPS6126168A publication Critical patent/JPS6126168A/ja
Pending legal-status Critical Current

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  • Hardware Redundancy (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野」 この発明は情報処理装置において主記憶装置を使用して
いる間、他の中央処理装置からその主記憶装置をアクセ
スできないようにするためにメモリロックを行うものに
おいて、主記憶装置を使用している情報処理装置の障害
発生時に前記メモリロックを解除するためのメモリロッ
ク解除方式に関するものである。
「従来技術」 情報処理装置は一般に複数の中央処理装置と主記憶装置
とから構成されており、中央処理装置は主記憶装置の使
用権を主張するために、他の中央処理装置が主記憶装置
にアクセスできないようにメモリロックを行なう。この
メモリロック機構は、主記憶装置単位にフリップフロッ
プが1個ずつ設けられ、そのフリップフロップかセット
されることによりロックされ、リセットされることによ
りロックが解除されるものである。メモリロック中はメ
モリロックを行なった中央処理装置しかその主記憶装置
にアクセスできないため、そのメモリロックを解除する
まで、その中央処理装置に障害が発生した場合も、他の
中央処理装置はその、主記憶装置ζこアクセスできなく
なるため、システムダウンになることがある。
上記の場合を回避するため、従来においては主記憶装置
内にメモリロックの監視タイマを設け、メモリロックが
行なわれてから一定時間内にメモリロックの解除が行な
われないと、その監視タイマの一定時間を経過したとい
う表示信号によりメモリロックを解除する方式を行なっ
ていた。したがって、主記憶装置内にメモリロックの監
視タイマが必要であった。
この発明の目的は、中央処理装置がメモリロックを行な
いメモリロックの解除を行なうまでの間に、障害が発生
し他の中央処理装置が主記憶装置を使えなくなった場合
に、その障害が発生した中央処理装置(メモリロックを
行なっている)が、その障害発生をサービスプロセッサ
ーに通知することにより、サービスプロセッサーが障害
発生の中央処理装置にエラーリセットを行なうことと同
時にメモリロックが解除され、メモリロックの監視タイ
マを除去したメモリロック解除方式を提供することにあ
る。
「問題点を解決するための手段」 この発明によればサービスプロセッサーを有した中央処
理装置と、その中央処理装置のマイクロプログラムによ
り主記憶装置内のフリップフロップをセットする手段と
、そのフリップフロップがセットされたことにより他の
中央処理装置からの主記憶装置に対するアクセスを抑止
する手段と、そのフリップフロップがセットされた状態
において主記憶装置のロックを要求した中央処理装置が
障害を起こした時、その障害発生をサービスプロセッサ
ーに報告する手段と、その報告を受けたサービスプロセ
ッサーが障害を発生した中央処理装置に対してリセット
を発行することζこよりそのフリップフロップもリセッ
トされる制御手段とから構成される。
「実施例」 次にこの発明の実施例を第1図を参照して説明する。こ
の発明のメモリロック解除方式は、複数の中央処理装置
(CPU)1.中央処理装置(CPU) 。
2と、主記憶装置(MM) 3と、サービスプロセッサ
ー4とから構成されている。中央処理装置1は、主記憶
装置3に対してメモリロック要求信号100を発行する
と、中央処理装置1のマイクロプログラムにより主記憶
装置3上のR−Sフリップフロップ10がセットされる
。このR−Sフリップフロップ10がセットされたこと
により他の中央処理装置2から主記憶装置3にアクセス
ができなくなる。中゛、 中処理装置1は正常に動作した場合メモリロックを解除
するためにメモリロックのリセット制御信号101によ
り、論理和回路20と主記憶装置3とのインタフェース
信号線102とを通ってR−Sフリップフロップ10を
リセットする。
しかし、中央処理装置1がメモリロックを行ない、R−
Sフリップフロップ10をセットした状態で障害が発生
すると、メモリロックの解除を行なうことができなくな
る。この場合中央処理装置1はサービスプロセッサー4
に障害が発生したことをインタフェース信号103によ
って通知する。このインタフェース信号103によって
サービスプロセッサー4は中央処理装置1に対してエラ
ーリセット信号104を発行する。このエラーリセット
信号104は中央処理装置1内の障害表示フリップフロ
ップをリセットすると同時に論理和回路20を通って主
記憶装置1とのインタフェース信号線102を通してR
−Sフリップフロップ10のリセットを行なう。このR
−Sフリップフロップ10がリセットされたことによっ
て他の中央処理装置2から主記憶装置3に対するアクセ
スが可能になる。
また、中央処理装置2側も同様にメモリロック用のR−
Sフリップフロップ11の制御を行うことができ、また
サービスプロセッサー4からのエラーリセット信号11
4により障害表示フリップフロップのリセットとR−S
フリップフロップ11のリセットを行うようにされてい
る。
このように、中央処理装置1がメモリロック中に障害が
発生してメモリロックの解除ができなくなった場合、サ
ービスプロセッサー4のエラーリセットによりメモリロ
ックを解除することにより一他の中央処理装置2が主記
憶装置にアクセスできなくなるのを防ぐことができる。
「発明の効果」 この発明は以上説明したように、サービスプロセッサー
のエラーリセットによりメモリロックを解除する構成に
することにより、メモリロックの監視タイマを削除する
ことができるという効果がある。
【図面の簡単な説明】
第1図はこの発明の一実施例を部分的に示すブロック図
である。 1.2・・中央処理装置、3・・・主記憶装置、4・・
・サービスプロセッサー、10 、11・・・R−Sフ
リップフロップ、20 、21・・・論理和ゲート、1
00 、110・・・メモリインタフェース(メモリロ
ック信号)、101 、111・・・メモリロック解除
の制御信号、102 、112・・メモリインタフェー
ス(メモリロック解除信号) 、103 、113・・
・サービスプロセッサーインタフェース(障害発生信号
)、104゜114・・・サービスプロセッサーインタ
フェース(エラーリセット制御信号)。

Claims (1)

    【特許請求の範囲】
  1. (1)サービスプロセッサーを有した中央処理装置と、
    その中央処理装置のマイクロプログラムにより主記憶装
    置内のフリップフロップをセットする手段と、そのフリ
    ップフロップがセットされたことにより他の中央処理装
    置からのその主記憶装置に対するアクセスを抑止する手
    段と、前記フリップフロップがセットされた状態におい
    て前記主記憶装置のロックを要求した中央処理装置が障
    害を起こした時に、その障害発生を前記サービスプロセ
    ッサーに報告する手段と、その報告を受けた前記サービ
    スプロセッサーが障害を発生した中央処理装置に対して
    障害状態のリセット制御と、そのリセット制御により前
    記フリップフロップもリセットする手段とを設けた情報
    処理装置のメモリロック解除方式。
JP14830084A 1984-07-16 1984-07-16 情報処理装置のメモリロツク解除方式 Pending JPS6126168A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP14830084A JPS6126168A (ja) 1984-07-16 1984-07-16 情報処理装置のメモリロツク解除方式

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP14830084A JPS6126168A (ja) 1984-07-16 1984-07-16 情報処理装置のメモリロツク解除方式

Publications (1)

Publication Number Publication Date
JPS6126168A true JPS6126168A (ja) 1986-02-05

Family

ID=15449694

Family Applications (1)

Application Number Title Priority Date Filing Date
JP14830084A Pending JPS6126168A (ja) 1984-07-16 1984-07-16 情報処理装置のメモリロツク解除方式

Country Status (1)

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JP (1) JPS6126168A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0275057A (ja) * 1988-09-10 1990-03-14 Nec Corp 情報処理装置
JPH03288938A (ja) * 1990-04-05 1991-12-19 Fujitsu Ltd 生存確認機能を持つ複合計算機
US6399878B2 (en) 1998-02-03 2002-06-04 Sumitomo Electric Industries, Ltd. Solid cable, manufacturing method thereof, and transmission line therewith

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0275057A (ja) * 1988-09-10 1990-03-14 Nec Corp 情報処理装置
JPH03288938A (ja) * 1990-04-05 1991-12-19 Fujitsu Ltd 生存確認機能を持つ複合計算機
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