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JPH11154774A - 面発光半導体デバイスの製造方法、この方法によって製造された面発光半導体デバイス及びこのデバイスを用いた表示装置 - Google Patents

面発光半導体デバイスの製造方法、この方法によって製造された面発光半導体デバイス及びこのデバイスを用いた表示装置

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JPH11154774A
JPH11154774A JP22938398A JP22938398A JPH11154774A JP H11154774 A JPH11154774 A JP H11154774A JP 22938398 A JP22938398 A JP 22938398A JP 22938398 A JP22938398 A JP 22938398A JP H11154774 A JPH11154774 A JP H11154774A
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JP
Japan
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substrate
semiconductor
semiconductor device
layer
manufacturing
Prior art date
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Pending
Application number
JP22938398A
Other languages
English (en)
Inventor
Toshihiko Onouchi
敏彦 尾内
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Canon Inc
Original Assignee
Canon Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by Canon Inc filed Critical Canon Inc
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Priority to EP98114650A priority patent/EP0896405B1/en
Priority to DE69841235T priority patent/DE69841235D1/de
Priority to US09/129,082 priority patent/US6261859B1/en
Publication of JPH11154774A publication Critical patent/JPH11154774A/ja
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Abstract

(57)【要約】 【課題】面発光半導体デバイスを簡単に、高い歩留まり
で製造する方法である。 【解決手段】面発光半導体デバイスの製造方法におい
て、半導体から成る第１の基板上に、電流が供給される
ことによって発光する半導体活性層３を含む半導体層１
〜５をエピタキシャル成長させ、半導体活性層３に電流
を供給するための電極７、８を形成し、半導体層が形成
された第１の基板を、第２の基板１２に、半導体層が内
側となるように貼り合せ、貼り合わされた基板から、第
２の基板１２上に半導体層を残して第１の基板を除去す
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、２次元アレー型構
造などに適した面発光半導体デバイス（面型半導体発光
装置などとも言う）を簡単に、高い歩留まりで製造する
方法、この方法によって製造された面発光半導体デバイ
ス及びこのデバイスを用いた表示装置に関する。
【０００２】
【従来の技術】近年、大容量並列光情報処理、高速光接
続、薄型表示素子などへの応用のため、２次元アレー型
の面型固体発光素子の開発が望まれている。これらへの
応用のためには、低コスト、低消費電力、高生産性、高
信頼性などが必要条件となる。面型固体発光素子の材料
としては様々なものが研究、開発されているが、信頼性
を確保するためには半導体単結晶は非常に適している。
特に、化合物半導体を用いた面型発光素子の開発が盛ん
に行われている。化合物半導体では、基板や積層構造の
材料を変えることで紫外から赤外の広い範囲の波長帯で
の光の発光が可能であり、表示素子としても有望視され
ている。また、発光素子のなかでも、両端面に反射ミラ
ーを備えたレーザダイオード（ＬＤ）では自然発光に比
べて非常に発光効率が高く、２次元アレー化した場合に
も消費電力を小さくすることができる。この様な観点か
ら、面型の半導体レーザ（Vertical Cavity Surface Em
itting Laser:VCSEL）の開発が、近年、活発に行なわれ
ている。
【０００３】現在、ＶＣＳＥＬについても、波長４００
ｎｍ程度の青色から通信波長帯である１．５５μｍまで
開発されつつあり、サファイア基板上のＡｌＧａＮ／Ｉ
ｎＧａＮ系、ＧａＡｓ基板上のＩｎＧａＡｌＰ／ＩｎＡ
ｌＰ系、ＩｎＧａＡｓ／ＡｌＧａＡｓ系、ＩｎＰ基板上
のＩｎＧａＡｓ／ＩｎＧａＡｓＰ系などの材料系で研究
されている。
【０００４】従来例のＶＣＳＥＬの基本的な構造を図１
０に示す。基板２０１から垂直にレーザ光を出射し、数
μｍ厚程度のエピタキシャル成長層の両面に９９％以上
の高反射膜２０９を備える構造となっている。尚、図１
０において、２０２はエッチングストップ層、２０３、
２０５はクラッド層、２０４は活性層、２０６はコンタ
クト層、２０７は絶縁層、２０８は電極、２１０は埋め
込み層である。
【０００５】反射膜としては、屈折率の異なるλ／４厚
の膜を多層にしたものが主に用いられ、材料としては、
図１０の例の様な誘電体、あるいはエピ成長した半導体
が一般的である。エピ成長したミラーの例としては、EL
ECTRONICS LETTERS, 31, p.560(1995)にある様に、Ｇａ
Ａｓ基板上にＡｌＡｓ／ＧａＡｓの多層膜ミラーと活性
層などを一回の成長で形成するものや、APPLIED PHYSIC
S LETTER, 66, p.1030(1995)にある様に、ＩｎＰ基板上
に成長したＩｎＧａＡｓＰ／ＩｎＰ系のレーザ構造に、
ＧａＡｓ基板上のＧａＡｓ／ＡｌＡｓミラーを直接接合
により貼り付けたものなどがある。
【０００６】
【発明が解決しようとしている課題】しかしながら、多
層膜ミラーとして半導体エピ層を用いる場合には、屈折
率差があまり大きく取れないために層数が多くなって、
成長時間が長く膜厚が厚くなり、従って、生産性が低く
加工や平坦化が難しくなる。また、半導体ミラーで実用
的な材料は現状ではＧａＡｓ／ＡｌＡｓであり、これで
は格子定数を考えると使用可能な活性層の材料が限られ
て発振波長帯が限られてしまう。ＧａＡｓ／ＡｌＡｓミ
ラーを直接接合により貼り付ける場合には、使用可能な
活性層の材料の範囲が広がって他の波長帯にも適用でき
るが、半導体基板の大きさに制限があるので、この方法
は小さい面積でのみ有効である。
【０００７】一方、誘電体多層膜ミラーは作製が簡便で
あるが、基板の上にそのまま成膜できないので、図１０
の様に基板２０１の裏側をエッチングして窓２０１ａを
あけてから成膜する必要があり、窓の形成に精度を要求
されると共に窓同士を余り近付けられない。従って、歩
留まり、均一性が悪く、素子の高密度化ができないため
２次元アレーにする場合には問題があった。
【０００８】一方、特開平９−２２３８４８号公報に
は、半導体基板上に半導体活性層を含む半導体層をエピ
タキシャル成長させ、この半導体基板を集積回路基板と
貼り合せた後、半導体基板を除去することによって面発
光半導体デバイスと他の電気素子が集積化された半導体
装置を製造する方法が記載されている。この半導体装置
の概略断面図を図１１に示す。図１１において、符号５
００は光入出力基板、５００Ａは受光素子、５００Ｂは
垂直共振器型面発光レーザ、５００Ｃ及び５００Ｄはそ
れぞれ受光素子５００Ａ及び面発光レーザ５００Ｂの配
線、２００は集積回路基板、２００Ａは集積回路基板２
００の金属配線、３００は絶縁層、４００は配線、Ｌo
は出力光、Ｌiは入力光をそれぞれ示す。
【０００９】しかしながら、図１１の半導体装置は、光
透過性の材料から成る基板を用いて、基板側に光を取り
出すものではなかった。また、図１１の半導体装置は、
各々の発光部に対して段差を有する箇所で配線を行なっ
ているため、配線を形成する工程が難しく、歩留まりが
悪い問題があった。特に、図１１の様な構成で半導体層
上に誘電体多層膜ミラーを作製しようとすると、歩留ま
りの低下が顕著であった。
【００１０】本発明の目的は、上記従来技術の問題点を
解決し、面発光半導体デバイスを簡単に、高い歩留まり
で製造する方法、この方法によって製造された面発光半
導体デバイス及びこのデバイスを用いた表示装置を提供
することにある。
【００１１】
【課題を解決するための手段】上記の目的を達成する本
発明の面発光半導体デバイスの製造方法は、半導体から
成る第１の基板上に、電流が供給されることによって発
光する半導体活性層を含む半導体層をエピタキシャル成
長させる工程と、前記半導体活性層に電流を供給するた
めの電極を形成する工程と、前記半導体層が形成された
第１の基板を、第２の基板に、半導体層が内側となるよ
うに貼り合せる工程と、貼り合わされた基板から、第２
の基板上に半導体層を残して第１の基板を除去する工程
を有することを特徴とする。第１の基板に成膜したあと
に第２の基板を貼り付け第１の基板を除去することで、
材料や単結晶／非晶質の制限のない積層構造を構成でき
るため、面型発光装置において自由度の高いプロセス設
計が可能となり製造コスト等の低減ができる。
【００１２】より具体的な形態としては、以下の如きも
のがある。更に、第２の基板と貼り合せる前に、前記半
導体層上に反射ミラーを形成する工程を有する。この反
射ミラーを誘電体多層膜から構成すれば、非常に安価に
面型発光レーザ装置或はＬＥＤが提供できる。
【００１３】前記第２の基板は、光透過性の材料から成
る。この場合において、更に、第２の基板の貼り合わさ
れた面と反対側の面に、無反射コーテイングを形成する
工程を有すれば、光出力を大きくできる。
【００１４】前記第２の基板はガラス基板から成る。第
２の基板を誘電体ガラスにすれば、非常に安価に面型発
光装置を提供できる。
【００１５】前記第２の基板が光透過性の材料から成る
場合において、前記半導体層が形成された第１の基板
を、蛍光体を挟んで第２の基板と貼り合せる。こうすれ
ば、全固体で生産性の高いフルカラーの表示装置などを
実現できる。
【００１６】前記第２の基板は、電子回路が形成された
半導体基板から成る。Ｓｉ系の電子デバイスなどと面型
発光装置を集積化した構造を提供できる。
【００１７】更に、第２の基板と貼り合せる前に、前記
半導体層上に第１の反射ミラーを形成する工程と、第１
の基板を除去することによって露出した半導体層の面上
に第２の反射ミラーを形成する工程を有する。面型発光
装置で光出力を大きくできる構造を提供できる。この場
合において、前記第１及び第２の反射ミラーを誘電体多
層膜によって形成すれば、非常に安価に面型発光レーザ
装置を提供できる。
【００１８】更に、前記第２の反射ミラーの上に、第３
の基板を貼り合せる工程を有する。この場合において、
前記第３の基板が光透過性の材料（例えば、ガラス基
板）から成れば、両面から光を取り出す面型発光装置を
提供できる。
【００１９】前記第３の基板は、電子回路が形成された
半導体基板から成る。Ｓｉ系の電子デバイスなどと面型
発光装置を集積化した構造を提供できる。
【００２０】前記電極は、マトリックス状に配置された
正電極及び負電極から成る。２次元アレー状に並べられ
た各デバイスを独立に駆動できる構造を提供でき、各発
光点の明滅を独立に制御できて応用範囲が広がる。
【００２１】前記半導体層及び電極が形成された複数の
第１の基板をアレイ状に第２の基板に貼り合せた後、複
数の第１の基板を除去する。面型発光装置の大面積化が
可能となる。
【００２２】前記半導体層は、半導体活性層に供給され
る電流の流れを制限するための電流狭窄構造を有する。
効率の良い面型発光装置とできる。
【００２３】前記半導体層は、Ｂ，Ａｌ，Ｇａ及びＩｎ
のいずれかと、Ｎとの化合物半導体から成る。また、前
記半導体層は、ＺｎＯから成る半導体活性層と、ＺｎＭ
ｇＯから成るクラッド層とから成る。こうすれば、青色
から紫外光を発生させる高効率なＬＤあるいはＬＥＤを
構成でき、高輝度なフルカラー表示装置などを提供でき
る。
【００２４】上記目的は、上記の方法で製造された面発
光半導体デバイス、上記の方法で製造された複数の面発
光半導体デバイスをアレイ状に配置して成る表示装置に
よっても達成される。
【００２５】
【発明の実施の形態】以下に本発明の実施の形態を図面
を参照して説明する。
【００２６】［第１実施例］本発明による第１の実施例
のＶＣＳＥＬアレーは、半導体単結晶基板であるＩｎＰ
基板上に成長したＩｎＧａＡｓ／ＩｎＧａＡｓＰ系の波
長１．３μｍ帯のＶＣＳＥＬをシリカガラス基板に貼り
付けて構成したものである。そのＶＣＳＥＬアレーの１
つの発光領域（ピクセル）の断面構造を図１（ａ）に示
す。
【００２７】本実施例では、半導体活性層３をｎ型、ｐ
型の半導体から成るクラッド層２、４がサンドイッチす
る構造になっており、両面に誘電体多層膜ミラー９、１
０を形成してある。誘電体多層膜ミラー９はガラス基板
１２に接着剤１１で貼り付けてある。ガラス基板１２と
反対側から見たアレー構造の平面図は図１（ｂ）の様に
なっている。ガラス基板１２側の電極７は、予めストラ
イプ状にパターニングしておき、ガラス基板１２に貼り
付けてエピ成長層１５を形成した半導体基板を除去した
後に、エピ成長層１５を一部除去して電極７を露出させ
ることで取り出す。また、ガラス基板１２と反対側の電
極８は誘電体多層膜ミラー１０の一部を除去することで
取り出す。図１（ｂ）において、例えば、Ｃ１−Ｌ１間
に電極ワイヤ１６（Ｃ１〜Ｃ３、Ｌ１〜Ｌ３）を介して
電圧を与えれば最左上のピクセル１４のみが発振する。
【００２８】以下に図２を用いて本実施例の作製プロセ
スを述べる。先ず、図２（ａ）に示す様に、ｎ−ＩｎＰ
基板２０上に、ｎ−ＩｎＧａＡｓコンタクトないしエッ
チングストップ層１、ｎ−ＩｎＰクラッド層２、アンド
ープＩｎＧａＡｓ／ＩｎＧａＡｓＰ歪み多重量子井戸活
性層３、ｐ−ＩｎＰクラッド層４、ｐ−ＩｎＧａＡｓコ
ンタクト層５をこの順に化学ビームエピタキシー（ＣＢ
Ｅ）法などで成長する。続いて、発光領域の周りを、内
径２０μｍφ、外径４０μｍφのドーナツ状に活性層３
下部までＲＩＢＥ（Reactive Ion Beam Etching）法な
どで垂直にエッチングを行なう。次に、ＩｎＧａＡｓコ
ンタクト層５の側壁をレジストなどでカバーして、活性
層３の側壁だけ選択ウエットエッチングで数μｍだけエ
ッチングを行うことで活性層３を約１５μｍφの円形に
くびらせる。これは、後述の誘電体多層膜の有効径と活
性層３の径を同程度にして電流を必要な程度に狭窄して
発振動作を効率的且つ良好にする為である。このとき、
エッチング液として、硫酸：過酸化水素水：水＝３：
１：１を用いれば、ＩｎＰクラッド層２、４は全くエッ
チングされず活性層３のみの完全選択エッチングとな
る。また、このエッチングの際、面方位依存性があり、
（１００）の基板２０を用いた場合には（０１０）面、
（００１）面及びそれらの逆方位面が現れて活性層３は
正方形に近い形となる。この場合、活性層３に利得の異
方性が生じるため発振光の偏波が安定化し、従来ＶＣＳ
ＥＬで問題になっていた発振光の偏波不安定性から来る
キンクなどの雑音を除去することもできる。最後に、ポ
リイミド１３などで、選択ウエットエッチングで生じた
溝部を埋め込む。
【００２９】続いて、図２（ｂ）に示す様に、１つのピ
クセルの外周部の絶縁を確保するためにＳｉＮ膜６を形
成し、ｐ側電極７としてＣｒ（５００Å）／Ａｕ（５０
００Å）を蒸着する。ピクセルの内部に、活性層３より
若干大きい径の円形に該電極７、コンタクト層５を除去
し、各層がλ／４の厚さの（λは発振波長の膜中の実波
長）Ｓｉ／Ａｌ2Ｏ3の６ペアからなる誘電体多層膜９を
ＲＦズパッタ法などで形成する。このとき電極コンタク
トをとるためにアニールしておく。
【００３０】次に、図２（ｃ）に示す様に、ＩｎＰ基板
２０を１００μｍ厚まで研磨して、誘電体多層膜９側を
接着剤１１でシリカガラスなどから成るガラス基板１２
に接着する。ここで、接着剤１１としては、可視光に対
して透明な、加熱して軟化するタイプのものなどを用い
ることができる。次に、基板２０の周囲を保護して塩酸
でエッチングを行ない、ＩｎＧａＡｓコンタクトないし
エッチングストップ層１を露出させる。ＩｎＧａＡｓは
塩酸にはエッチングされないため、完全にコンタクト層
１でエッチングがストップする。基板の除去は研磨或は
ウエットエッチングで行なってもよい。
【００３１】次に、図２（ｄ）に示す様に、ｎ側電極８
としてＡｕＧｅ（２０００Å）／Ａｕ（３０００Å）を
蒸着し、ピクセル部において、活性層３より若干大きい
径の円形に該電極８とコンタクト層１を除去し、電極コ
ンタクトのためにアニールを行なう。最後に、Ｓｉ／Ａ
ｌ2Ｏ3の６ペアからなる誘電体多層膜１０をＲＦスパッ
タ法などで形成すれば、図１（ａ）の様な構造が完成す
る。
【００３２】この様なピクセル１４を半導体基板２０上
に多数並べて作製すれば、簡単に面出射型の２次元アレ
ーレーザが構成できる。図１（ｂ）では、３×３の９ピ
クセル１４からなる素子であるが、その数は増やすこと
ができる。また、ピクセルを複数の半導体基板上に作製
し、それらを適当な配列でガラス基板上に貼り付けてい
けば、更にピクセルの数を増やすことができる。
【００３３】この様に、発光領域（ピクセル）は元の半
導体基板２０上に２次元アレー状に配列できるので、容
易に面出射型のアレー素子が構成できる。成長基板であ
る半導体基板２０は従来の様にホールを開けるのではな
く、すべてをエッチングで除去して平坦にするため、素
子（ピクセル）間隔や歩留まりに制限が生じない。半導
体ミラーの直接接合に比べると、誘電体多層膜ミラーを
用いた場合、電極の取り出し方に工夫が必要となる。こ
れは、図１（ａ）に示す様に、誘電体多層膜ミラー９の
横から電流を入れて誘電体多層膜ミラー１０の横から電
流を取り出す必要があるからである。本実施例において
は、面積に制限がないガラスなどの基板１２を用いるの
で大面積化が可能となる。即ち、通常は半導体基板の大
きさ（化合物半導体で３インチφ程度）で制限される
が、半導体基板に形成されたエピタキシャル成長層をガ
ラスなどに貼り合わせて行けばそれ以上の大面積化が可
能である。
【００３４】ピクセル１４の間隔を狭く１００μｍ程度
にすると、電流干渉が問題になる場合があるため、電流
干渉を防ぐ為にピクセル１４の間にＲＩＢＥなどで格子
状の溝を切っておくとよい。これは電極を貼る前に行な
う。その場合、その溝をポリイミドなどで埋め込めば、
電極の切れなく図１（ｂ）の様なストライプパターンが
形成できる。
【００３５】また、この材料系では、温度制御を行なわ
ないと安定な連続発振が難しい。誘電体多層膜１０側
を、ダイヤモンド、ＡｌＮあるいはＳｉなどのヒートシ
ンクに接着させて温度制御を行なえばよい。Ｓｉ／Ａｌ
2Ｏ3から構成されるミラー１０は比較的熱伝導が高いた
めに、安定な連続発振が可能となる。この場合、ヒート
シンクの反対側のガラス基板１２側から光を取り出せば
よい。また、ガラス基板１２には無反射コーティングを
施すことで光出力を大きくできる。
【００３６】この様なアレーレーザは、光情報処理ある
いは高速並列情報伝送や光インターコネクションのため
の２次元アレー光源として応用できる。また、後述の実
施例で説明する様に、青色あるいは紫外の発光が可能な
材料で以上の様なアレー素子を形成し、ガラス面にＲ、
Ｇ、Ｂの蛍光体を塗布すればフルカラー表示素子として
も応用できる。
【００３７】上述の例では、ＩｎＰ基板２０上のＩｎＧ
ａＡｓＰ／ＩｎＰ系で作製したものであるが、もちろん
材料系に依存せず、他の波長帯でも実現可能である。す
なわち、サファイア基板上のＡｌＧａＮ／ＩｎＧａＮ
系、ＧａＡｓ基板上のＩｎＧａＡｌＰ／ＩｎＡｌＰ系、
ＩｎＧａＡｓ／ＡｌＧａＡｓ系、ＩｎＧａＮＡｓ／Ａｌ
ＧａＡｓ（ＧａＩｎＰ）系などに適用できる。特に、Ｉ
ｎＧａＮＡｓ／ＡｌＧａＡｓ（ＧａＩｎＰ）系で構成さ
れた１．３μｍ帯レーザでは、温度特性、微分利得が優
れているために、温度制御なしで動作させることがで
き、ヒートシンクを用いないので光を上下両面から取り
出せる。
【００３８】［第２実施例］図３は、本発明の面発光半
導体デバイスの第２の実施例を示す概略断面図である。
図３において、図１（ａ）と同一の部材には、同一の符
号を付し、詳細な説明は省略する。
【００３９】本発明の第２の実施例は、図３に示す構造
の様にピクセルの形成を基板に貼り付け後に行なうもの
である。構成される材料は同じで、ＩｎＰ基板上のＩｎ
ＧａＡｓＰ／ＩｎＰ系で発振波長１．５５μｍ帯のＶＣ
ＳＥＬを構成した。貼り付ける基板としては、１．５５
μｍでは損失がほとんどない両面研磨のＳｉ基板を用い
た。また、貼り付けは、誘電体ミラーの最終層をＳｉに
しておき、スパッタしたアモルファス状のＳｉとＳｉ基
板の表面を直接貼り合わせ、荷重をかけながら２００℃
の加熱で直接接合を行なった。従って、接着剤は用いて
いない。このとき、先にピクセルの加工を行なっている
と、表面の凹凸やポリイミドの影響でＳｉ基板との接合
が難しい。接合強度を得るために、さらに高温で処理し
てもよい。
【００４０】第２実施例の作製工程を述べながら構造を
説明する。ＩｎＰ基板上に第１実施例と同様にレーザ構
造をエピタキシャル成長（活性層３の設計は異なる）
し、最上層となるＩｎＧａＡｓコンタクト層５にノンア
ロイ電極７として、Ｔｉ（５００Å）／Ｐｔ（１０００
Å）／Ａｕ（３０００Å）を形成する。この電極７では
加熱時に拡散が起こらない。次に、多層膜ミラー９の有
効径を適当な大きさにする様な径の円形に電極７及びコ
ンタクト層５を除去して、Ｓｉ／Ａｌ2Ｏ3の多層膜ミラ
ー９（最終層がＳｉ）を成膜する。次に、上述の様にＳ
ｉ基板１８に接合する。１９はエアギャップである。そ
の後、ＩｎＰ基板を除去した後に第１実施例と同様にピ
クセルの形成プロセス（ドーナツ状の溝の形成、活性層
３の径をくびれさせる選択エッチング、ポリイミド１３
での溝部の埋め込み等）を行なう。図３においては、工
程の簡略化のために電極８が全面に蒸着されているが、
第１実施例の様な構成でもよい。その場合は、こちら側
からも光が取り出せる。
【００４１】素子動作を行なう場合には、第１実施例と
同様に温度制御を行なうことができる。光はＳｉ基板１
８側から取り出してもよいし、Ｓｉ基板１８をヒートシ
ンクとして基板に貼り付けていない側から取り出しても
よい。
【００４２】本実施例では、半導体材料のＳｉ基板上に
作製した集積回路と光素子とを同一基板１８上に備える
ことができ、安価に光−電子集積素子が構成できる。
【００４３】この様に電子回路を集積化した半導体装置
の例を図６に示す。図６において、図３と同一の部材に
は同一の符号を付し、詳細な説明は省略する。
【００４４】図６の装置においては、面発光デバイスを
駆動するための最終段のシリコン・オン・インシュレー
タ（ＳＯＩ）基板上に作製されたトランジスタＴｒのみ
が図示されており、Ｓｉ基板１８の他の領域にはＬＳＩ
（不図示）が形成されている。また、図６の様にＳｉ基
板１８の接着されていない面には光検出器Ｄが集積され
ており、レーザ光の信号を受光することができる。これ
はＳｉ基板がレーザ波長に対して透明な場合に有効であ
る。レーザ出力ＬはＳｉ基板１８と反対側から取り出し
たり、光検出器のない部分から取り出すことができる。
この図での面発光レーザは図３と若干異なり、電極８が
誘電体ミラー１０の下側に形成され、しかも光を取り出
せる様に窓開けをしている。更に、アレイ化したときの
電極分離を分離領域９５によって行なっている。
【００４５】トランジスタＴｒはｎ+拡散領域８６の電
極８３がコレクタ、ｐ拡散領域８８の電極８５がベー
ス、ｎ拡散領域８７の電極８４がエミッタとなるｎｐｎ
型であり、８２はＳＯＩ基板上のｎ型Ｓｉ薄膜、８１は
ＳＯＩ基板のＳｉＯ2膜であり、９４は素子分離のため
にｐ拡散した領域である。トランジスタのコレクタ電極
８３は面発光レーザの配線７と接続されている。図中に
は示していないが、このトランジスタのコレクタ以外の
電極はこのＳｉデバイス上に形成された他のＣＭＯＳ回
路等と絶縁膜９２上に形成した電気配線で結ばれてい
る。また、面発光レーザのもう一方の電極８も基板上に
形成した配線パターンを経由して電源等に接続される。
一方、光検出器Ｄは、ｐ型拡散領域９０およびｎ型拡散
領域９１がＳＯＩ基板の裏側に形成され、絶縁膜９３を
介して配線８９によって他のＣＭＯＳ回路等と結ばれて
いる。
【００４６】［第３実施例］図４は、本発明の面発光半
導体デバイスの第３の実施例を示す概略断面図である。
図４において、図１（ａ）と同一の部材には、同一の符
号を付し、詳細な説明は省略する。
【００４７】本実施例においては、誘電体多層膜ミラー
１０の上に、接着剤１１’を介して第３の基板１２’が
貼り合わされている点で第１の実施例と相違し、その他
の点では第１実施例と同一である。したがって、本実施
例の面発光半導体デバイスは、第３の基板１２’と貼り
合せる工程までは、第１の実施例と全く同様に製造され
る。
【００４８】上記第３の基板１２’としては、ガラス基
板１２と同様に、ガラス等の光透過性の材料から成る基
板を用いれば、活性層の両側から光を発するデバイスと
なる。また、第３の基板１２’としてシリコン基板を用
いることもできる。このシリコン基板にトランジスタ等
の素子を形成しておけば、発光デバイスと他の電気素子
が集積化された半導体装置が得られる。
【００４９】更に、第３の基板１２’としてシリコン基
板を用い、ガラス基板１２の代わりにシリコン基板を用
いた場合には、これらのシリコン基板上に作製された集
積回路の間で高速な信号の伝送を行いながら、これらの
集積回路が互いに電気的にアイソレートされた構造の半
導体装置を構成することができる。この様な半導体装置
の例を図７に示す。図７において、図４と同一の部材に
は同一の符号を付し、詳細な説明は省略する。
【００５０】図７において、ＳＯＩ基板１８及びＳｉ基
板１８’には不図示のＬＳＩが形成されており、最終段
のｎチャネルのオープンドレイン型のＭＯＳ−ＦＥＴ１
４０が面発光レーザに接続されてＬＳＩからのデータ信
号を光の明滅に変換している。ＭＯＳ−ＦＥＴは、ＳＯ
Ｉ基板１８のｎ拡散層９９内に形成したｐ型拡散ウェル
１０３によって構成されている。ここで、絶縁膜９２を
介して形成した電極１０１がゲート、ｎ拡散層１０４上
に形成した電極１００がドレイン、同じくｎ型拡散層１
０５上に形成した電極１０２がソースとなっており、ド
レイン１００が面発光レーザと電極配線７を介して接続
されている。Ｓｉ基板１８’には、面発光レーザからの
光信号を電気信号に変換する光検出器１４１が集積され
ており、その出力がその基板上のＬＳＩのデータ信号と
して取り込まれる。この検出器の構造は図６と同様であ
る。
【００５１】なお、この半導体装置において、活性層９
７から発する光は、ＳＯＩ基板１８及びＳｉ基板１８’
を透過しない。そして、活性層９７は、エピタキシャル
成長によって形成された分布ブラッグ反射（ＤＢＲ）ミ
ラー９６及び９８に両側からサンドイッチにされ、面発
光半導体レーザを構成している。これによって、３次元
スタックした高密度集積化半導体装置が得られた。
【００５２】これまでの実施例においては、エピタキシ
ャル成長された半導体層上に誘電体ミラーを形成してい
たが、ガラス、Ｓｉなどの異種基板側に誘電体ミラーを
形成しておいて、半導体層と接着してもよい。その場
合、ミラーは平坦に形成できるが、エピ層とミラーまで
にギャップができるため共振器長が長くなり、また散乱
などの損失が起こることで、レーザしきい値電流は増加
する。
【００５３】［第４実施例］本発明による第４の実施例
は、ＧａＮ系材料によって青色から紫外光（４２０〜３
８０ｎｍ）を発するレーザあるいはＬＥＤを上記実施例
の様にガラス基板に貼り付けて２次元アレー化するもの
である。このときガラス基板６２側には図５に示す様に
画素（ピクセル）ごとにＲ、Ｇ、Ｂの蛍光を発する蛍光
体６３を塗布しておけば、青色から紫外光の光励起によ
るフルカラー表示素子として適用できる。
【００５４】画素としては、ピクセル径２５μｍφ、間
隔７５μｍ程度で実現でき、面積も原理的には非常に大
きくできるため、薄型大画面フルカラー表示素子を提供
できる。発光源として低しきい値レーザを用いるため、
消費電力が小さく輝度の高い表示ができ、高電圧、真空
が必要でないことが利点である。
【００５５】図５をもとに本実施例の構造とプロセスを
説明する。サファイア基板（不図示）上に、ＧａＮある
いはＡｌＮの低い成長温度で成膜する低温バッファ層
（不図示）を数１０μｍと厚めに成膜し、ｎ−ＧａＮ／
ｎ−ＡｌＧａＮから成るクラッド層５１、アンドープの
ＩｎＧａＮ／ＡｌＧａＮから成る多重量子井戸活性層５
２、ｐ−ＡｌＧａＮ／ｐ−ＧａＮから成るクラッド層５
４、ｐ−ＧａＮキャップ層５５をＭＯＶＰＥ（Metal Or
ganized Vapor Phase Epitaxy）法などで成長する。続
いて、第１実施例と同様に、ピクセル形成などをＲＩＢ
Ｅによるエッチング等を用いて行なう。なお、活性層５
２の選択くびれエッチングは困難なため、本実施例で
は、活性層５２を構成するバリア層としてのＡＩＧａＮ
層の選択酸化によって電流阻止領域５３を形成した。こ
れは、水蒸気雰囲気中で５００℃程度で加熱処理する
と、酸化されやすいＡｌを含む層において側壁から時間
とともに酸化層が内部に進行していくことを利用してい
る。このとき、クラッド層５４のＡｌＧａＮ層の側壁も
同様に酸化されるが、キャップ層５５はＧａＮであるた
めに変化しなく電流阻止領域が形成されない。よって、
問題は生じない。この後、溝部を埋め込み層６４で埋め
込んだ後、ｐ側の電極５７として、Ｎｉ（１０００Å）
／Ａｕ（３０００Å）を蒸着する。５６は絶縁層であ
る。
【００５６】その後、ＲＦスパッタ法などで、ＳｉＯ2
／ＭｇＯの１８ペアから成る誘電体多層膜ミラー５９を
形成し、各ピクセルに対応してＲＧＢの蛍光体６３を適
当にパターニングしたガラス基板６２に接着剤６１で接
着する。
【００５７】次に、サファイア基板をバッファ層が現れ
るまで研磨等によって除去する。現れたＧａＮあるいは
ＡｌＮの低温バッファ層は、３００℃に加熱した燐酸に
よってエッチングし除去する。このとき、単結晶エピ成
長しているｎ−ＧａＮ／ｎ−ＡｌＧａＮから成るクラッ
ド層５１のｎ−ＧａＮ層は上記エッチャントに対してレ
ートが非常に遅いため、選択エッチングが可能である。
最後に、ＳｉＯ2／ＭｇＯから成る誘電体多層膜ミラー
６０、ｎ側電極５８としてＴｉ（５００Å）／Ａｌ（１
μｍ）／Ａｕ（２０００Å）を蒸着して完成する。
【００５８】電極パターン及び電極の取り方等は第１実
施例と同様である。ＬＥＤの場合は、蛍光体６３側の誘
電体ミラー５９を付けなければよい。第１実施例から第
３実施例においても、光の取り出し側のミラーを付けな
いで、ＬＥＤアレーとしてもよい。
【００５９】図５に示す第４実施例の面発光半導体デバ
イスを用いて作製されたフルカラー表示素子の例を図８
に示す。図８の様に、表示素子用のガラス板１１０に約
６０ｍｍ□単位のＧａＮ系発光素子１１１を複数並べて
構成している。発光素子１１１中の丸く書いた部分が１
つの画素に相当している。図８はフルカラーのフラット
型表示素子を裏面から見た斜視図であり、配線領域１１
２、画素点灯用のドライバＩＣ１１３をガラス面上に実
装した様子を表している。図８で描いたＧａＮ発光索子
の数は図中のものに制限されるものではなく、ガラス板
面積を大きくして多数集積すれば６０インチ程度の大画
面にも対応できる。
【００６０】また、作製手順として、まず駆動回路を集
積したＳｉウェハにＧａＮ発光層をサファイア基板を除
去する事で転写し、これを蛍光体を塗布したガラス板に
並べて構成してもよい。すなわち、ＧａＮ系発光層がガ
ラスとＳｉ基板でサンドイッチされた構造で、ガラス側
から表示光を取り出すという構成である。この場合、Ｓ
ｉ基板上に駆動回路が集積できるので表示速度の向上が
可能となる。また、このとき、図９の様にＳｉウェハ１
２０に６０ｍｍ□のＧａＮ発光素子１１１を何枚か集積
化して、（画素のない周辺部を切り落としてから）ガラ
ス板に複数貼り付けるというステップを踏むことができ
るので、複数貼り合わせる場合の画素同士のアライメン
トの容易性、研磨等の工程の容易性、配線のアライメン
ト精度などが向上し、歩留まりが向上する。図９はガラ
ス基板に貼り付ける前にＳｉウェハ１２０に貼り付けて
サファイア基板を除去したものであるが、ＲＧＢに対応
する配列を記載している。図の様に画素は最密になる様
に構成し、ＲＧＢの並びが三角状で互いに頂点と底辺を
互い違いになる様に並べた。しかし、ＲＧＢの並べ方は
この図に限られたものでなく、各色の輝度に応じて画素
数の割合を制御してもよい。
【００６１】
【発明の効果】以上説明した様に、本発明によって、作
製が簡単で生産性が高く２次元アレー面型発光装置など
にも適する様になった面型半導体発光装置の製造方法、
この方法によって製造された面型半導体発光装置及びこ
の発光装置を用いた表示装置が実現できた。
【図面の簡単な説明】
【図１】図１は本発明の面発光半導体デバイスの第１実
施例の概略断面図（ａ）及び平面図（ｂ）である。
【図２】図２は本発明の面発光半導体デバイスの第１実
施例の作製工程を説明する概略断面図である。
【図３】図３は本発明の面発光半導体デバイスの第２実
施例の概略断面図である。
【図４】図４は本発明の面発光半導体デバイスの第３実
施例の概略断面図である。
【図５】図５は本発明の面発光半導体デバイスの第４実
施例の概略断面図である。
【図６】図６は本発明の面発光半導体デバイスと光検出
器及びトランジスタを集積化した半導体装置の構成例を
示す概略断面図である。
【図７】図７は本発明の面発光半導体デバイスとＭＯＳ
−ＦＥＴを集積化した半導体装置の構成例を示す概略断
面図である。
【図８】図８は本発明の面発光半導体デバイスを用いた
表示装置の一例を示す概略斜視図である。
【図９】図９は本発明の面発光半導体デバイスを用いた
表示装置の他の例を示す概略斜視図である。
【図１０】図１０は面発光半導体デバイスの従来例を示
す概略断面図である。
【図１１】図１１は面発光半導体デバイスと他の電気素
子が集積化された半導体装置の構成例を示す概略断面図
である。
【符号の説明】
１、２０２ エッチングストップ層（コンタクト層） ２、４、５１、５４、２０３、２０５ クラッド層 ３、５２、９７、２０４ 活性層 ５、５５、２０６ コンタクト層 ６、５６、９２、９３、２０７、３００ 絶縁膜 ７、８、５７、５８、２０８ 電極 ９、１０、５９、６０、９６、９８、２０９ 多層膜
反射ミラー １１、１１’、６１ 接着剤 １２、６２ 誘電体ガラス １２’ 第３の基板 １３、６４、２１０ 埋め込み層 １４ 発光領域（ピクセル） １５ 半導体結晶領域（エピ成長層） １６ 電極ワイヤ １８、１８’ Ｓｉ基板（ＳＯＩ基板） １９ エアギャップ部 ２０、２０１ 単結晶基板 ５３ 選択酸化層 ６３ 蛍光体 ８１ ＳｉＯ2膜 ８２ ｎ型Ｓｉ薄膜 ８３ コレクタ電極 ８４ エミッタ電極 ８５ ベース電極 ８６ ｎ+拡散領域 ８７、９１、１０４、１０５ ｎ型拡散領域 ８８、９０、９４ ｐ型拡散領域 ８９、４００、５００Ｃ、５００Ｄ 配線 ９５ 分離領域 ９９ ｎ型拡散層 １００ ドレイン電極 １０１ ゲート電極 １０２ ソース電極 １０３ ｐ拡散ウェル １１０ 表示素子用ガラス板 １１１ 発光素子 １１２ 配線領域 １１３ 画素点灯用のドライバＩＣ １２０ Ｓｉウェハ １４０ ＭＯＳ−ＦＥＴ １４１ 光検出器 ２００ 集積回路半導体基板 ２００Ａ 集積回路基板の金属配線 ２０１ａ 窓部 ５００ 光入出力基板 ５００Ａ 受光素子 ５００Ｂ ＶＣＳＥＬ

Claims (21)

    【特許請求の範囲】
  1. 【請求項１】面発光半導体デバイスの製造方法であっ
    て、半導体から成る第１の基板上に、電流が供給される
    ことによって発光する半導体活性層を含む半導体層をエ
    ピタキシャル成長させる工程と、前記半導体活性層に電
    流を供給するための電極を形成する工程と、前記半導体
    層が形成された第１の基板を、第２の基板に、半導体層
    が内側となるように貼り合せる工程と、貼り合わされた
    基板から、第２の基板上に半導体層を残して第１の基板
    を除去する工程を有することを特徴とする面発光半導体
    デバイスの製造方法。
  2. 【請求項２】更に、第２の基板と貼り合せる前に、前記
    半導体層上に反射ミラーを形成する工程を有する請求項
    １記載の面発光半導体デバイスの製造方法。
  3. 【請求項３】前記反射ミラーは、誘電体多層膜によって
    形成される請求項２記載の面発光半導体デバイスの製造
    方法。
  4. 【請求項４】前記第２の基板は、光透過性の材料から成
    る請求項１記載の面発光半導体デバイスの製造方法。
  5. 【請求項５】更に、第２の基板の貼り合わされた面と反
    対側の面に、無反射コーテイングを形成する工程を有す
    る請求項４記載の面発光半導体デバイスの製造方法。
  6. 【請求項６】前記第２の基板はガラス基板から成る請求
    項４記載の面発光半導体デバイスの製造方法。
  7. 【請求項７】前記半導体層が形成された第１の基板を、
    蛍光体を挟んで第２の基板と貼り合せる請求項４記載の
    面発光半導体デバイスの製造方法。
  8. 【請求項８】前記第２の基板は、電子回路が形成された
    半導体基板から成る請求項１記載の面発光半導体デバイ
    スの製造方法。
  9. 【請求項９】更に、第２の基板と貼り合せる前に、前記
    半導体層上に第１の反射ミラーを形成する工程と、第１
    の基板を除去することによって露出した半導体層の面上
    に第２の反射ミラーを形成する工程を有する請求項１記
    載の面発光半導体デバイスの製造方法。
  10. 【請求項１０】前記第１及び第２の反射ミラーは、誘電
    体多層膜によって形成される請求項９記載の面発光半導
    体デバイスの製造方法。
  11. 【請求項１１】更に、前記第２の反射ミラーの上に、第
    ３の基板を貼り合せる工程を有する請求項９記載の面発
    光半導体デバイスの製造方法。
  12. 【請求項１２】前記第３の基板は、光透過性の材料から
    成る請求項１１記載の面発光半導体デバイスの製造方
    法。
  13. 【請求項１３】前記第３の基板はガラス基板から成る請
    求項１２記載の面発光半導体デバイスの製造方法。
  14. 【請求項１４】前記第３の基板は、電子回路が形成され
    た半導体基板から成る請求項１１記載の面発光半導体デ
    バイスの製造方法。
  15. 【請求項１５】前記電極は、マトリックス状に配置され
    た正電極及び負電極から成る請求項１記載の面発光半導
    体デバイスの製造方法。
  16. 【請求項１６】前記半導体層及び電極が形成された複数
    の第１の基板をアレイ状に第２の基板に貼り合せた後、
    複数の第１の基板を除去する請求項１記載の面発光半導
    体デバイスの製造方法。
  17. 【請求項１７】前記半導体層は、半導体活性層に供給さ
    れる電流の流れを制限するための電流狭窄構造を有する
    請求項１記載の面発光半導体デバイスの製造方法。
  18. 【請求項１８】前記半導体層は、Ｂ，Ａｌ，Ｇａ及びＩ
    ｎのいずれかと、Ｎとの化合物半導体から成る請求項１
    記載の面発光半導体デバイスの製造方法。
  19. 【請求項１９】前記半導体層は、ＺｎＯから成る半導体
    活性層と、ＺｎＭｇＯから成るクラッド層とから成る請
    求項１記載の面発光半導体デバイスの製造方法。
  20. 【請求項２０】請求項１乃至１９のいずれかの方法で製
    造された面発光半導体デバイス。
  21. 【請求項２１】請求項１乃至１９のいずれかの方法で製
    造された複数の面発光半導体デバイスをアレイ状に配置
    して成る表示装置。
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