JP3236774B2 - 半導体集積回路 - Google Patents
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- H01S5/40—Arrangement of two or more semiconductor lasers, not provided for in groups H01S5/02 - H01S5/30
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- H01S5/423—Arrays of surface emitting lasers having a vertical cavity
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- Semiconductor Lasers (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路に関
し、特に半導体素子が３次元的に集積された半導体集積
回路に関するものである。
し、特に半導体素子が３次元的に集積された半導体集積
回路に関するものである。
【０００２】
【従来の技術】半導体素子の３次元集積化は半導体集積
回路の集積度を上げるために重要であるとともに、光ス
イッチアレイの構築にも極めて重要な基本技術である。
光スイッチアレイは光信号処理や光情報処理のキーデバ
イスとしてその開発が非常に望まれている。従来この種
の素子としては、例えば文献「IEEE PHOTONICS TECHNOL
OGY LETTERS 7 巻、360 頁（1995）」に見られるよう
に、シリコン集積回路基板上に多重量子井戸型ｐｉｎダ
イオードを半田バンプにより実装し、多重量子井戸型ｐ
ｉｎダイオードを受光素子あるいは光変調器として用い
て光の入出力を行い、論理機能をシリコン集積回路に行
わせる「ハイブリッド・シード（H-SHEED ）」と呼ばれ
る素子が提案されている。この素子では、入力用多重量
子井戸型ｐｉｎダイオードに入射した入力光信号を電気
信号に変換して、シリコン集積回路基板に伝達し電気的
に処理した後に、出力用多重量子井戸型ｐｉｎダイオー
ドにかかる電圧を制御する。このとき、出力用多重量子
井戸型ｐｉｎダイオードでは電圧変化に応じた量子閉じ
込めシュタルク効果により、一定強度でバイアスされた
光の反射強度を制御することができる。その構成を図１
２に、特性を図１３に示す。
回路の集積度を上げるために重要であるとともに、光ス
イッチアレイの構築にも極めて重要な基本技術である。
光スイッチアレイは光信号処理や光情報処理のキーデバ
イスとしてその開発が非常に望まれている。従来この種
の素子としては、例えば文献「IEEE PHOTONICS TECHNOL
OGY LETTERS 7 巻、360 頁（1995）」に見られるよう
に、シリコン集積回路基板上に多重量子井戸型ｐｉｎダ
イオードを半田バンプにより実装し、多重量子井戸型ｐ
ｉｎダイオードを受光素子あるいは光変調器として用い
て光の入出力を行い、論理機能をシリコン集積回路に行
わせる「ハイブリッド・シード（H-SHEED ）」と呼ばれ
る素子が提案されている。この素子では、入力用多重量
子井戸型ｐｉｎダイオードに入射した入力光信号を電気
信号に変換して、シリコン集積回路基板に伝達し電気的
に処理した後に、出力用多重量子井戸型ｐｉｎダイオー
ドにかかる電圧を制御する。このとき、出力用多重量子
井戸型ｐｉｎダイオードでは電圧変化に応じた量子閉じ
込めシュタルク効果により、一定強度でバイアスされた
光の反射強度を制御することができる。その構成を図１
２に、特性を図１３に示す。
【０００３】図１２（ａ）に示すように、エピタキシャ
ル基板１０には、ｐ−ＧａＡｓ基板１１上に、ｐ−Ａｌ
ＧａＡｓ層１２、ｉ−ＭＱＷ層１３および（ｎ- −Ｇａ
Ａｓ層およびｎ+ −ＧａＡｓ層）１４を順次積層し、Ｂ
ｅイオン注入層１５および反射層としてのＴｉ／Ａｕ膜
１６を形成した光変調部が構成される。ｐ側およびｎ側
の電極は同一平面上にあり、Ｂｅイオン注入層１５およ
びＴｉ／Ａｕ膜１６上に半田１７が形成されている。一
方、表面にＣＭＯＳが形成されているシリコン集積回路
基板２０の表面には濡れ性を改善するためのＡｌ：Ｔｉ
／Ｐｔ／Ａｕ膜２１が形成され、その上に半田１７が設
けられている。この二つの基板を図１２（ｂ）に示すよ
うに、半田バンプにより接合して光変調器はシリコン集
積回路基板に実装される。接合後、接合部の周囲はエポ
キシ樹脂１８によって充填され、次いで、ＧａＡｓ基板
が除去される。エポキシ樹脂はその後除去することがで
きる。最後に、図１２（ｃ）に示すように、反射防止コ
ーティング１９を施して、シリコンＣＭＯＳと集積化さ
れた光変調器が得られる。この従来例は、２入力２出力
スイッチ機能を持っている。
ル基板１０には、ｐ−ＧａＡｓ基板１１上に、ｐ−Ａｌ
ＧａＡｓ層１２、ｉ−ＭＱＷ層１３および（ｎ- −Ｇａ
Ａｓ層およびｎ+ −ＧａＡｓ層）１４を順次積層し、Ｂ
ｅイオン注入層１５および反射層としてのＴｉ／Ａｕ膜
１６を形成した光変調部が構成される。ｐ側およびｎ側
の電極は同一平面上にあり、Ｂｅイオン注入層１５およ
びＴｉ／Ａｕ膜１６上に半田１７が形成されている。一
方、表面にＣＭＯＳが形成されているシリコン集積回路
基板２０の表面には濡れ性を改善するためのＡｌ：Ｔｉ
／Ｐｔ／Ａｕ膜２１が形成され、その上に半田１７が設
けられている。この二つの基板を図１２（ｂ）に示すよ
うに、半田バンプにより接合して光変調器はシリコン集
積回路基板に実装される。接合後、接合部の周囲はエポ
キシ樹脂１８によって充填され、次いで、ＧａＡｓ基板
が除去される。エポキシ樹脂はその後除去することがで
きる。最後に、図１２（ｃ）に示すように、反射防止コ
ーティング１９を施して、シリコンＣＭＯＳと集積化さ
れた光変調器が得られる。この従来例は、２入力２出力
スイッチ機能を持っている。
【０００４】図１３はこのようにして作成されたハイブ
リッド・シード素子におけるゲート−ソース間電圧と反
射率の関係を示す。ＣＭＯＳのゲート−ソース間電圧の
制御によってスイッチング動作が可能である。
リッド・シード素子におけるゲート−ソース間電圧と反
射率の関係を示す。ＣＭＯＳのゲート−ソース間電圧の
制御によってスイッチング動作が可能である。
【０００５】
【発明が解決しようとする課題】ところが、前述した光
スイッチアレイには、以下のような問題点があった。
スイッチアレイには、以下のような問題点があった。
【０００６】第１に、光変調部として多重量子井戸型ｐ
ｉｎダイオードを用いているために消光比が低く、かつ
損失が大きい。
ｉｎダイオードを用いているために消光比が低く、かつ
損失が大きい。
【０００７】第２に、光変調部にはバイアス光を入射す
る必要があるので、光学系が複雑になる。
る必要があるので、光学系が複雑になる。
【０００８】第３に、光変調部の動作電圧が１０Ｖ程度
と大きなために、応答速度が遅い。
と大きなために、応答速度が遅い。
【０００９】第４に、量子閉じ込めシュタルク効果を用
いた変調器は動作波長が数ｎｍに制限され、さらにシリ
コン集積回路からの発熱により変調器の動作波長が変動
するため、バイアス光の光源への波長の制限が厳しく、
さらに、素子を一定温度に制御する必要がある。
いた変調器は動作波長が数ｎｍに制限され、さらにシリ
コン集積回路からの発熱により変調器の動作波長が変動
するため、バイアス光の光源への波長の制限が厳しく、
さらに、素子を一定温度に制御する必要がある。
【００１０】一方、前述した従来素子のような半田バン
プによる電子素子と光素子の３次元構造の構成方法には
以下のような問題がある。
プによる電子素子と光素子の３次元構造の構成方法には
以下のような問題がある。
【００１１】すなわち、例えば受光器と面発光レーザの
ような異なる層構造を有する光素子を同時にシリコン集
積回路上に配置しようとすると、それぞれの光素子が異
なる構造を有するため、それらを同一基板上に形成する
ことは困難になり、従って、それぞれの素子を別個に半
田バンプによってシリコン集積回路に配置する必要があ
る。この様な個別搭載には次のような困難が伴う。
ような異なる層構造を有する光素子を同時にシリコン集
積回路上に配置しようとすると、それぞれの光素子が異
なる構造を有するため、それらを同一基板上に形成する
ことは困難になり、従って、それぞれの素子を別個に半
田バンプによってシリコン集積回路に配置する必要があ
る。この様な個別搭載には次のような困難が伴う。
【００１２】第１に半田バンプを複数回行わなければな
らないので工程が複雑化する。
らないので工程が複雑化する。
【００１３】第２に、光スイッチアレイでは各光素子の
相対位置は、予め決められている入出射光の位置関係に
一致しなければならないが、半田バンプを個々の光素子
毎に行うことにより個々の光素子間の相対位置を正確に
定めることは困難である。従って、各光素子の位置関係
を入出射光の位置関係に一致させることは困難である。
相対位置は、予め決められている入出射光の位置関係に
一致しなければならないが、半田バンプを個々の光素子
毎に行うことにより個々の光素子間の相対位置を正確に
定めることは困難である。従って、各光素子の位置関係
を入出射光の位置関係に一致させることは困難である。
【００１４】本発明の目的は、従来の光スイッチアレイ
にあった上記問題点を解決すること、および半田バンプ
による３次元構造の問題点を解決した３次元半導体集積
回路を実現すること、消光比が大きく、光学系が簡単
で、高速な応答速度を有し、動作マージンの大きい光ス
イッチアレイを実現することにある。
にあった上記問題点を解決すること、および半田バンプ
による３次元構造の問題点を解決した３次元半導体集積
回路を実現すること、消光比が大きく、光学系が簡単
で、高速な応答速度を有し、動作マージンの大きい光ス
イッチアレイを実現することにある。
【００１５】
【課題を解決するための手段】本発明による半導体集積
回路は、半導体素子が一方の主面上に集積化された半導
体基板と、該基板上に配置された絶縁層と、該絶縁層上
に配置された一つ以上の半導体素子と、前記絶縁層に形
成された窓を通り、前記半導体基板上に集積化された半
導体素子と前記絶縁層上に配置された一つ以上の半導体
素子とを電気的に接続する配線を有し、前記絶縁層が、
加熱処理により硬化した有機材料であり、前記絶縁層中
に、前記半導体基板に接し前記絶縁層に等しい厚さを持
つ金属層を有し、前記半導体基板上に集積化された半導
体素子が電気素子であり、前記一つ以上の半導体素子
が、受光素子と垂直共振器型面発光レーザとからなり、
かつ前記絶縁層および前記金属層と光吸収性半導体層を
介して接しており、前記受光素子で発生した信号電流を
前記電気素子で処理して発生した電流を前記垂直共振器
型面発光レーザに供給できるよう前記配線が配置されて
いることを特徴とするものである。
回路は、半導体素子が一方の主面上に集積化された半導
体基板と、該基板上に配置された絶縁層と、該絶縁層上
に配置された一つ以上の半導体素子と、前記絶縁層に形
成された窓を通り、前記半導体基板上に集積化された半
導体素子と前記絶縁層上に配置された一つ以上の半導体
素子とを電気的に接続する配線を有し、前記絶縁層が、
加熱処理により硬化した有機材料であり、前記絶縁層中
に、前記半導体基板に接し前記絶縁層に等しい厚さを持
つ金属層を有し、前記半導体基板上に集積化された半導
体素子が電気素子であり、前記一つ以上の半導体素子
が、受光素子と垂直共振器型面発光レーザとからなり、
かつ前記絶縁層および前記金属層と光吸収性半導体層を
介して接しており、前記受光素子で発生した信号電流を
前記電気素子で処理して発生した電流を前記垂直共振器
型面発光レーザに供給できるよう前記配線が配置されて
いることを特徴とするものである。
【００１６】また、本発明による半導体集積回路は、半
導体素子が一方の主面上に集積化された半導体基板と、
該基板上に配置された絶縁層と、該絶縁層上に配置され
た一つ以上の半導体素子と、前記絶縁層に形成された窓
を通り、前記半導体基板上に集積化された半導体素子と
前記絶縁層上に配置された一つ以上の半導体素子とを電
気的に接続する配線を有し、前記絶縁層が、加熱処理に
より硬化した有機材料であり、前記絶縁層中に、前記半
導体基板に接し前記絶縁層に等しい厚さを持つ金属層を
有し、前記半導体基板上に集積化された半導体素子が電
気素子であり、前記一つ以上の半導体素子が、受光素
子、垂直共振器型面発光レーザおよび他の電気素子から
なり、かつ前記絶縁層および前記金属層と光吸収性半導
体層を介して接しており、前記受光素子で発生した信号
電流を前記他の電気素子および前記電気素子で処理して
発生した電流を前記垂直共振器型面発光レーザに供給で
きるよう前記配線が配置されていることを特徴とするも
のである。
導体素子が一方の主面上に集積化された半導体基板と、
該基板上に配置された絶縁層と、該絶縁層上に配置され
た一つ以上の半導体素子と、前記絶縁層に形成された窓
を通り、前記半導体基板上に集積化された半導体素子と
前記絶縁層上に配置された一つ以上の半導体素子とを電
気的に接続する配線を有し、前記絶縁層が、加熱処理に
より硬化した有機材料であり、前記絶縁層中に、前記半
導体基板に接し前記絶縁層に等しい厚さを持つ金属層を
有し、前記半導体基板上に集積化された半導体素子が電
気素子であり、前記一つ以上の半導体素子が、受光素
子、垂直共振器型面発光レーザおよび他の電気素子から
なり、かつ前記絶縁層および前記金属層と光吸収性半導
体層を介して接しており、前記受光素子で発生した信号
電流を前記他の電気素子および前記電気素子で処理して
発生した電流を前記垂直共振器型面発光レーザに供給で
きるよう前記配線が配置されていることを特徴とするも
のである。
【００１７】さらに、本発明による半導体集積回路は、
請求項２に記載の発明において、前記他の電気素子が電
界効果トランジスタであることを特徴とするものであ
る。
請求項２に記載の発明において、前記他の電気素子が電
界効果トランジスタであることを特徴とするものであ
る。
【００１８】さらに、本発明による半導体集積回路は、
請求項１に記載の発明において、前記受光素子と前記垂
直共振器型面発光レーザおよび前記電気素子からなる光
スイッチが前記一方の主面上に、周期的に複数個配置さ
れていることを特徴とするものである。
請求項１に記載の発明において、前記受光素子と前記垂
直共振器型面発光レーザおよび前記電気素子からなる光
スイッチが前記一方の主面上に、周期的に複数個配置さ
れていることを特徴とするものである。
【００１９】さらに、本発明による半導体集積回路は、
請求項２又は３に記載の発明において、前記受光素子、
前記垂直共振器型面発光レーザ、前記他の電気素子およ
び前記電気素子からなる光スイッチが前記一方の主面上
に、周期的に複数個配置されていることを特徴とするも
のである。
請求項２又は３に記載の発明において、前記受光素子、
前記垂直共振器型面発光レーザ、前記他の電気素子およ
び前記電気素子からなる光スイッチが前記一方の主面上
に、周期的に複数個配置されていることを特徴とするも
のである。
【００２０】
【発明の実施の形態】図１に、本発明による素子の一実
施形態を示す。ＭＯＳＦＥＴ、トランジスタ、ダイオー
ド等の半導体素子が一主面上に集積化された集積回路基
板２００上に、絶縁層３００を介して光入出力基板１０
０が一体化されている。この光入出力基板１００には複
数の受光素子１００Ａと垂直共振器型面発光レーザ（以
下、面発光レーザと記す）１００Ｂが配置されている。
絶縁層３００には窓が設けられ、受光素子１００Ａおよ
び面発光素子１００Ｂはこの窓を通して配線４００によ
り集積回路基板２００の金属配線２００Ａと接続されて
いる。１００Ｃおよび１００Ｄはそれぞれ受光素子１０
０Ａおよび面発光素子１００Ｂの配線である。この素子
は、受光素子１００Ａが入力した光を電気信号に変換
し、その電気信号を集積回路基板２００に集積されてい
る半導体素子で増幅、スイッチング等の処理を行い、処
理結果を電流出力として面発光レーザ１００Ｂに伝達
し、その動作を制御するすることができる。
施形態を示す。ＭＯＳＦＥＴ、トランジスタ、ダイオー
ド等の半導体素子が一主面上に集積化された集積回路基
板２００上に、絶縁層３００を介して光入出力基板１０
０が一体化されている。この光入出力基板１００には複
数の受光素子１００Ａと垂直共振器型面発光レーザ（以
下、面発光レーザと記す）１００Ｂが配置されている。
絶縁層３００には窓が設けられ、受光素子１００Ａおよ
び面発光素子１００Ｂはこの窓を通して配線４００によ
り集積回路基板２００の金属配線２００Ａと接続されて
いる。１００Ｃおよび１００Ｄはそれぞれ受光素子１０
０Ａおよび面発光素子１００Ｂの配線である。この素子
は、受光素子１００Ａが入力した光を電気信号に変換
し、その電気信号を集積回路基板２００に集積されてい
る半導体素子で増幅、スイッチング等の処理を行い、処
理結果を電流出力として面発光レーザ１００Ｂに伝達
し、その動作を制御するすることができる。
【００２１】図２にこの素子の動作特性を示す。図２の
例では、入力信号を同期、増幅および波形整形した結果
を示している。本発明の素子の場合、集積回路基板の処
理機能により様々な処理が可能となり、この例のほかに
２×２のスイッチングや種々の演算処理、画像処理など
が挙げられる。
例では、入力信号を同期、増幅および波形整形した結果
を示している。本発明の素子の場合、集積回路基板の処
理機能により様々な処理が可能となり、この例のほかに
２×２のスイッチングや種々の演算処理、画像処理など
が挙げられる。
【００２２】本発明による光スイッチアレイでは、光変
調部として垂直共振器型面発光レーザを用いているた
め、バイアス光が必要なく、高コントラストが得られる
ため、光学系が簡単になる。また、動作電圧も３Ｖ程度
で充分なので、高速動作が実現できる。加えて、本発明
の素子を多段に構成し、前段からの出力光を入力光とす
るような光接続を行って光インターコネクション等の処
理を行う場合、面発光レーザは、発振波長が膜厚の揺ら
ぎに対して非常に敏感であり、制御が難しいが、受光部
としてｐｉｎダイオード、ＭＳＭフォトダイオード等を
用いれば、１００ｎｍ以上の広範囲な波長でほぼ均一な
光感度を得られるため、前段の面発光レーザの発振波長
に制限がなくなり、多段化に有利であるという特徴も持
つ。
調部として垂直共振器型面発光レーザを用いているた
め、バイアス光が必要なく、高コントラストが得られる
ため、光学系が簡単になる。また、動作電圧も３Ｖ程度
で充分なので、高速動作が実現できる。加えて、本発明
の素子を多段に構成し、前段からの出力光を入力光とす
るような光接続を行って光インターコネクション等の処
理を行う場合、面発光レーザは、発振波長が膜厚の揺ら
ぎに対して非常に敏感であり、制御が難しいが、受光部
としてｐｉｎダイオード、ＭＳＭフォトダイオード等を
用いれば、１００ｎｍ以上の広範囲な波長でほぼ均一な
光感度を得られるため、前段の面発光レーザの発振波長
に制限がなくなり、多段化に有利であるという特徴も持
つ。
【００２３】以上のような光スイッチアレイを製造しよ
うとすると、垂直共振器型面発光レーザと受光器の層構
造が異なるため、一枚の基板上に同時に形成することが
できないので、上述したように半田バンプ技術が使用で
きない。この問題を解決するために、本発明は、半導体
素子が一方の主面上に集積化された半導体基板上に、絶
縁層を介して垂直共振器等の半導体素子を配置し、さら
に、この絶縁層に形成された窓を通して半導体基板上に
集積化された半導体素子と絶縁層上に配置された垂直共
振器等の間に配線を施している。
うとすると、垂直共振器型面発光レーザと受光器の層構
造が異なるため、一枚の基板上に同時に形成することが
できないので、上述したように半田バンプ技術が使用で
きない。この問題を解決するために、本発明は、半導体
素子が一方の主面上に集積化された半導体基板上に、絶
縁層を介して垂直共振器等の半導体素子を配置し、さら
に、この絶縁層に形成された窓を通して半導体基板上に
集積化された半導体素子と絶縁層上に配置された垂直共
振器等の間に配線を施している。
【００２４】絶縁層としてはポリイミドやＳｉＯ2 等が
あるが、いずれも適切な工程により、半導体同士を貼り
合わせる能力を有する。従って、これらの絶縁層を接着
層として用いることにより、半導体素子の立体配置が容
易となる。さらに、絶縁性であるためにこの接着層の上
には容易に配線が可能になり、従って、集積回路上に配
置された素子に必要な配線を施すことができる。例え
ば、一枚の基板上にレーザのための層構造と受光器のた
めの層構造を積層し、これを絶縁性の接着層により半導
体集積回路に貼り合わせると、図１のようにエッチング
により各層構造を必要に応じて露出させた後、必要な配
線が容易にできる。
あるが、いずれも適切な工程により、半導体同士を貼り
合わせる能力を有する。従って、これらの絶縁層を接着
層として用いることにより、半導体素子の立体配置が容
易となる。さらに、絶縁性であるためにこの接着層の上
には容易に配線が可能になり、従って、集積回路上に配
置された素子に必要な配線を施すことができる。例え
ば、一枚の基板上にレーザのための層構造と受光器のた
めの層構造を積層し、これを絶縁性の接着層により半導
体集積回路に貼り合わせると、図１のようにエッチング
により各層構造を必要に応じて露出させた後、必要な配
線が容易にできる。
【００２５】
【実施例】実施例１ 光入出力基板の成長面を集積回路基板側に向
けて接着した場合 本発明を光スイッチアレイに適用した第１の具体例を図
３および図４に示す。
けて接着した場合 本発明を光スイッチアレイに適用した第１の具体例を図
３および図４に示す。
【００２６】図３は活性層にＧａＡｓ／ＡｌＧａＡｓ多
重量子井戸を用いた場合の光入出力基板の断面図であ
る。半絶縁性ＧａＡｓ基板１０１上に、選択エッチング
用ＡｌＡｓ層１０２、ｎ+ −ＧａＡｓコンタクト層１０
３、ｎ−ＤＢＲ(Distributed Bragg Reflector) 層１０
４、活性層１０５、ｐ−ＤＢＲ層１０６およびｉ−Ｇａ
Ａｓ光吸収層１０７を、順次分子線エピタキシャル成長
法により形成した。ｐ型およびｎ型ドーパントにはそれ
ぞれＢｅおよびＳｉを用いた。ここで、ｎ−ＤＢＲ層は
ｎ−ＡｌＡｓ（７１．５ｎｍ）／ｎ−Ａｌ0.15Ｇａ0.85
Ａｓ（６２．９ｎｍ）を交互に２５周期積層した構造か
らなり、ｐ−ＤＢＲ層はｐ−ＡｌＡｓ（７１．５ｎｍ）
／ｐ−Ａｌ0.15Ｇａ0.85Ａｓ（６２．９ｎｍ）を交互に
３０周期積層した構造からなる。
重量子井戸を用いた場合の光入出力基板の断面図であ
る。半絶縁性ＧａＡｓ基板１０１上に、選択エッチング
用ＡｌＡｓ層１０２、ｎ+ −ＧａＡｓコンタクト層１０
３、ｎ−ＤＢＲ(Distributed Bragg Reflector) 層１０
４、活性層１０５、ｐ−ＤＢＲ層１０６およびｉ−Ｇａ
Ａｓ光吸収層１０７を、順次分子線エピタキシャル成長
法により形成した。ｐ型およびｎ型ドーパントにはそれ
ぞれＢｅおよびＳｉを用いた。ここで、ｎ−ＤＢＲ層は
ｎ−ＡｌＡｓ（７１．５ｎｍ）／ｎ−Ａｌ0.15Ｇａ0.85
Ａｓ（６２．９ｎｍ）を交互に２５周期積層した構造か
らなり、ｐ−ＤＢＲ層はｐ−ＡｌＡｓ（７１．５ｎｍ）
／ｐ−Ａｌ0.15Ｇａ0.85Ａｓ（６２．９ｎｍ）を交互に
３０周期積層した構造からなる。
【００２７】図４に光スイッチの作製法を示す。まず、
図４（ａ）のように、光入出力基板１００の成長層１０
０Ｅをシリコン集積回路基板２００の半導体素子が集積
されている主面側に向けて接着剤３００で接着する。こ
の場合、両方の基板の接着面にそれぞれスピンコートに
より接着剤としてポリイミドを塗布し気泡が入らないよ
うにする。その後、両基板を貼り合わせ、荷重をかけな
がら高温で熱処理して硬化させる。貼り合わせの手順
は、まず１５０℃程度の温度で仮接着を行い、ここでＧ
ａＡｓ基板１０１を１チップ程度の大きさに分割する。
その後３５０℃で最終硬化させる。これは２インチ以上
の大きな基板になった場合、シリコンとＧａＡｓの熱膨
張係数の違いにより基板が反り割れるのを防ぐためであ
る。この際、集積回路基板２００上に電気接続および冷
却用の厚い金属膜２００Ａを作製した場合、金属膜２０
０Ａ部分は、光入出力基板１００との間に入ったポリイ
ミド３００が接着時に荷重をかけることによって押し出
され、その結果、図４（ｂ）に示すように、光入出力基
板１００と直接接触するようになる。
図４（ａ）のように、光入出力基板１００の成長層１０
０Ｅをシリコン集積回路基板２００の半導体素子が集積
されている主面側に向けて接着剤３００で接着する。こ
の場合、両方の基板の接着面にそれぞれスピンコートに
より接着剤としてポリイミドを塗布し気泡が入らないよ
うにする。その後、両基板を貼り合わせ、荷重をかけな
がら高温で熱処理して硬化させる。貼り合わせの手順
は、まず１５０℃程度の温度で仮接着を行い、ここでＧ
ａＡｓ基板１０１を１チップ程度の大きさに分割する。
その後３５０℃で最終硬化させる。これは２インチ以上
の大きな基板になった場合、シリコンとＧａＡｓの熱膨
張係数の違いにより基板が反り割れるのを防ぐためであ
る。この際、集積回路基板２００上に電気接続および冷
却用の厚い金属膜２００Ａを作製した場合、金属膜２０
０Ａ部分は、光入出力基板１００との間に入ったポリイ
ミド３００が接着時に荷重をかけることによって押し出
され、その結果、図４（ｂ）に示すように、光入出力基
板１００と直接接触するようになる。
【００２８】その後、ＧａＡｓ基板１０１を厚さ５０μ
ｍ程度まで研磨し、ＰＡ３０溶液（Ｈ2 Ｏ2 ：ＮＨ3 Ｏ
Ｈ＝３０：１）によりＧａＡｓ基板１０１のみを選択的
にエッチングし、ＡｌＡｓ層１０２でエッチングを止め
る。次に、塩酸によりＡｌＡｓ層１０２のみを選択的に
エッチングし、図４（ｃ）のようにｎ+ −ＧａＡｓコン
タクト層１０３が表面に露出した状態にする。図４
（ｃ′）はこの状態での成長層を示す拡大図である。
ｍ程度まで研磨し、ＰＡ３０溶液（Ｈ2 Ｏ2 ：ＮＨ3 Ｏ
Ｈ＝３０：１）によりＧａＡｓ基板１０１のみを選択的
にエッチングし、ＡｌＡｓ層１０２でエッチングを止め
る。次に、塩酸によりＡｌＡｓ層１０２のみを選択的に
エッチングし、図４（ｃ）のようにｎ+ −ＧａＡｓコン
タクト層１０３が表面に露出した状態にする。図４
（ｃ′）はこの状態での成長層を示す拡大図である。
【００２９】次に、図４（ｄ）に示すように光入出力基
板を加工し、面発光レーザ１００ＢとＳＭＳフォトディ
テクタ１００Ａを形成する。図４（ｄ′）は面発光レー
ザ部の拡大図である。面発光レーザのｐ型電極１１０と
してはＡｕＺｎＮｉを、ｎ型電極１１１としてはＡｕＧ
ｅＮｉを用い、フォトディテクタのショットキ電極１１
２としてはＴｉ／Ｐｔ／Ａｕを用いたその後、図４
（ｅ）に示すように、光入出力基板１００の両基板間の
電気配線を行う部分にエッチングにより金属膜２００Ａ
が露出するまでスルーホールを開ける。ＳＭＳフォトデ
ィテクタ部分も区画する。
板を加工し、面発光レーザ１００ＢとＳＭＳフォトディ
テクタ１００Ａを形成する。図４（ｄ′）は面発光レー
ザ部の拡大図である。面発光レーザのｐ型電極１１０と
してはＡｕＺｎＮｉを、ｎ型電極１１１としてはＡｕＧ
ｅＮｉを用い、フォトディテクタのショットキ電極１１
２としてはＴｉ／Ｐｔ／Ａｕを用いたその後、図４
（ｅ）に示すように、光入出力基板１００の両基板間の
電気配線を行う部分にエッチングにより金属膜２００Ａ
が露出するまでスルーホールを開ける。ＳＭＳフォトデ
ィテクタ部分も区画する。
【００３０】そして、素子間配線用金属４００を鍍金に
よって形成し、また配線１１３を施して図４（ｆ）に示
す構造を得る。
よって形成し、また配線１１３を施して図４（ｆ）に示
す構造を得る。
【００３１】従来例のように、半田バンプを用いる場合
は、電極は必ずレーザおよび受光器を積層した基板の表
面に形成しなければならないので、どちらか一方の素子
への電極の形成が困難になる。例えば、図３のような積
層構造を用いると、ｐ−ＤＢＲ層１０６と活性層１０５
とｎ−ＤＢＲ層１０４よりなるレーザ構造への電極形成
が困難である。しかし、本願発明の構造ではこのような
問題は生じない。集積回路基板２００上の厚い金属膜２
００Ａは両基板間の電気接続の際の段差を減らす効果
と、受光素子、発光素子から集積回路基板への光の入射
を防ぐ効果および光入出力基板で発生した熱を金属膜を
通して取り除く効果がある。
は、電極は必ずレーザおよび受光器を積層した基板の表
面に形成しなければならないので、どちらか一方の素子
への電極の形成が困難になる。例えば、図３のような積
層構造を用いると、ｐ−ＤＢＲ層１０６と活性層１０５
とｎ−ＤＢＲ層１０４よりなるレーザ構造への電極形成
が困難である。しかし、本願発明の構造ではこのような
問題は生じない。集積回路基板２００上の厚い金属膜２
００Ａは両基板間の電気接続の際の段差を減らす効果
と、受光素子、発光素子から集積回路基板への光の入射
を防ぐ効果および光入出力基板で発生した熱を金属膜を
通して取り除く効果がある。
【００３２】実際に１ピクセル内にＭＳＭ−ＰＤ、ＭＥ
ＳＦＥＴ３個、および面発光レーザを有する８×８＝６
４ピクセルの２次元アレイを作製し、８５０ｎｍ波長帯
で、０．１ｍＷ、２００ＭＨｚの入力光をＭＳＤ−ＰＤ
に入力し１ｍＷの出力光が面発光レーザから出射する動
作が全ピクセルで並列になされることが確認された。
ＳＦＥＴ３個、および面発光レーザを有する８×８＝６
４ピクセルの２次元アレイを作製し、８５０ｎｍ波長帯
で、０．１ｍＷ、２００ＭＨｚの入力光をＭＳＤ−ＰＤ
に入力し１ｍＷの出力光が面発光レーザから出射する動
作が全ピクセルで並列になされることが確認された。
【００３３】また、集積回路内の一つの処理単位（セ
ル）ごとに面発光レーザ、受光素子は一つに限られたも
のではなく、複数の入出力素子があってもよい。
ル）ごとに面発光レーザ、受光素子は一つに限られたも
のではなく、複数の入出力素子があってもよい。
【００３４】本実施例では、素子間配線用金属の形成に
鍍金を用いたが、これに限るものでなく、例えばタング
ステン等を用いて選択成長により段差を埋めてもよい。
また、両基板の貼り合わせにはポリイミドを用いている
が、これに限られるものではなく、エポキシ系などの各
種接着剤を用いてもよく、ＳｉＯ2 などの誘電体同士の
接着なども可能である。
鍍金を用いたが、これに限るものでなく、例えばタング
ステン等を用いて選択成長により段差を埋めてもよい。
また、両基板の貼り合わせにはポリイミドを用いている
が、これに限られるものではなく、エポキシ系などの各
種接着剤を用いてもよく、ＳｉＯ2 などの誘電体同士の
接着なども可能である。
【００３５】なお、光入出力基板を、半絶縁性ＧａＡｓ
基板１０１上に、選択エッチング用ＡｌＡｓ層、ｐ+ −
ＧａＡｓコンタクト層、ｐ−ＤＢＲ層、ｉ−ＧａＡｓ／
ＡｌＧａＡｓ活性層，ｎ−ＤＢＲ層およびｉ−ＧａＡｓ
光吸収層の順に積層し、面発光レーザのＤＢＲ層のｐ、
ｎの極性を入れ換えてもよい。この場合は、ｐ−ＤＢＲ
層は２５周期積層し、ｎ−ＤＢＲ層は３０周期積層した
構造とする。これは、集積回路基板側のＤＢＲミラーの
反射率を出射側のＤＢＲミラーの反射率よりも高く設定
することによって、高い効率で出射側に出力光が得られ
るようにするためである。このことは以下の実施例でも
同様である。
基板１０１上に、選択エッチング用ＡｌＡｓ層、ｐ+ −
ＧａＡｓコンタクト層、ｐ−ＤＢＲ層、ｉ−ＧａＡｓ／
ＡｌＧａＡｓ活性層，ｎ−ＤＢＲ層およびｉ−ＧａＡｓ
光吸収層の順に積層し、面発光レーザのＤＢＲ層のｐ、
ｎの極性を入れ換えてもよい。この場合は、ｐ−ＤＢＲ
層は２５周期積層し、ｎ−ＤＢＲ層は３０周期積層した
構造とする。これは、集積回路基板側のＤＢＲミラーの
反射率を出射側のＤＢＲミラーの反射率よりも高く設定
することによって、高い効率で出射側に出力光が得られ
るようにするためである。このことは以下の実施例でも
同様である。
【００３６】実施例２ 光入出力基板の成長面を集積回
路基板側と反対にして接着した場合 （その１） 基板接着後に光入出力基板をプロセスする
場合 本発明を光スイッチアレイに適用した第２の具体例を図
５から図７に示す。
路基板側と反対にして接着した場合 （その１） 基板接着後に光入出力基板をプロセスする
場合 本発明を光スイッチアレイに適用した第２の具体例を図
５から図７に示す。
【００３７】図５は活性層にＧａＡｓ／ＡｌＧａＡｓ多
重量子井戸を用いた場合の光入出力基板の断面図であ
る。半絶縁性ＧａＡｓ基板１０１上に、選択エッチング
用ＡｌＡｓ層１０２、、ｉ−ＧａＡｓ光吸収層１０７、
ｐ−ＤＢＲ層１０６、ｉ−ＧａＡｓ／ＡｌＧａＡｓ活性
層１０５、ｎ−ＤＢＲ層１０４、およびｎ+ −ＧａＡｓ
コンタクト層１０３を、順次分子線エピタキシャル成長
法により形成した。先の実施例１とは受光素子構成層と
発光素子構成層の積層順序が逆になっている。ここで、
実施例１と同様に、ｎ−ＤＢＲ層は３０周期積層した構
造からなり、ｐ−ＤＢＲ層は２５周期積層した構造から
なる。
重量子井戸を用いた場合の光入出力基板の断面図であ
る。半絶縁性ＧａＡｓ基板１０１上に、選択エッチング
用ＡｌＡｓ層１０２、、ｉ−ＧａＡｓ光吸収層１０７、
ｐ−ＤＢＲ層１０６、ｉ−ＧａＡｓ／ＡｌＧａＡｓ活性
層１０５、ｎ−ＤＢＲ層１０４、およびｎ+ −ＧａＡｓ
コンタクト層１０３を、順次分子線エピタキシャル成長
法により形成した。先の実施例１とは受光素子構成層と
発光素子構成層の積層順序が逆になっている。ここで、
実施例１と同様に、ｎ−ＤＢＲ層は３０周期積層した構
造からなり、ｐ−ＤＢＲ層は２５周期積層した構造から
なる。
【００３８】図６に光スイッチの作成法を示す。まず、
図６（ａ）の様に光入出力基板１００を平坦な石英板４
００に、成長層１００Ｅを上にしてワックス５００によ
り貼り付ける。
図６（ａ）の様に光入出力基板１００を平坦な石英板４
００に、成長層１００Ｅを上にしてワックス５００によ
り貼り付ける。
【００３９】次いで、図６（ｂ）に示すように、ＧａＡ
ｓ基板１０１を厚さ５０μｍ程度まで研磨した後、クエ
ン酸溶液によりＧａＡｓ基板のみをエッチングし、Ａｌ
Ａｓ層１０２でエッチングを止める。次に、塩酸により
ＡｌＡｓ層１０２のみを選択的にエッチングする。
ｓ基板１０１を厚さ５０μｍ程度まで研磨した後、クエ
ン酸溶液によりＧａＡｓ基板のみをエッチングし、Ａｌ
Ａｓ層１０２でエッチングを止める。次に、塩酸により
ＡｌＡｓ層１０２のみを選択的にエッチングする。
【００４０】次に、図６（ｃ）の様に、ポリイミド３０
０により集積回路基板２００との貼り合わせを行う。ま
ず、１００℃程度でベーキングを行ってポリイミドを硬
化させる。
０により集積回路基板２００との貼り合わせを行う。ま
ず、１００℃程度でベーキングを行ってポリイミドを硬
化させる。
【００４１】このとき、石英板４００と光入出力基板１
００の間にあったワックスは熱によって溶けるので、図
６（ｄ）に示すように、集積回路基板２００と光入出力
基板の成長層１００Ｅを一緒に石英板から取り外す。そ
の後、３００℃程度の高温でポリイミドを最終硬化させ
る。この状態は実施例１の図４（ｃ）と同じ状態であ
り、以後は実施例１と同様にして素子が作製できる。
００の間にあったワックスは熱によって溶けるので、図
６（ｄ）に示すように、集積回路基板２００と光入出力
基板の成長層１００Ｅを一緒に石英板から取り外す。そ
の後、３００℃程度の高温でポリイミドを最終硬化させ
る。この状態は実施例１の図４（ｃ）と同じ状態であ
り、以後は実施例１と同様にして素子が作製できる。
【００４２】この場合、選択エッチングでｉ−ＧａＡｓ
光吸収層を露出する必要はなく、半絶縁性ＧａＡｓ基板
１０１が残ったままで集積回路基板２００に貼り付けて
もよい。この例を図７に示す。
光吸収層を露出する必要はなく、半絶縁性ＧａＡｓ基板
１０１が残ったままで集積回路基板２００に貼り付けて
もよい。この例を図７に示す。
【００４３】（その２） 光入出力基板をプロセス後に
接着する場合 本発明を適用した光スイッチアレイの第３の具体例を図
８に示す。光入出力基板は図５に示した第２の具体例と
同様である。
接着する場合 本発明を適用した光スイッチアレイの第３の具体例を図
８に示す。光入出力基板は図５に示した第２の具体例と
同様である。
【００４４】図８に光スイッチの作製法を示す。まず、
面発光レーザ１００Ｂ、ＭＳＭフォトダイオード１００
Ａを半絶縁性ＧａＡｓ基板１０１を処理することなしに
プロセスした後、図８（ａ）に示すように、平坦な石英
板４００とプロセスした面を向い合わせてワックス５０
０により貼り合わせる。図８（ａ′）は光入出力基板の
拡大図である。
面発光レーザ１００Ｂ、ＭＳＭフォトダイオード１００
Ａを半絶縁性ＧａＡｓ基板１０１を処理することなしに
プロセスした後、図８（ａ）に示すように、平坦な石英
板４００とプロセスした面を向い合わせてワックス５０
０により貼り合わせる。図８（ａ′）は光入出力基板の
拡大図である。
【００４５】次に、図８（ｂ）に示すように、ＧａＡｓ
基板を厚さ５０μｍ程度まで研磨し、次いでＰＡ３０溶
液によりＧａＡｓ基板のみをエッチングし、ＡｌＡｓ層
でエッチングを止め、さらに、塩酸によりＡｌＡｓ層の
みを選択的にエッチングする。
基板を厚さ５０μｍ程度まで研磨し、次いでＰＡ３０溶
液によりＧａＡｓ基板のみをエッチングし、ＡｌＡｓ層
でエッチングを止め、さらに、塩酸によりＡｌＡｓ層の
みを選択的にエッチングする。
【００４６】次に、図８（ｃ）に示すように、両方の基
板にポリイミド３００を塗布した後、赤外線カメラ（Ｃ
ＣＤカメラ）を用いて集積回路基板２００と光入出力基
板１００の回路パターンをモニタしながら、微動台６０
０を用いて両基板の位置合わせを行い、貼り合わせる。
板にポリイミド３００を塗布した後、赤外線カメラ（Ｃ
ＣＤカメラ）を用いて集積回路基板２００と光入出力基
板１００の回路パターンをモニタしながら、微動台６０
０を用いて両基板の位置合わせを行い、貼り合わせる。
【００４７】次に、（その１）の場合と同様に、１００
℃程度でポリイミドを硬化させ、同時に石英板から両基
板を取り外した後、３００℃まで昇温することによりポ
リイミド３００を最終的に硬化させ、図８（ｄ）に示し
た構造を得る。この状態は、図４（ｃ）と同様の状態で
あり、以後は先の具体例と同じプロセスを行う。
℃程度でポリイミドを硬化させ、同時に石英板から両基
板を取り外した後、３００℃まで昇温することによりポ
リイミド３００を最終的に硬化させ、図８（ｄ）に示し
た構造を得る。この状態は、図４（ｃ）と同様の状態で
あり、以後は先の具体例と同じプロセスを行う。
【００４８】この場合、第２の具体例と同様に、選択エ
ッチングでｉ−ＧａＡｓ光吸収層を露出する必要はな
く、半絶縁性ＧａＡｓ基板１０１が残ったままで集積回
路基板２００に貼り付けてもよい。
ッチングでｉ−ＧａＡｓ光吸収層を露出する必要はな
く、半絶縁性ＧａＡｓ基板１０１が残ったままで集積回
路基板２００に貼り付けてもよい。
【００４９】実施例３ 光入出力基板にも電気回路を形
成した場合 これまでの実施例では光入出力基板１００には面発光レ
ーザとフォトディテクタが構成されていたが、光入出力
基板１００にＦＥＴなどの電気回路を構成することも可
能である。ここでは、第１の具体例と同様の方法で光ス
イッチを構成する例を述べる。ＦＥＴは下記の説明のよ
うにエピタキシャル成長によって構成することも、また
イオン注入によって構成することも可能である。
成した場合 これまでの実施例では光入出力基板１００には面発光レ
ーザとフォトディテクタが構成されていたが、光入出力
基板１００にＦＥＴなどの電気回路を構成することも可
能である。ここでは、第１の具体例と同様の方法で光ス
イッチを構成する例を述べる。ＦＥＴは下記の説明のよ
うにエピタキシャル成長によって構成することも、また
イオン注入によって構成することも可能である。
【００５０】図９は活性層にＧａＡｓ／ＡｌＧａＡｓ多
重量子井戸を用いた場合の光入出力基板の断面図であ
る。
重量子井戸を用いた場合の光入出力基板の断面図であ
る。
【００５１】半絶縁性ＧａＡｓ基板１０１上に、選択エ
ッチング用ＡｌＡｓ層１０２、ｐ＋−ＧａＡｓコンタク
ト層１２０、ｐ−ＤＢＲ層１０６、ｉ−ＧａＡｓ／Ａｌ
ＧａＡｓ活性層１０５、ｎ−ＤＢＲ層１０４、選択エッ
チング層としてｎ−ＩｎＧａＰ層１２１（１０ｎｍ）、
ＦＥＴ用コンタクト層としてｎ＋ −ＧａＡｓ層１２２
（０．４μｍ）、ＦＥＴチャネル層としてｎ- −ＧａＡ
ｓチャネル層１２３（０．２μｍ）およびｉ−ＧａＡｓ
光吸収層１０７（２μｍ）を、順次分子線エピタキシャ
ル成長法により形成した。ｐ型およびｎ型ドーパントに
はそれぞれＢｅおよびＳｉを用いた。ここで、ｐ−ＤＢ
Ｒ層はｐ−ＡｌＡｓ（７１．５ｎｍ）／ｐ−Ａｌ0.15Ｇ
ａ0.85Ａｓ（６２．９ｎｍ）を交互に２５周期積層した
構造からなり、ｎ−ＤＢＲ層はｎ−ＡｌＡｓ（７１．５
ｎｍ）／ｎ−Ａｌ0.15Ｇａ0.85Ａｓ（６２．９ｎｍ）を
交互に３０周期積層した構造からなる。
ッチング用ＡｌＡｓ層１０２、ｐ＋−ＧａＡｓコンタク
ト層１２０、ｐ−ＤＢＲ層１０６、ｉ−ＧａＡｓ／Ａｌ
ＧａＡｓ活性層１０５、ｎ−ＤＢＲ層１０４、選択エッ
チング層としてｎ−ＩｎＧａＰ層１２１（１０ｎｍ）、
ＦＥＴ用コンタクト層としてｎ＋ −ＧａＡｓ層１２２
（０．４μｍ）、ＦＥＴチャネル層としてｎ- −ＧａＡ
ｓチャネル層１２３（０．２μｍ）およびｉ−ＧａＡｓ
光吸収層１０７（２μｍ）を、順次分子線エピタキシャ
ル成長法により形成した。ｐ型およびｎ型ドーパントに
はそれぞれＢｅおよびＳｉを用いた。ここで、ｐ−ＤＢ
Ｒ層はｐ−ＡｌＡｓ（７１．５ｎｍ）／ｐ−Ａｌ0.15Ｇ
ａ0.85Ａｓ（６２．９ｎｍ）を交互に２５周期積層した
構造からなり、ｎ−ＤＢＲ層はｎ−ＡｌＡｓ（７１．５
ｎｍ）／ｎ−Ａｌ0.15Ｇａ0.85Ａｓ（６２．９ｎｍ）を
交互に３０周期積層した構造からなる。
【００５２】これを図１０に示すように加工して光スイ
ッチを作製する。
ッチを作製する。
【００５３】まず、図１０（ａ）に示すように、第１の
実施例と同様にして、集積回路基板２００上にポリイミ
ド３００を用いて光入出力基板１００を接着し、その
後、研磨とエッチングによりエピタキシャル成長層１０
０Ｅだけを残す。図１０（ａ′）は成長層の拡大断面図
である。
実施例と同様にして、集積回路基板２００上にポリイミ
ド３００を用いて光入出力基板１００を接着し、その
後、研磨とエッチングによりエピタキシャル成長層１０
０Ｅだけを残す。図１０（ａ′）は成長層の拡大断面図
である。
【００５４】次に、図１０（ｂ）に示すように、面発光
レーザ部１００Ｂのメサエッチングを行う。図１０
（ｂ′）は面発光レーザ部の拡大断面図である。このと
き、選択エッチングによってメサ深さはＩｎＧａＰ層１
２１までに達する。
レーザ部１００Ｂのメサエッチングを行う。図１０
（ｂ′）は面発光レーザ部の拡大断面図である。このと
き、選択エッチングによってメサ深さはＩｎＧａＰ層１
２１までに達する。
【００５５】ＦＥＴのプロセスは、図１０（ｃ）に示す
ように、ＩｎＧａＰ層１２１をエッチングした後、ＦＥ
Ｔ１００Ｆのメサエッチングをｉ−ＧａＡｓ光吸収層１
０７まで行う。次に、ｎ+ −ＧａＡｓコンタクト層１２
２にソース、ドレイン電極１２４を作成する。リセスエ
ッチングはｎ- −ＧａＡｓチャネル層１２３まで行い、
その後、ゲート電極１２５を作成する。このとき、同時
にＭＳＭフォトディテクタ１００Ａの電極も形成する。
ように、ＩｎＧａＰ層１２１をエッチングした後、ＦＥ
Ｔ１００Ｆのメサエッチングをｉ−ＧａＡｓ光吸収層１
０７まで行う。次に、ｎ+ −ＧａＡｓコンタクト層１２
２にソース、ドレイン電極１２４を作成する。リセスエ
ッチングはｎ- −ＧａＡｓチャネル層１２３まで行い、
その後、ゲート電極１２５を作成する。このとき、同時
にＭＳＭフォトディテクタ１００Ａの電極も形成する。
【００５６】最後に図１０（ｄ）に示すように、集積回
路基板２００との電気配線４００を施す。
路基板２００との電気配線４００を施す。
【００５７】このように、光入出力基板にも電気回路を
構成した場合は、Ｓｉに比べて大きなゲインを持つＦＥ
Ｔが作成でき、集積回路の方では小さな電圧振幅のみで
面発光レーザを駆動できることになり、集積回路基板の
負担を軽減でき、より高速な応答が可能となる。
構成した場合は、Ｓｉに比べて大きなゲインを持つＦＥ
Ｔが作成でき、集積回路の方では小さな電圧振幅のみで
面発光レーザを駆動できることになり、集積回路基板の
負担を軽減でき、より高速な応答が可能となる。
【００５８】これまでの具体例では受光素子としてＭＳ
Ｍフォトダイオードを用いた例を説明したが、これ以外
にも受光部としてはｐｉｎフォトダイオード、フォトコ
ンダクタ等を用いても半発明の素子を構成できる。
Ｍフォトダイオードを用いた例を説明したが、これ以外
にも受光部としてはｐｉｎフォトダイオード、フォトコ
ンダクタ等を用いても半発明の素子を構成できる。
【００５９】実施例４ ｐｉｎフォトダイオードを用いて作成した例を図１１に
示す。ｐｉｎフォトダイオード１００Ｇは、図示される
ように、ｎ−ＧａＡｓ層１３１、ｉ−ＧａＡｓ光吸収層
１０７、ｐ−ＧａＡｓ層１３０から構成され、絶縁膜１
３２を介してポリイミド３００によって集積回路基板２
００に接着され、かつ配線４００によって電気的に接続
される。面発光レーザ１００Ｂの構成はすでに説明した
とおりである。この場合、ＭＳＭフォトダイオードの場
合と異なり、導電層を受光部にも含むため、各受光部を
分離する必要があることと、集積回路基板２００と光入
出力基板１００とを接着する際に光入出力基板１００の
接着する面に絶縁膜１３２を蒸着していることが、これ
までの具体例と異なっている。
示す。ｐｉｎフォトダイオード１００Ｇは、図示される
ように、ｎ−ＧａＡｓ層１３１、ｉ−ＧａＡｓ光吸収層
１０７、ｐ−ＧａＡｓ層１３０から構成され、絶縁膜１
３２を介してポリイミド３００によって集積回路基板２
００に接着され、かつ配線４００によって電気的に接続
される。面発光レーザ１００Ｂの構成はすでに説明した
とおりである。この場合、ＭＳＭフォトダイオードの場
合と異なり、導電層を受光部にも含むため、各受光部を
分離する必要があることと、集積回路基板２００と光入
出力基板１００とを接着する際に光入出力基板１００の
接着する面に絶縁膜１３２を蒸着していることが、これ
までの具体例と異なっている。
【００６０】これまで説明した具体例では、ＧａＡｓ／
ＡｌＧａＡｓで光スイッチを構成したが、これに限るも
のではなく、ＩｎＧａＡｓ／ＩｎＰ、ＩｎＡｌＡｓ／Ｉ
ｎＧａＡｓ、ＧａＡｓ／ＩｎＧａＡｓ等の他の材料系も
用いることができる。集積回路基板もシリコンのほか
に、ＧａＡｓ, ＩｎＰ等使用できることは言うまでもな
い。
ＡｌＧａＡｓで光スイッチを構成したが、これに限るも
のではなく、ＩｎＧａＡｓ／ＩｎＰ、ＩｎＡｌＡｓ／Ｉ
ｎＧａＡｓ、ＧａＡｓ／ＩｎＧａＡｓ等の他の材料系も
用いることができる。集積回路基板もシリコンのほか
に、ＧａＡｓ, ＩｎＰ等使用できることは言うまでもな
い。
【００６１】また、以上の実施例では、光スイッチアレ
イについてのみ記載したが、光スイッチアレイ以外の他
の３次元集積回路の構成にも本発明が有効であることは
明らかである。なお、本発明は、ポリイミド等の絶縁膜
上に集積化される素子がそれぞれ異なる層構造を有しな
い場合にも、各素子を分離できるので、素子間の電気的
分離（アイソレーション）が容易になるという利点があ
る。
イについてのみ記載したが、光スイッチアレイ以外の他
の３次元集積回路の構成にも本発明が有効であることは
明らかである。なお、本発明は、ポリイミド等の絶縁膜
上に集積化される素子がそれぞれ異なる層構造を有しな
い場合にも、各素子を分離できるので、素子間の電気的
分離（アイソレーション）が容易になるという利点があ
る。
【００６２】
【発明の効果】以上説明したように、本発明による光ス
イッチアレイは、集積回路基板の持つ高速、高機能性
と、光入出力基板の持つ高並列、高速性を合わせ持つと
いう特長を持っている。これらの素子を多段に光により
接続することにより、将来の光情報処理素子、ＬＳＩの
光インターコネクション用素子として非常に有望にな
る。
イッチアレイは、集積回路基板の持つ高速、高機能性
と、光入出力基板の持つ高並列、高速性を合わせ持つと
いう特長を持っている。これらの素子を多段に光により
接続することにより、将来の光情報処理素子、ＬＳＩの
光インターコネクション用素子として非常に有望にな
る。
【００６３】また、本発明によると、異なる層構造を有
する半導体素子からなる３次元半導体集積回路の形成が
可能になる。さらに、素子間のアイソレーションに優れ
た３次元半導体集積回路の提供も可能になる。
する半導体素子からなる３次元半導体集積回路の形成が
可能になる。さらに、素子間のアイソレーションに優れ
た３次元半導体集積回路の提供も可能になる。
【図１】本発明による素子の断面構造を示す図である。
【図２】本発明の素子の特性を示す図である。
【図３】光入出力基板の一例の断面図である。
【図４】第１の実施例の光スイッチの作製法を示す図で
ある。
ある。
【図５】光入出力基板の他の例の断面図である。
【図６】第２の実施例の光スイッチの作製法を示す図で
ある。
ある。
【図７】選択エッチングを用いない場合の実施例の断面
図である。
図である。
【図８】本発明素子の他の具体例の作製法を示す図であ
る。
る。
【図９】電気回路を形成する光入出力基板の断面図であ
る。
る。
【図１０】光入出力基板にも電気回路を形成した実施例
の作製法を示す図である。
の作製法を示す図である。
【図１１】受光素子としてｐｉｎフォトダイオードを用
いた具体例の断面図である。
いた具体例の断面図である。
【図１２】従来例の断面図である。
【図１３】従来例の特性図である。
【符号の説明】 １０１ 半絶縁性ＧａＡｓ基板 １０２ 選択エッチング用ＡｌＡｓ層 １０３ ｎ+ −ＧａＡｓコンタクト層 １０４ ｎ−ＤＢＲ層 １０５ 活性層 １０６ ｐ−ＤＢＲ層 １０７ ｉ−ＧａＡｓ光吸収層 １１０ ｐ型電極 １１１ ｎ型電極 １１２ ショットキ電極 １１３ 配線用金属 １２０ ｐ+ −ＧａＡｓコンタクト層 １２１ 選択エッチングＩｎＧａＰ層 １２２ ｎ+ −ＧａＡｓコンタクト層 １２３ ｎ- −ＧａＡｓチャネル層 １３０ ｐ−ＧａＡｓ層 １３１ ｎ−ＧａＡｓ層 １３２ 絶縁膜
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−299259（ＪＰ，Ａ) 特開 平１−133341（ＪＰ，Ａ) 特開 平６−120419（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01S 5/00 - 5/50 H01L 27/00 H01L 31/02 H01L 31/12 ＪＩＣＳＴファイル（ＪＯＩＳ)
Claims (5)
- 【請求項１】 半導体素子が一方の主面上に集積化され
た半導体基板と、該基板上に配置された絶縁層と、該絶
縁層上に配置された一つ以上の半導体素子と、前記絶縁
層に形成された窓を通り、前記半導体基板上に集積化さ
れた半導体素子と前記絶縁層上に配置された一つ以上の
半導体素子とを電気的に接続する配線を有し、 前記絶縁層が、加熱処理により硬化した有機材料であ
り、 前記絶縁層中に、前記半導体基板に接し前記絶縁層に等
しい厚さを持つ金属層を有し、 前記半導体基板上に集積化された半導体素子が電気素子
であり、前記一つ以上の半導体素子が、受光素子と垂直
共振器型面発光レーザとからなり、かつ前記絶縁層およ
び前記金属層と光吸収性半導体層を介して接しており、
前記受光素子で発生した信号電流を前記電気素子で処理
して発生した電流を前記垂直共振器型面発光レーザに供
給できるよう前記配線が配置されていることを特徴とす
る半導体集積回路。 - 【請求項２】 半導体素子が一方の主面上に集積化され
た半導体基板と、該基板上に配置された絶縁層と、該絶
縁層上に配置された一つ以上の半導体素子と、前記絶縁
層に形成された窓を通り、前記半導体基板上に集積化さ
れた半導体素子と前記絶縁層上に配置された一つ以上の
半導体素子とを電気的に接続する配線を有し、 前記絶縁層が、加熱処理により硬化した有機材料であ
り、 前記絶縁層中に、前記半導体基板に接し前記絶縁層に等
しい厚さを持つ金属層を有し、 前記半導体基板上に集積化された半導体素子が電気素子
であり、前記一つ以上の半導体素子が、受光素子、垂直
共振器型面発光レーザおよび他の電気素子からなり、か
つ前記絶縁層および前記金属層と光吸収性半導体層を介
して接しており、前記受光素子で発生した信号電流を前
記他の電気素子および前記電気素子で処理して発生した
電流を前記垂直共振器型面発光レーザに供給できるよう
前記配線が配置されていることを特徴とする半導体集積
回路。 - 【請求項３】 前記他の電気素子が電界効果トランジス
タであることを特徴とする請求項２に記載の半導体集積
回路。 - 【請求項４】 前記受光素子と前記垂直共振器型面発光
レーザおよび前記電気素子からなる光スイッチが前記一
方の主面上に、周期的に複数個配置されていることを特
徴とする請求項１に記載の半導体集積回路。 - 【請求項５】 前記受光素子、前記垂直共振器型面発光
レーザ、前記他の電気素子および前記電気素子からなる
光スイッチが前記一方の主面上に、周期的に複数個配置
されていることを特徴とする請求項２又は３に記載の半
導体集積回路。
Priority Applications (1)
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|---|---|---|---|
| JP2972596A JP3236774B2 (ja) | 1996-02-16 | 1996-02-16 | 半導体集積回路 |
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| JP2001178040A Division JP3681992B2 (ja) | 2001-06-13 | 2001-06-13 | 半導体集積回路の製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JPH09223848A JPH09223848A (ja) | 1997-08-26 |
| JP3236774B2 true JP3236774B2 (ja) | 2001-12-10 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2972596A Expired - Fee Related JP3236774B2 (ja) | 1996-02-16 | 1996-02-16 | 半導体集積回路 |
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|---|---|---|---|---|
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| US11381060B2 (en) | 2017-04-04 | 2022-07-05 | Apple Inc. | VCSELs with improved optical and electrical confinement |
| US11418010B2 (en) | 2019-04-01 | 2022-08-16 | Apple Inc. | VCSEL array with tight pitch and high efficiency |
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| JPH11154774A (ja) | 1997-08-05 | 1999-06-08 | Canon Inc | 面発光半導体デバイスの製造方法、この方法によって製造された面発光半導体デバイス及びこのデバイスを用いた表示装置 |
| JPH11168262A (ja) * | 1997-09-30 | 1999-06-22 | Canon Inc | 面型光デバイス、その製造方法、および表示装置 |
| US6069908A (en) * | 1998-02-09 | 2000-05-30 | Hewlwtt-Packard Company | N-drive or P-drive VCSEL array |
| JP3990846B2 (ja) | 1999-08-27 | 2007-10-17 | キヤノン株式会社 | 面型光素子、その製造方法、およびこれを用いた装置 |
| US6780661B1 (en) | 2000-04-12 | 2004-08-24 | Finisar Corporation | Integration of top-emitting and top-illuminated optoelectronic devices with micro-optic and electronic integrated circuits |
| JP4438038B2 (ja) * | 2000-07-19 | 2010-03-24 | キヤノン株式会社 | 面型受光素子、およびその製造方法 |
| US7446261B2 (en) | 2001-09-06 | 2008-11-04 | Finisar Corporation | Flexible circuit boards with tooling cutouts for optoelectronic modules |
| US7439449B1 (en) | 2002-02-14 | 2008-10-21 | Finisar Corporation | Flexible circuit for establishing electrical connectivity with optical subassembly |
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| JP4480318B2 (ja) * | 2002-02-13 | 2010-06-16 | 旭化成エレクトロニクス株式会社 | 複合半導体素子及びその製造方法 |
| JP4015865B2 (ja) * | 2002-03-22 | 2007-11-28 | 松下電器産業株式会社 | 半導体装置の製造方法 |
| JP3870848B2 (ja) | 2002-06-10 | 2007-01-24 | セイコーエプソン株式会社 | 半導体集積回路、電気光学装置、電子機器および半導体集積回路の製造方法 |
| TWI249148B (en) | 2004-04-13 | 2006-02-11 | Epistar Corp | Light-emitting device array having binding layer |
| US7526207B2 (en) | 2002-10-18 | 2009-04-28 | Finisar Corporation | Flexible circuit design for improved laser bias connections to optical subassemblies |
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| DE102017127920A1 (de) | 2017-01-26 | 2018-07-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Erhöhte Durchkontaktierung für Anschlüsse auf unterschiedlichen Ebenen |
| US10622302B2 (en) | 2018-02-14 | 2020-04-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Via for semiconductor device connection and methods of forming the same |
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| DE102018126130B4 (de) | 2018-06-08 | 2023-08-10 | Taiwan Semiconductor Manufacturing Co., Ltd. | Halbleitervorrichtung und -verfahren |
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| CN112490846A (zh) * | 2020-11-27 | 2021-03-12 | 宁波飞芯电子科技有限公司 | 一种半导体激光发射器 |
-
1996
- 1996-02-16 JP JP2972596A patent/JP3236774B2/ja not_active Expired - Fee Related
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| CN109716600A (zh) * | 2016-09-19 | 2019-05-03 | 苹果公司 | 集成在硅控制底板上的竖直发射器 |
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