JP4480318B2 - 複合半導体素子及びその製造方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、化合物半導体素子と集積回路（ＩＣ）が複合化された複合半導体素子及びその製造方法に関し、より詳細には、ＩｎＳｂなどを活性層としたホール素子と集積回路が複合化されたホールＩＣおよびＩｎＳｂなどの化合物半導体薄膜を集積回路上に転写する技術に関する。
【０００２】
【従来の技術】
高い電子移動度を有するＩｎＳｂ、ＩｎＡｓ、ＧａＡｓなどの化合物半導体は、高感度ホール素子や高速電子デバイスの材料として適している。また、これら素子と信号処理機能を有する集積回路とを組み合わせた複合半導体素子があり、例えば、特開昭６１−２２６９８２号公報で記載されているＩｎＳｂホール素子とＳｉの集積回路とからなるホールＩＣが良く知られている。これらホールＩＣは、ホール素子部と信号処理部が同一の基板に形成されるＳｉモノリシックホールＩＣと比較して、磁界に対する感度が高いという利点がある。
【０００３】
【発明が解決しようとする課題】
しかしながら、前述したホールＩＣでは、ホール素子とＩＣをリードフレーム上に別々に配置して、それら素子の電極間をワイヤで接続するため、ＳｉモノリシックホールＩＣと比べるとサイズが大きいという問題があった。
【０００４】
小型ホールＩＣを実現するために、ＩＣ上にホール素子を配置する構造が考えられる。例えば、特開昭４９−９１１９６号公報では、増幅用トランジスタが形成された半導体基体（ＩＣ基板）上に絶縁層を介して化合物半導体の感磁気部が形成された感磁気素子が提案されている。具体的な化合物半導体薄膜の形成方法としては、スパッタ、蒸着などによりＳｉＯ_２などの絶縁層上に直接形成することが記述されている。
【０００５】
上述した化合物半導体薄膜の形成方法においては、ＩＣが基板であるため形成温度に制約を受けること、回路が形成されているために基板の凹凸が大きいこと、さらに絶縁層の上に直接堆積させることが原因で、高電子移動度を有する高品質な化合物半導体薄膜を形成することは困難であった。したがって、化合物半導体を用いるにもかかわらず、高感度ホール素子を作製することができず、ＳｉモノリシックホールＩＣに対する優位性が著しく減少してしまった。
【０００６】
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、ＩｎＳｂをセンサ部としたホールＩＣなど、化合物半導体素子とＩＣを組み合わせた複合半導体素子において、化合物半導体の特性を活かしつつ小型化を実現できるようにした複合半導体素子及びその製造方法を提供することにある。
【０００７】
【課題を解決するための手段】
本発明は、このような目的を達成するために、請求項１に記載の発明は、化合物半導体素子と集積回路とが電気的に接続されている複合半導体素子において、前記化合物半導体素子が前記集積回路上に接着剤を介して転写接着され、前記集積回路の電極パッドのみが露出された後、前記化合物半導体の端子と、前記集積回路の電極パッドとが電気的に接続する積層体の接続電極とを備え、前記化合物半導体素子が、Ｉｎ _Ｘ１ Ｇａ _１−Ｘ１ Ａｓ _Ｙ１ Ｓｂ _１−Ｙ１ （０≦Ｘ１≦１、０≦Ｙ１≦１）を活性層とするホール素子であることを特徴とする。
【０００９】
また、請求項２に記載の発明は、請求項１に記載の発明において、前記積層体が金とチタンとからなる積層体であることを特徴とする。
また、請求項３に記載の発明は、化合物半導体素子と集積回路とが電気的に接続されている複合半導体素子の製造方法において、基板上に形成された化合物半導体薄膜を前記集積回路上に接着剤を介して転写接着した後、前記基板を前記化合物半導体薄膜から除去する工程と、フォトリソグラフィー法により前記化合物半導体を所定の形状にエッチングする工程と、前記集積回路の電極パッドのみを露出する工程と、該電極パッドと前記化合物半導体の前記所定の形状の入出端子とを電気的に接続する積層体の接続電極を形成する工程とを有し、前記化合物半導体薄膜が、雲母基板上に蒸着形成されたＩｎ _Ｘ１ Ｇａ _１−Ｘ１ Ａｓ _Ｙ１ Ｓｂ _１−Ｙ１ （０≦Ｘ１≦１、０≦Ｙ１≦１）であることを特徴とする。
【００１２】
このように、本発明者らは、上記課題を解決するために鋭意検討を重ねた結果、好適な基板上に好適な条件で形成された化合物半導体薄膜をＩＣ上に接着剤を介して転写接着し、化合物半導体素子を形成した後、ＩＣと電気的に接続することにより、ＩＣ上に化合物半導体素子が配置された複合半導体素子を作製することができ、化合物半導体特有の性能（ホール素子においては高感度）を達成しながら、小型化をも兼ね備えた複合半導体素子の実現に有効であることを見い出し、本発明をなすに至った。
【００１３】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について説明する。
図１は、本発明の複合半導体素子の断面構造図で、図中符号１は集積回路、１ａは回路が形成された基板、１ｂは電極パッド、２は化合物半導体素子、３は接着剤、４は化合物半導体素子と集積回路を結ぶ接続電極を示している。
【００１４】
図２（ａ）〜（ｆ）は、本発明の複合半導体素子の作製プロセスを示す図である。まず、集積回路１上に接着剤３を塗布して（ａ）、薄膜形成用の基板５に形成された化合物半導体薄膜２ａを接着剤３の上に貼り付ける（ｂ）。その後、基板５を除去（ｃ）してからパターンニングして化合物半導体素子２の形状に加工する（ｄ）。さらに、電極パッド１ｂ上の接着剤３を除去し（ｅ）、次いで、接続電極４を形成（ｆ）して化合物半導体素子と集積回路を接続することにより複合半導体素子を作製する。
【００１５】
本発明における化合物半導体薄膜の形成は、化合物半導体薄膜に適合した薄膜形成用基板を選択し、好適な温度条件で実施することができる。したがって、化合物半導体材料が本来有する高い電子移動度を実現することができ、上述した特開昭４９−９１１９６号公報に記載されている集積回路基板上に化合物半導体薄膜が直接形成された構造の場合と異なる点である。
【００１６】
図３は、本発明におけるパッケージされた複合半導体素子の上面図で、図中符号６は集積回路、７は化合物半導体素子、８はリードフレーム、９はワイヤ、１０はモールドパッケージを示している。これは、化合物半導体素子と集積回路とをワイヤで接続した従来の複合半導体素子と比較して著しく小型化されている。
【００１７】
つまり、本発明は、化合物半導体素子２と集積回路１とが電気的に接続されている複合半導体素子において、前記化合物半導体素子２が前記集積回路１上に接着剤３を介して接着されていることを特徴としている。
【００１８】
また、本発明は、化合物半導体素子がＩｎ_Ｘ１Ｇａ_１−Ｘ１Ａｓ_Ｙ１Ｓｂ_１−Ｙ１（０≦Ｘ１≦１、０≦Ｙ１≦１）を活性層とするホール素子であること特徴とする複合半導体素子である。
【００１９】
本発明において、化合物半導体素子の機能、構造および材料は特に限定されるものではないが、ホール素子である場合の化合物半導体材料としては、Ｉｎ_Ｘ１Ｇａ_１−Ｘ１Ａｓ_Ｙ１Ｓｂ_１−Ｙ１（０≦Ｘ１≦１、０≦Ｙ１≦１）が、電子移動度が高くので好ましい。また、化合物半導体素子はバルクの形態であっても薄膜の形態であってもよく、特に限定されるものではない。例えば、化合物半導体がＩｎＳｂの場合、ＩｎＳｂバルクであっても、ＧａＡｓ基板上に形成されたＩｎＳｂ薄膜であっても構わないが、素子の厚みを薄くするためには、集積回路上に接着した後、薄膜形成用基板を除去することが好ましい。薄膜形成用基板として、雲母を使用するとＩｎＳｂ、ＩｎＡｓ薄膜の電子移動度は高いものが得られ、また接着後、雲母基板を容易に剥離除去することができることから極めて好ましい。
【００２０】
つまり、本発明は、化合物半導体素子と集積回路とが電気的に接続されている複合半導体素子の製造方法において、基板上に形成された化合物半導体薄膜を前記集積回路上に接着剤を介して接着した後、前記基板を前記化合物半導体薄膜から除去する工程を有する有することを特徴とする複合半導体素子の製造方法である。
【００２１】
また、本発明は、前記化合物半導体薄膜が雲母基板上に蒸着形成されたＩｎ_Ｘ１Ｇａ_１−Ｘ１Ａｓ_Ｙ１Ｓｂ_１−Ｙ１（０≦Ｘ１≦１、０≦Ｙ１≦１）であることを特徴とする複合半導体素子の製造方法である。
【００２２】
また、本発明は、前記基板を前記化合物半導体薄膜から除去した後、化合物半導体薄膜を所定の形状にエッチング法により加工する工程と、その後、少なくとも集積回路の電極パッド部上の接着剤を除去し、化合物半導体薄膜と集積回路の電極パッドを導体薄膜で接続する工程を有することを特徴とする複合半導体素子の製造方法である。
【００２３】
本発明における接着剤材料としては、特に限定されるものではないが、プロセスの容易さ、耐熱性の観点からエポキシ系樹脂などの熱硬化性樹脂が好ましい。また、接着剤の塗布方法については、特に限定されるものではないが、薄く均一に塗布できることからスピンコート法が好ましい。この方法で塗布する場合は、低粘度の樹脂を接着剤材料として選択することが好ましい。
【００２４】
また、本発明における集積回路の基板材料としては、特に限定されるものではないが、一般的にＳｉまたはＧａＡｓが用いられ、用途によって選択することができる。
【００２５】
以下に、本発明の具体的な実施例について説明する。
図１に示す複合半導体素子を図２に示す工程により作製した。
まず、Ｓｉ基板に形成した集積回路１上に接着剤３としてのエポキシ系樹脂をスピンコートにより約２μｍの厚さで塗布した（ａ）。次に、雲母基板５に真空蒸着法により形成した膜厚１μｍのＩｎＳｂ薄膜２ａを接着剤の上に貼り付け、恒温槽内でエポキシを熱硬化させＳｉ集積回路とＩｎＳｂ薄膜を接着し（ｂ）、その後、雲母基板を剥離除去した（ｃ）。
【００２６】
雲母基板からＳｉ集積回路上に転写されたＩｎＳｂ薄膜の電子移動度を、ｖａｎ ｄｅｒ Ｐａｕｗ法を用いて測定したところ、転写前の雲母基板上の場合と同じ３００００ｃｍ^２／Ｖｓであった。Ｓｉ集積回路上にＳｉＯ_２層を介して、直接形成した場合の電子移動度４０００ｍ^２／Ｖｓと比較して極めて高い値であった。
【００２７】
次に、フォトリソグラフィー法によりホール素子２の形状をしたレジストパターンをＩｎＳｂ薄膜上に形成し、ＨＣｌ系エッチング液を用いてＩｎＳｂ薄膜をエッチングし、レジストを除去した（ｄ）。次いで、集積回路のＡｌ電極パッドの部分が開口部となるレジストパターンを形成し、Ｏ_２アッシングによりエポキシを除去しＡｌ電極パッドを露出させた（ｅ）。最後に、ホール素子の入出力端子と集積回路の所定のＡｌ電極パッドを配線するように、１μｍのＡｕと０．１μｍのＴｉの積層体からなる接続電極４を形成し（ｆ）、複合半導体素子を完成させた。
【００２８】
この複合半導体素子をリードフレーム上にダイボンディング、次いでワイヤボンディング、さらにトランスファーモールドを行い、モールド素子を製作した。
【００２９】
図３は、モールド素子の上面図であり、従来のホール素子と集積回路をワイヤで接続した場合の図４と比較して極めて小さくなることがわかる。なお、図４において、符号１１は集積回路、１２は化合物半導体素子、１３はリードフレーム、１４はワイヤ、１５はモールドパッケージを示している。
【００３０】
【発明の効果】
以上説明したように本発明によれば、好適な基板上に好適な条件で形成された高品質な化合物半導体薄膜を集積回路上に接着剤を介して転写接着し、化合物半導体素子を形成した後、化合物半導体素子と集積回路とを接続電極で電気的に接続するので、単一の化合物半導体素子で達成される性能を十分に引き出しながら、小型化をも兼ね備えた複合半導体素子を提供することができる。
【図面の簡単な説明】
【図１】本発明における複合半導体素子の一例を示す断面図である。
【図２】本発明における複合半導体素子を作製する工程図の一例を示す図である。
【図３】本発明におけるモールドされた複合半導体素子の上面図である。
【図４】化合物半導体素子と集積回路とがワイヤで接続された従来の複合半導体素子の上面図である。
【符号の説明】
１、６、１１ 集積回路
１ａ 回路が形成された基板
１ｂ 電極パッド
２、７、１２ 化合物半導体素子
２ａ 化合物半導体薄膜
３ 接着剤
４ 接続電極
５ 薄膜形成用基板
８、１３ リードフレーム
９、１４ ワイヤ
１０、１５ モールドパッケージ

Claims (3)

1. 化合物半導体素子と集積回路とが電気的に接続されている複合半導体素子において、
   前記化合物半導体素子が前記集積回路上に接着剤を介して転写接着され、前記化合物半導体の端子と、前記集積回路の電極パッドとが電気的に接続する積層体の接続電極とを備え、
   前記化合物半導体素子が、Ｉｎ _Ｘ１ Ｇａ _１−Ｘ１ Ａｓ _Ｙ１ Ｓｂ _１−Ｙ１ （０≦Ｘ１≦１、０≦Ｙ１≦１）を活性層とするホール素子であることを特徴とする複合半導体素子。
2. 前記積層体が金とチタンとからなる積層体であることを特徴とする請求項１に記載の複合半導体素子。
3. 化合物半導体素子と集積回路とが電気的に接続されている複合半導体素子の製造方法において、
   基板上に形成された化合物半導体薄膜を前記集積回路上に接着剤を介して転写接着した後、前記基板を前記化合物半導体薄膜から除去する工程と、フォトリソグラフィー法により前記化合物半導体を所定の形状にエッチングする工程と、前記集積回路の電極パッドのみを露出する工程と、該電極パッドと前記化合物半導体の前記所定の形状の入出端子とを電気的に接続する積層体の接続電極を形成する工程とを有し、
   前記化合物半導体薄膜が、雲母基板上に蒸着形成されたＩｎ _Ｘ１ Ｇａ _１−Ｘ１ Ａｓ _Ｙ１ Ｓｂ _１−Ｙ１ （０≦Ｘ１≦１、０≦Ｙ１≦１）であることを特徴とする複合半導体素子の製造方法。

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