JPH10325963A - アクティブマトリクス型表示装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 走査配線の形成から信号配線の形成までの間
に静電気によるＴＦＴの破壊を防ぐ。 【解決手段】 走査配線１ａを第１導電層１ａと第２導
電層２ａとで形成する。第１導電層１ａを断続的に形成
した後、信号配線３を形成する際に第２導電層２ａで第
１導電層１ａの断線部分を接続する。走査配線１と信号
配線３とを表示領域外の端部で短絡配線１８により短絡
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えば、テレビジ
ョンセット、パーソナルコンピュータ、ワードプロセッ
サまたはＯＡ（Ｏｆｆｉｃｅ Ａｕｔｏｍａｔｉｏｎ）
機器などに用いられるアクティブマトリクス型表示装置
の製造方法に関する。

【０００２】

【従来の技術】上述のアクティブマトリクス型表示装置
としては、液晶層等の表示媒体を挟んで一対の基板が対
向配置された構成のものが知られている。一方のアクテ
ィブマトリクス基板には、複数の信号配線と複数の走査
配線とが互いに交差するように設けられ、各信号配線と
各走査配線との交差部近傍に、ＴＦＴ（薄膜トランジス
タ）等のスイッチング素子を介して両配線に接続された
画素電極が設けられる。各画素電極には、対応する走査
配線の信号でスイッチングされるＴＦＴを介して対応す
る信号配線の信号が与えられ、その画素電極と対向基板
上に設けられた対向電極との間の表示媒体部分に電圧が
印加される。これにより、両電極の間に挟まれた表示媒
体部分の光学的特性が変化して、この光学的特性の変化
が表示パターンとして視覚的に認識される。

【０００３】このアクティブマトリクス型表示装置の製
造において、製造工程中に静電気が発生すると、走査配
線または信号配線を通じて個々のＴＦＴのゲート電極に
大量の電荷が集中するため、ゲート絶縁膜等に大きな電
位差が生じて絶縁破壊等が発生したり、スイッチング素
子の破壊が発生したりして不良品となることがあり、製
造歩留りが低下することが大きな問題となっている。

【０００４】従来、上述の静電気破壊に対する対策とし
ては、以下のような方法が提案されている。

【０００５】第１の方法は、信号配線や走査配線を基板
の両側に延出して導電体で接続することにより、各配線
を導通させる方法である（特開平２−１９８４２４
号）。この方法によれば、信号配線の電位と走査配線の
電位とが同電位になり、スイッチング素子に大きな電圧
が印加されないので、静電気破壊を防ぐことができる。

【０００６】第２の方法は、アクティブマトリクス基板
の製造工程の初期に形成される導電膜を、表示上必要と
されない基板周辺領域や、表示領域と接続用端子との間
の基板露出部等に残しておく方法である（特開平２−２
５６０３０号）。この方法によれば、導電膜により基板
が帯電するのを抑制して、静電気障害を防ぐことができ
る。

【０００７】

【発明が解決しようとする課題】しかしながら、上述の
従来の対策による場合には、いずれも以下のような問題
点があった。

【０００８】アクティブマトリクス型表示装置の製造途
中においては、走査配線および信号配線は同時に形成さ
れず、どちらか一方の配線が先に形成され、いくつかの
工程を経た後で他方の配線が形成される。例えば、コプ
ラナー型ＴＦＴの場合、走査配線の形成後に、ソース領
域およびドレイン領域形成のためのイオン注入工程、層
間絶縁膜の形成工程、ソースコンタクトおよびドレイン
コンタクトの形成工程、その他、フォトリソグラフィ工
程や洗浄工程等の工程を実施し、その後に信号配線が形
成される。図１１は、スイッチング素子としてのＴＦＴ
４および走査配線１が形成されているものの、信号配線
がまだ形成されていない状態を示す。つまり、個々のＴ
ＦＴ４のソース領域およびドレイン領域は電気的に浮遊
状態となって走査配線１とは接続されていない。

【０００９】この状態において、上述したような工程、
特にイオン注入工程やソースコンタクトおよびドレイン
コンタクトの形成工程等のように強制的にイオンを注入
する工程では、装置の構造上の問題または層間絶縁膜等
の膜厚分布等により、静電気の帯電の程度がウェハー面
内で必ずしも均一とはならず、むしろ不均一に帯電して
いると考えられる。

【００１０】ここで、例えば、走査配線の一部が帯電し
ているとすると、帯電した部分に近い領域ではソース領
域およびドレイン領域も帯電するため、その領域のゲー
ト絶縁膜は破壊されにくい。しかし、その走査配線内に
電位差が発生するため、ウェハー上に抵抗が低く、長い
走査配線が形成されている場合、帯電した部分の電荷が
同じ走査配線を通じて帯電していない部分まで急速に移
動すると考えられる。そして、同じ走査配線の帯電して
いない領域のＴＦＴのゲート電極に大きな電位が印加さ
れる。一方、ソース領域およびドレイン領域は、図１１
に示したように走査配線と接続されていないのでゲート
電極と同じ電位にならず、その結果、ゲート絶縁膜に大
きな電圧が印加される。さらに、走査配線の長さが長い
ために、所謂アンテナ効果のような現象が発生すること
もあると考えられ、その場合、多くの電荷が１つのＴＦ
Ｔのゲート絶縁膜に集中して、ゲート絶縁膜の破壊等を
引き起こすという問題が生じる。このアンテナ効果は、
イオン注入工程やエッチング工程等の製造工程中に、電
気的にフローティング（浮遊）な状態にある配線が帯電
することにより、ゲート絶縁膜に大きな電界が発生して
ゲート絶縁膜を破壊する現象であり、アンテナ面積（そ
の浮遊な状態にある配線の面積）が大きい程、また、ア
ンテナ周囲長（その配線の周囲長）が長い程、起こり易
くなる。

【００１１】本発明は、このような従来技術の課題を解
決するためになされたものであり、走査配線および信号
配線のうちの一方の配線の形成から他方の配線の形成ま
での間に静電気によるスイッチング素子の破壊を防ぐこ
とができるアクティブマトリクス型表示装置の製造方法
を提供することを目的とする。

【００１２】

【課題を解決するための手段】本発明のアクティブマト
リクス型表示装置の製造方法は、光学特性の変調される
表示媒体を挟んで対向配置された一対の基板のうちの一
方の基板上に、複数の信号配線と複数の走査配線とが両
配線を互いに交差して設けられたアクティブマトリクス
型表示装置を製造する方法であって、該一方の基板上
に、該走査配線および該信号配線のうちの一方の配線
を、断続的に第１導電層で形成する第１工程と、該走査
配線および該信号配線のうちの他方の配線を第２導電層
で形成すると共に、第２導電層で該一方の配線の断線部
分を接続する第２工程とを含み、そのことにより上記目
的が達成される。

【００１３】前記信号配線および前記走査配線を、それ
らの表示領域外の端部で共通の短絡配線にて短絡する工
程を含んでいてもよい。

【００１４】前記第１工程において、更に蓄積容量共通
配線を断続的に第１導電層で形成し、前記第２工程にお
いて、該蓄積容量共通配線の断線部分を第２導電層で接
続してもよい。

【００１５】前記信号配線、前記走査配線および前記蓄
積容量共通配線を、それらの表示領域外の端部で共通の
短絡配線にて短絡する工程を含んでいてもよい。

【００１６】以下、本発明の作用について説明する。

【００１７】本発明にあっては、走査配線および信号配
線のうちの一方の配線は、第１導電層と第２導電層とで
形成される。つまり、一方の配線を第１導電層で断続的
に形成した後、他方の配線を第２導電層で形成する際
に、その第２導電層で第１導電層の断線部分を接続して
形成する。従って、第２導電層が形成されるまでは第１
導電層が断線しているので、静電気が発生しても一方の
配線を通じて帯電していない領域まで電荷が移動するこ
とはなく、ゲート絶縁膜に大きな電圧が印加されること
はない。よって、第１導電層の形成から他方の配線の形
成までの工程において、静電気によるスイッチング素子
の破壊等が生じない。一方の配線の第２導電層は他方の
配線と同時に形成されるので、工程数は増加しない。

【００１８】このようにして得られた走査配線および信
号配線を、表示領域外の端部で共通の短絡配線により短
絡すれば、ＴＦＴのソース領域およびドレイン領域側と
ゲート電極側とが常に同電位に保たれるので、静電気が
発生してもゲート絶縁膜に大きな電圧が印加されること
はない。よって、両配線が形成された後も静電気による
スイッチング素子の破壊等を防ぐことができる。

【００１９】また、蓄積容量を設ける場合には、蓄積容
量共通配線についても第１導電層と第２導電層とで形成
する。つまり、蓄積容量共通配線を第１導電層で断続的
に形成した後、蓄積容量共通配線の断線部分を第２導電
層で接続する。この場合にも、第２導電層が形成される
までは第１導電層が互いに離隔しているので、静電気が
発生しても蓄積容量共通配線を通じて帯電していない領
域まで電荷が移動することはなく、蓄積容量に大きな電
圧が印加されることはない。よって、第１導電層の形成
から第２導電層からなる他方の配線の形成までの工程に
おいて、静電気による蓄積容量の破壊等が生じない。ま
た、第１導電層は一方の配線の第１導電層と同時に形成
し、第２導電層は一方の配線の第２導電層および他方の
配線と同時に形成されるので、工程数は増加しない。

【００２０】このようにして得られた走査配線、信号配
線および蓄積容量共通配線を、表示領域外の端部で共通
の短絡配線により短絡すれば、蓄積容量を構成する一方
の電極部分、例えば蓄積容量共通配線側電極と、これに
対向する他方の電極部分、例えば蓄積容量ドレイン側電
極とが常に同電位に保たれるので、走査配線、信号配線
および蓄積容量共通配線の形成後も静電気によるスイッ
チング素子の破壊と共に蓄積容量の破壊も防ぐことがで
きる。

【００２１】また、走査配線を蓄積容量共通配線として
兼用したＣｓ ｏｎ Ｇａｔｅ構造の場合には、蓄積容
量共通配線としても用いられる走査配線と信号配線とを
表示領域外の端部で共通の短絡配線により短絡すれば、
蓄積容量を構成する一方の電極部分、例えば蓄積容量共
通配線側電極と、これに対向する他方の電極部分、例え
ば蓄積容量ドレイン側電極とが常に同電位に保たれるの
で、走査配線および信号配線の形成後も静電気によるス
イッチング素子の破壊と共に蓄積容量の破壊も防ぐこと
ができる。

【００２２】

【発明の実施の形態】以下、本発明の実施形態につい
て、図面を参照しながら説明する。なお、以下の図にお
いて、従来技術と同じ機能を有する部分には同じ番号を
付して説明する。

【００２３】（実施形態１）図１は、実施形態１のアク
ティブマトリクス型表示装置を示す等価回路図であり、
図２はそのアクティブマトリクス基板の１画素分を示す
平面図である。このアクティブマトリクス型表示装置
は、アクティブマトリクス基板上に、走査配線１と信号
配線３とが互いに交差して設けられている。各走査配線
１は断続的に設けられた第１導電層１ａと第１導電層１
ａの断線部分を接続する第２導電層２ａとからなる。図
２の走査配線１において、第１導電層１ａは左下がりの
斜線で示した部分であり、第２導電層２ａは右下がりの
斜線で示した部分である。後述する図３（ｅ−２）に示
すように、両者は層間絶縁膜１０を間に介して設けら
れ、層間絶縁膜１０のコンタクトホール１１ｂを介して
接続されている。

【００２４】このアクティブマトリクス基板は、各走査
配線１と各信号配線３との交差部近傍にスイッチング素
子としてのＴＦＴ４が設けられている。このＴＦＴ４は
コプラナー型であり、ＴＦＴ４のゲート電極は走査配線
１の一部であり、ＴＦＴ４のソース領域は層間絶縁膜の
コンタクトホール１１ａを介して信号配線３と接続さ
れ、ＴＦＴ４のドレイン領域は層間絶縁膜のコンタクト
ホール１３を介して画素電極１４と接続されている。各
走査配線１および各信号配線３は表示領域外の端部で短
絡配線１８により短絡されている。このアクティブマト
リクス基板は、対向電極が設けられた対向基板と対向配
置されて両基板間に液晶５が挟持され、各画素電極１４
と対向電極との間に電圧を印加することにより液晶５の
光学特性を変化させる。

【００２５】図３は、上記アクティブマトリクス基板の
製造工程を示す断面図である。図３の左側の（ａ−１）
〜（ｅ−１）は図２のＢ−Ｂ’線部分の断面図であり、
ＴＦＴ４部分を示す。図３の右側の（ａ−２）〜（ｅ−
２）は図１および図２のＡーＡ’線部分の断面図であ
り、走査配線１部分を示す。

【００２６】まず、図３（ａ−１）、（ａ−２）に示す
ように、絶縁性の基板６上にＴＦＴ４のチャネル領域、
ソース領域およびドレイン領域を構成する半導体層７を
形成する。

【００２７】次に、図３（ｂ−１）、（ｂ−２）に示す
ように、半導体層７上を覆ってゲート絶縁膜８を形成す
る。

【００２８】続いて、図３（ｃ−１）、（ｃ−２）に示
すように、ゲート絶縁膜８上に走査配線１の第１導電層
１ａおよびＴＦＴ４のゲート電極９を形成する。このと
き、走査配線１の第１導電層１ａは、１画素または複数
の画素毎に断続的に形成する。また、表示領域外には短
絡配線（図示せず）を形成する。

【００２９】その後、図３（ｄ−１）、（ｄ−２）に示
すように、半導体層７にイオン注入によりソース領域７
ａおよびドレイン領域７ｂを形成し、イオン注入されな
かった領域をチャネル領域７ｃとする。その上に第１の
層間絶縁膜１０を形成してコンタクトホール１１ａ、１
１ｂを形成し、その上に走査配線１の第２導電層２ａお
よび信号配線３を形成する。このとき、断続的に形成さ
れた第１導電層１ａの断線部分を第２導電層２ａで接続
するように、コンタクトホール１１ｂを介して第１導電
層１ａと第２導電層２ａとを接続し、信号配線３はコン
タクトホール１１ａを介してソース領域７ａと接続す
る。また、走査配線１および信号配線３の表示領域外の
端部を短絡配線と接続する。

【００３０】その後、図３（ｅ−１）、（ｅ−２）に示
すように、第２の層間絶縁膜１２を形成してコンタクト
ホール１３を形成し、その上に透明導電膜からなる画素
電極１４を形成してコンタクトホール１３を介してドレ
イン領域７ｂと接続する。

【００３１】図４は、この実施形態１のアクティブマト
リクス型表示装置について、第１導電層１ａの形成後か
ら信号配線３の形成までの工程におけるＴＦＴおよび走
査配線を示す等価回路図である。この図４と上述の図１
１との比較から理解されるように、走査配線１の第１導
電層１ａが断続的に形成されているため、イオン注入工
程やソースコンタクトおよびドレインコンタクトの形成
工程等で静電気による帯電が生じても、走査配線１上で
他の領域への電荷の移動が起こらない。従って、従来の
アクティブマトリクス型表示装置で生じていたアンテナ
効果のような現象は生じにくく、個々のＴＦＴ４のゲー
ト絶縁膜に大きな電圧が印加されることはなく、ゲート
絶縁膜の絶縁破壊を防ぐことができる。また、走査配線
１の第２導電層２ａは信号配線３と同時に形成できるの
で、製造工程は増加しない。さらに、信号配線３の形成
後は、走査配線１および信号配線３が表示領域外の端部
で短絡配線１８により短絡されており、走査配線１と信
号配線３とが同電位になるので、ゲート絶縁膜の絶縁破
壊を防ぐことができる。

【００３２】（実施形態２）この実施形態では、スイッ
チング素子として逆スタガ型ＴＦＴを用いたアクティブ
マトリクス型表示装置について説明する。

【００３３】図５は、本実施形態２のアクティブマトリ
クス型表示装置のアクティブマトリクス基板の製造工程
を示す断面図である。図５の左側の（ａ−１）〜（ｄ−
１）はＴＦＴ部分を示し、図５の右側の（ａ−２）〜
（ｄ−２）は走査配線部分を示す。

【００３４】まず、図５（ａ−１）、（ａ−２）に示す
ように、絶縁性の基板６上に走査配線１の第１導電層１
ａおよびＴＦＴ４のゲート電極９を形成する。このと
き、走査配線１の第１導電層１ａは、１画素または複数
の画素毎に断続的に形成する。また、表示領域外には短
絡配線（図示せず）を形成する。次に、第１導電層１ａ
およびゲート電極９を覆ってゲート絶縁膜８を形成す
る。

【００３５】次に、図５（ｂ−１）、（ｂ−２）に示す
ように、ゲート絶縁膜８の上にＴＦＴ４のチャネル領
域、ソース領域およびドレイン領域を構成する半導体層
７を形成する。

【００３６】続いて、図５（ｃ−１）、（ｃ−２）に示
すように、半導体層７にイオン注入を行ってソース領域
７ａおよびドレイン領域７ｂを形成し、イオン注入され
なかった領域をチャネル領域７ｃとする。その上に第１
の層間絶縁膜１０を形成してコンタクトホール１１ａ、
１１ｂを形成し、その上に走査配線１の第２導電層２ａ
および信号配線３を形成する。このとき、断続的に形成
された第１導電層１ａの断線部分を第２導電層２ａで接
続するように、コンタクトホール１１ｂを介して第１導
電層１ａと第２導電層２ａとを接続する。また、信号配
線３はコンタクトホール１１ａを介してソース領域７ａ
と接続する。また、走査配線１および信号配線３の表示
領域外の端部を短絡配線と接続する。

【００３７】その後、図５（ｄ−１）、（ｄ−２）に示
すように、第２の層間絶縁膜１２を形成してコンタクト
ホール１３を形成し、その上に透明導電膜からなる画素
電極１４を形成してコンタクトホール１３を介してドレ
イン領域７ｂと接続する。

【００３８】この実施形態２のアクティブマトリクス型
表示装置は、第１導電層１ａの形成後から信号配線３の
形成までの工程において静電気が発生しても、実施形態
１のアクティブマトリクス型表示装置と同様に、走査配
線１の第１導電層１ａが断続的に形成されているため、
個々のＴＦＴのゲート絶縁膜に大きな電圧が印加される
ことはなく、ゲート絶縁膜の絶縁破壊を防ぐことができ
る。また、走査配線１の第２導電層２ａは信号配線３と
同時に形成できるので、製造工程は増加しない。さら
に、信号配線３の形成後は、走査配線１および信号配線
３が表示領域外の端部で短絡配線１８により短絡されて
おり、走査配線１と信号配線３とが同電位になるので、
ゲート絶縁膜の絶縁破壊を防ぐことができる。

【００３９】（実施形態３）この実施形態３では、蓄積
容量を設けたアクティブマトリクス型表示装置について
説明する。

【００４０】図６は、実施形態３のアクティブマトリク
ス型表示装置を示す等価回路図であり、図７はそのアク
ティブマトリクス基板の１画素分を示す平面図である。
このアクティブマトリクス型表示装置は、アクティブマ
トリクス基板上に、走査配線１と信号配線３とが互いに
交差して設けられている。各走査配線１は断続的に設け
られた第１導電層１ａと第１導電層１ａの断線部分を接
続する第２導電層２ａとからなる。また、走査配線１と
平行に、かつ、信号配線３と交差して蓄積容量共通配線
１６が設けられ、蓄積容量１５を構成する一方の電極で
ある蓄積容量共通配線側電極２０に接続されている。こ
の蓄積容量共通配線側電極２０に対向し、かつ、ＴＦＴ
４のドレイン電極に接続されて、蓄積容量１５を構成す
る他方の電極部分、例えば蓄積容量ドレイン側電極１９
が設けられている。各蓄積容量共通配線１６は断続的に
設けられた第１導電層１６ａと第１導電層１６ａの断線
部分を接続する第２導電層１７ａとからなる。図７の走
査配線１において、第１導電層１ａは左下がりの斜線で
示した部分であり、第２導電層２ａは右下がりの斜線で
示した部分である。実施形態１において図３（ｅ−２）
に示したように、両者は層間絶縁膜１０を間に介して設
けられ、層間絶縁膜１０のコンタクトホール１１ｂを介
して接続されている。また、図７の蓄積容量共通配線１
６において、第１導電層１６ａは左下がりの斜線で示し
た部分であり、第２導電層１７ａは右下がりの斜線で示
した部分である。後述する図８（ｅ−２）に示すよう
に、両者は層間絶縁膜１０を間に介して設けられ、層間
絶縁膜１０のコンタクトホール１１ｃを介して接続され
ている。さらに、蓄積容量共通配線１６は、走査配線１
および信号配線３と同様に、表示領域外の端部で短絡配
線１８により短絡されている。なお、図７においては簡
単のために画素電極を省略しているが、後述する図８
（ｅ−１）に示すように、画素電極１４は層間絶縁膜１
２のコンタクトホール１３を介してＴＦＴ４のドレイン
領域と接続されている。

【００４１】この蓄積容量共通配線１６の第１導電層１
６ａは、走査配線１の第１導電層１ａと同時に断続して
形成することができる。また、蓄積容量共通配線１６の
第２導電層１７ａは、走査配線１の第２導電層２ａと同
時に形成して第１導電層１６ａの断線部を接続すること
ができる。

【００４２】図８は、上記アクティブマトリクス基板の
製造工程を示す断面図である。図８の左側の（ａ−１）
〜（ｅ−１）は図７のＣ−Ｃ’線部分の断面図であり、
スイッチング素子としてのＴＦＴ４部分および蓄積容量
１５部分を示す。図８の右側の（ａ−２）〜（ｅ−２）
は図６および図７のＤーＤ’線部分の断面図であり、蓄
積容量共通配線１６部分を示す。

【００４３】まず、図８（ａ−１）、（ａ−２）に示す
ように、絶縁性の基板６上にＴＦＴ４のチャネル領域、
ソース領域、ドレイン領域および蓄積容量１５の蓄積容
量ドレイン側電極１９を構成する半導体層７を形成す
る。

【００４４】次に、図８（ｂ−１）、（ｂ−２）に示す
ように、半導体層７上を覆ってゲート絶縁膜８を形成す
る。

【００４５】続いて、レジスト（図示せず）をマスクと
して半導体層７の所定の部分にイオン注入することによ
り蓄積容量ドレイン側電極１９を形成する。その後、図
８（ｃ−１）、（ｃ−２）に示すように、ゲート絶縁膜
８上にＴＦＴ４のゲート電極９、蓄積容量共通配線１６
の第１導電層１６ａおよび蓄積容量共通配線側電極２０
を形成し、それと共にゲート絶縁膜８上に走査配線１の
第１導電層１ａ（図示せず）を形成する。このとき、走
査配線１の第１導電層１ａおよび蓄積容量共通配線１６
の第１導電層１６ａは、１画素または複数の画素毎に断
続的に形成する。また、表示領域外には短絡配線（図示
せず）を形成する。なお、ゲート絶縁膜８は蓄積容量１
５の絶縁膜としても用いられるが、イオン注入によりダ
メージを受けることが予想されるので、その部分の絶縁
膜８を一旦除去し、ＣＶＤ法等により改めて蓄積容量１
５用の絶縁膜を形成してもよい。

【００４６】その後、図８（ｄ−１）、（ｄ−２）に示
すように、半導体層７にイオン注入によりソース領域７
ａおよびドレイン領域７ｂを形成し、イオン注入されな
かった領域をチャネル領域７ｃとする。その上に第１の
層間絶縁膜１０を形成した後に、前記コンタクトホール
１１ａ、１１ｂ（図８には表れていない）、およびコン
タクトホール１１ｃを形成し、その上に走査配線１の第
２導電層２ａ、蓄積容量共通配線１６の第２導電層１７
ａおよび信号配線３を形成する。このとき、断続的に形
成された走査配線１の第１導電層１ａの断線部分を第２
導電層２ａで接続するように、コンタクトホール１１ｂ
を介して第１導電層１ａと第２導電層２ａとを接続す
る。同様に、断続的に形成された蓄積容量共通配線１６
の第１導電層１６ａの断線部分を第２導電層１７ａで接
続するように、コンタクトホール１１ｃを介して第１導
電層１６ａと第２導電層１７ａとを接続する。信号配線
３はコンタクトホール１１ａを介してソース領域７ａと
接続する。また、走査配線１、信号配線３および蓄積容
量共通配線１６の表示領域外の端部を短絡配線と接続す
る。

【００４７】その後、図８（ｅ−１）、（ｅ−２）に示
すように、第２の層間絶縁膜１２を形成してコンタクト
ホール１３を形成し、その上に透明導電膜からなる画素
電極１４を形成してコンタクトホール１３を介してドレ
イン領域７ｂと接続する。

【００４８】図９は、この実施形態３のアクティブマト
リクス型表示装置について、第１導電層１ａ、１６ａの
形成後から信号配線３の形成までの工程におけるＴＦ
Ｔ、走査配線および蓄積容量共通配線を示す等価回路図
である。この図から理解されるように、走査配線１の一
部１ａおよび蓄積容量共通配線１６の第１導電層１６ａ
が断続的に形成されているため、イオン注入工程やソー
スコンタクトおよびドレインコンタクトの形成工程等で
静電気による帯電が生じても、個々のＴＦＴ４のゲート
絶縁膜や蓄積容量１５に大きな電圧が印加されることは
なく、静電気によるＴＦＴ４や蓄積容量１５の破壊を防
ぐことができる。また、蓄積容量共通配線１６の第２導
電層１７ａは走査配線１の第２導電層２ａおよび信号配
線３と同時に形成できるので、製造工程は増加しない。
さらに、信号配線３の形成後は、走査配線１、信号配線
３および蓄積容量共通配線１６が表示領域外の端部で短
絡配線１８により短絡されており、走査配線１、信号配
線３および蓄積容量共通配線１６が同電位になるので、
静電気によるＴＦＴ４や蓄積容量１５の破壊を防ぐこと
ができる。

【００４９】（実施形態４）この実施形態４では、Ｃｓ
ｏｎ Ｇａｔｅ構造の蓄積容量を設けたアクティブマ
トリクス型表示装置について説明する。

【００５０】図１０は、実施形態４のアクティブマトリ
クス型表示装置におけるアクティブマトリクス基板の１
画素分を示す平面図である。このアクティブマトリクス
型表示装置は、アクティブマトリクス基板上に、走査配
線１と信号配線３とが互いに交差して設けられている。
各走査配線１は断続的に設けられた第１導電層１ａと第
１導電層１ａの断線部分を接続する第２導電層２ａとか
らなる。また、走査配線１は蓄積容量共通配線としても
機能し、走査配線１を挟んで隣接する画素の蓄積容量１
５を構成する一方の電極である蓄積容量共通配線側電極
２０に接続されている。この蓄積容量共通配線側電極２
０に対向し、かつ、ＴＦＴ４のドレイン電極に接続され
て、蓄積容量１５を構成する他方の電極部分、例えば蓄
積容量ドレイン側電極１９が設けられている。図１０の
走査配線１において、第１導電層１ａは左下がりの斜線
で示した部分であり、第２導電層２ａは右下がりの斜線
で示した部分である。実施形態１において図３（ｅ−
２）に示したように、両者は層間絶縁膜１０を間に介し
て設けられ、層間絶縁膜１０のコンタクトホール１１ｂ
を介して接続されている。また、走査配線１および信号
配線３は、表示領域外の端部で短絡配線１８により短絡
されている。なお、図１０においては簡単のために画素
電極を省略しているが、実施形態３において図８（ｅ−
１）に示したように、画素電極１４は層間絶縁膜１２の
コンタクトホール１３を介してＴＦＴ４のドレイン領域
と接続されている。

【００５１】このアクティブマトリクス基板において
は、蓄積容量共通配線１６を形成せず、走査配線１を蓄
積容量共通配線として用いるため、走査配線１と、それ
を挟んで隣接する画素の蓄積容量共通配線側電極２０と
を接続させて形成する。それ以外は実施形態３のアクテ
ィブマトリクス基板と同様にして作製することができ
る。

【００５２】この実施形態４のアクティブマトリクス型
表示装置は、第１導電層１ａの形成後から信号配線３の
形成までの工程において静電気が発生しても、実施形態
３のアクティブマトリクス型表示装置と同様に、走査配
線１の第１導電層１ａが断続的に形成されているため、
個々のＴＦＴ４のゲート絶縁膜や蓄積容量１５に大きな
電圧が印加されることはなく、静電気によるＴＦＴ４や
蓄積容量１５の破壊を防ぐことができる。また、走査配
線１の第２導電層２ａは信号配線３と同時に形成できる
ので、製造工程は増加しない。さらに、信号配線３の形
成後は、蓄積容量共通配線としても機能する走査配線１
および信号配線３が表示領域外の端部で短絡配線１８に
より短絡されており、走査配線１および信号配線３が同
電位になるので、静電気によるＴＦＴ４や蓄積容量１５
の破壊を防ぐことができる。

【００５３】なお、上記実施形態１〜４では、走査配線
を断続的に第１導電層で形成した後で、信号配線を第２
導電層で形成する際に走査配線の断線部分を第２導電層
で接続した例について説明したが、信号配線を第１導電
層と第２導電層とで形成してもよい。その場合、信号配
線を断続的に第１導電層で形成した後で、走査配線を第
２導電層で形成する際に信号配線の断線部分を第２導電
層で接続することができる。

【００５４】

【発明の効果】以上詳述したように、本発明によれば、
走査配線および信号配線のうちの一方の配線が断続的に
形成された第１導電層と第１導電層の断線部分を接続す
る第２導電層とからなり、第１導電層を形成してから他
方の配線を形成する工程までの間は第１導電層が断線し
ているので、イオン注入工程やソースコンタクトおよび
ドレインコンタクトの形成工程等で静電気が発生して
も、所謂アンテナ効果などのような現象が起こらない。
よって、個々のＴＦＴのゲート絶縁膜に大きな電圧が印
加されることはなく、ゲート絶縁膜の絶縁破壊等を防ぐ
ことができる。また、第２導電層は他方の配線と同時に
形成でき、工程数が増加しないのでコストアップも生じ
ない。

【００５５】本発明において、走査配線と信号配線の表
示領域外の端部を共通の短絡配線で短絡しておくと、両
配線の形成後も静電気によるスイッチング素子の破壊等
を防ぐことができる。

【００５６】本発明において、蓄積容量を設ける場合に
は、蓄積容量配線を第１導電層と第２導電層とで形成し
てもよい。この場合、第１導電層を形成してから他方の
配線を形成する工程までの間は第１導電層が断線してい
るので、蓄積容量の絶縁膜に大きな電圧が印加されるこ
とはなく、蓄積容量の絶縁膜の絶縁破壊等を防ぐことが
できる。また、信号配線、走査配線および蓄積容量共通
配線の表示領域外の端部を共通の短絡配線で短絡してお
くと、各配線の形成後も静電気によるスイッチング素子
の破壊と共に蓄積容量の破壊を防ぐことができる。

【００５７】また、本発明において、Ｃｓ ｏｎ Ｇａ
ｔｅ構造の蓄積容量を設けてもよい。この場合、蓄積容
量共通配線としても機能する走査配線が第１導電層と第
２導電層とで形成されているので、第１導電層を形成し
てから他方の配線を形成する工程までの間に蓄積容量の
絶縁膜に大きな電圧が印加されることはなく、蓄積容量
の絶縁膜の絶縁破壊等を防ぐことができる。また、走査
配線と信号配線とを表示領域外の端部で共通の短絡配線
で短絡しておくと、各配線の形成後も静電気によるスイ
ッチング素子の破壊と共に蓄積容量の破壊を防ぐことが
できる。

【図面の簡単な説明】

【図１】実施形態１のアクティブマトリクス型表示装置
の等価回路図である。

【図２】実施形態１のアクティブマトリクス型表示装置
におけるアクティブマトリクス基板の平面図である。

【図３】実施形態１のアクティブマトリクス型表示装置
におけるアクティブマトリクス基板の製造工程を示す断
面図である。

【図４】実施形態１のアクティブマトリクス型表示装置
について、走査配線の第１導電層の形成から信号配線の
形成工程までにおける等価回路図である。

【図５】実施形態２のアクティブマトリクス型表示装置
におけるアクティブマトリクス基板の製造工程を示す断
面図である。

【図６】実施形態３のアクティブマトリクス型表示装置
の等価回路図である。

【図７】実施形態３のアクティブマトリクス型表示装置
におけるアクティブマトリクス基板の平面図である。

【図８】実施形態３のアクティブマトリクス型表示装置
におけるアクティブマトリクス基板の製造工程を示す断
面図である。

【図９】実施形態３のアクティブマトリクス型表示装置
について、走査配線および蓄積容量共通配線の第１導電
層の形成から信号配線の形成工程までにおける等価回路
図である。

【図１０】実施形態４のアクティブマトリクス型表示装
置におけるアクティブマトリクス基板の平面図である。

【図１１】従来のアクティブマトリクス型表示装置につ
いて、走査配線の第１導電層の形成から信号配線の形成
工程までにおける等価回路図である。

【符号の説明】

１ 走査配線 １ａ 走査配線の第１導電層 ２ａ 走査配線の第２導電層 ３ 信号配線 ４ ＴＦＴ ５ 液晶 ６ 基板 ７ 半導体層 ７ａ ソース領域 ７ｂ ドレイン領域 ７ｃ チャネル領域 ８ ゲート絶縁膜 ９ ゲート電極 １０ 第１の層間絶縁膜 １１ａ、１１ｂ、１１ｃ、１３ コンタクトホール １２ 第２の層間絶縁膜 １４ 画素電極 １５ 蓄積容量 １６ 蓄積容量共通配線 １６ａ 蓄積容量共通配線の第１導電層 １７ａ 蓄積容量共通配線の第２導電層 １８ 短絡配線 １９ 蓄積容量ドレイン側電極 ２０ 蓄積容量共通配線側電極

Claims (4)

【特許請求の範囲】
1. 【請求項１】 光学特性の変調される表示媒体を挟んで
   対向配置された一対の基板のうちの一方の基板上に、複
   数の信号配線と複数の走査配線とが両配線を互いに交差
   して設けられたアクティブマトリクス型表示装置を製造
   する方法であって、 該一方の基板上に、該走査配線および該信号配線のうち
   の一方の配線を、断続的に第１導電層で形成する第１工
   程と、 該走査配線および該信号配線のうちの他方の配線を第２
   導電層で形成すると共に、第２導電層で該一方の配線の
   断線部分を接続する第２工程とを含むアクティブマトリ
   クス型表示装置の製造方法。
2. 【請求項２】 前記信号配線および前記走査配線を、そ
   れらの表示領域外の端部で共通の短絡配線にて短絡する
   工程を含む請求項１に記載のアクティブマトリクス型表
   示装置の製造方法。
3. 【請求項３】 前記第１工程において、更に蓄積容量共
   通配線を断続的に第１導電層で形成し、前記第２工程に
   おいて、該蓄積容量共通配線の断線部分を第２導電層で
   接続する請求項１または２に記載のアクティブマトリク
   ス型表示装置の製造方法。
4. 【請求項４】 前記信号配線、前記走査配線および前記
   蓄積容量共通配線を、それらの表示領域外の端部で共通
   の短絡配線にて短絡する工程を含む請求項３に記載のア
   クティブマトリクス型表示装置の製造方法。