JP2006229081A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】薄膜トランジスタの静電破壊を抑制することができ、信頼性を高めた半導体装置およびその製造方法を提供する。
【解決手段】複数の薄膜トランジスタ１００により回路が形成された半導体装置であって、複数の薄膜トランジスタ１００に共通接続されたゲート配線２２が分割されており、分割されたゲート配線２２同士が、ゲート配線２２よりも上層に配置された接続配線２９により電気的に接続されている。
【選択図】図２

Description

本発明は、半導体装置およびその製造方法に関し、特に、絶縁基板上に形成された薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）を有する半導体装置およびその製造方法に関する。

多結晶シリコン（ポリシリコン）や非晶質シリコン（アモルファスシリコン）を用いた薄膜トランジスタ（ＴＦＴ）は、液晶表示装置あるいは有機ＥＬ表示装置などの表示装置や画像入力装置において、画素のスイッチング素子として利用される。

ポリシリコンは、アモルファスシリコンに比べて電子移動度が高い。このため、表示装置の画素のスイッチング素子としてポリシリコンＴＦＴを用いた場合には、同時に、画素を駆動する周辺回路をポリシリコンＴＦＴにより形成することができる（例えば、特許文献１参照）。透明絶縁基板上に周辺回路を作り込むことにより、画素を駆動する周辺回路を別のチップとして用意する必要がなくなるため、表示装置の小型化に寄与することができる。

この周辺回路が形成される領域は、有効表示領域外の額縁となる領域であるため、できるだけ面積を小さくしたいという要望がある。このため、周辺回路の密度が必然的に高くなる。

周辺回路の密度が高くなると、狭い周辺回路領域に複数の薄膜トランジスタに共通接続される長いゲート配線が、並列して配置されることになる。長いゲート配線が並列して配置されると、製造工程（たとえば、搬送時や圧力の変動時）における静電気の影響を受けやすい。これは、一般に避雷針の位置が高くなるほど、あるいは面積が大きくなるほど、電気を捕獲しやすいことからも理解できる。
特開２００４−２２６７８７号公報

ゲート配線が避雷針として作用し帯電してしまうと、特に、薄膜のゲート絶縁膜やポリシリコン膜が破壊されてしまい、歩留まりの低下を招くという問題があった。このゲート配線の帯電による影響は、ポリシリコンＴＦＴが層間絶縁膜で覆われていない状態、すなわちゲート絶縁膜やポリシリコン膜が露出している状態でより顕著となる。

本発明は上記の事情に鑑みてなされたものであり、その目的は、薄膜トランジスタの静電破壊を抑制することができ、信頼性を高めた半導体装置を提供することにある。

本発明の他の目的は、薄膜トランジスタの静電破壊を抑制でき、安定して薄膜トランジスタを用いて回路を形成することができる半導体装置の製造方法を提供することにある。

上記の目的を達成するため、本発明の半導体装置は、複数の薄膜トランジスタにより回路が形成された半導体装置であって、複数の前記薄膜トランジスタに共通接続されたゲート配線が分割されており、分割された前記ゲート配線同士が、前記ゲート配線よりも上層に配置された接続配線により電気的に接続されたものである。

上記の本発明の半導体装置では、複数の薄膜トランジスタに共通接続されたゲート配線が分割されている。すなわち、本来１本のゲート配線として延びるものが、分割されている。ゲート配線が分割された結果、ゲート配線の密度が低くなり、ゲート配線の帯電が軽減される。分割されたゲート配線は、ゲート配線の上層の接続配線により電気的に接続される。

上記の目的を達成するため、本発明の半導体装置の製造方法は、複数の前記薄膜トランジスタにより回路を形成する半導体装置の製造方法であって、複数の薄膜トランジスタに共通接続されるゲート配線を分割して形成する工程と、前記ゲート配線上に層間絶縁膜を形成する工程と、前記層間絶縁膜上に、分割した前記ゲート配線同士を接続する接続配線を形成する工程とを有する。

上記の本発明の半導体装置の製造方法では、複数の薄膜トランジスタに共通接続されるゲート配線を分割して形成する。すなわち、本来１本のゲート配線として配置するものを、分割する。ゲート配線を分割することで、ゲート配線の密度を低くして、ゲート配線の帯電を軽減させる。分割したゲート配線上に層間絶縁膜を形成した後に、層間絶縁膜上に分割したゲート配線同士を接続する接続配線を形成する。

本発明の半導体装置によれば、薄膜トランジスタの静電破壊を抑制することができ、信頼性を高めることができる。
本発明の半導体装置の製造方法によれば、薄膜トランジスタの静電破壊を抑制でき、安定して薄膜トランジスタを用いて回路を形成することができる。

以下に、本発明の実施の形態について、図面を参照して説明する。本実施形態では、例えば本発明の半導体装置を表示装置に利用した場合を例に説明する。

図１は、表示装置の全体構成の一例を示す模式的なブロック図である。

表示装置は、ガラスなどの絶縁基板２０の上に集積形成されている。絶縁基板２０の中央には、表示領域２が形成されており、これを囲むように周辺回路が形成されている。矩形の絶縁基板２０の上辺には、接続端子が形成されており、フレキシブルプリントケーブル（ＦＰＣ）１１を介して、電子機器本体側（セット側）と接続するようになっている。

表示領域２は、行状のゲートラインＧ１〜Ｇｍと、列状の信号ラインＳ１〜Ｓｎが互いに交差配置したマトリクス構成となっている。ゲートラインＧと信号ラインＳの交差部には、画素が形成されている。本実施形態では、各画素は液晶素子ＬＣ、補助容量ＣＳおよび薄膜トランジスタＴＦＴで構成されている。液晶素子ＬＣは画素電極とこれに対向するコモン電極（ＣＯＭ）と両者の間に保持された液晶とで構成されている。ＴＦＴのゲート電極はゲートラインＧに接続し、ソース電極は信号ラインＳに接続し、ドレイン電極は液晶素子ＬＣの画素電極に接続している。

液晶素子ＬＣは一般に交流駆動される。すなわち、信号ラインＳを介して液晶素子ＬＣに書き込まれる信号電圧は周期的に極性が反転する。これに合わせて、液晶素子ＬＣのコモン電極ＣＯＭに印加するコモン電圧ＶＣＯＭも周期的に極性反転される。また、各補助容量ＣＳに共通接続された補助容量ラインに、同じく所定の周期で極性反転する電圧が印加される。

上記の表示領域２を囲む上下左右４辺に周辺回路が集積形成されている。この周辺回路は、垂直ドライバ３と、水平ドライバ４と、ＣＯＭドライバ５と、ＣＳドライバ６と、ＤＣ／ＤＣコンバータ７ａ，７ｂと、レベルシフタ（Ｌ／Ｓ）を含むインターフェース８と、タイミングジェネレータ９と、アナログ電圧ジェネレータ１０などを含む。ただし周辺回路は、この構成に限られるものではなく、表示装置の仕様に応じて適宜必要な回路が追加される一方、不必要な回路は削除される。

垂直ドライバ３は、各ゲートラインＧ１〜Ｇｍに接続され、線順次で選択パルスを供給する。水平ドライバ４は、上下一対形成されており、各信号ラインＳ１〜Ｓｎの両端に接続して、両側から同時に所定の信号電圧を供給している。なお、この信号電圧は、ＦＰＣ１１を介してセット側から送られてくる表示データ（画像情報）に応じたものとなっている。

ＣＯＭドライバ５は、周期的に極性反転するコモン電圧ＶＣＯＭを各液晶素子ＬＣに共通するコモン電極に印加する。ＣＯＭドライバ５には、オフセット回路やスタート回路（ＣＯＭスタータ）が付属している。ＣＳドライバ６は、周期的に極性反転する電圧を、各補助容量ＣＳに共通する補助容量ラインに印加する。

ＤＣ／ＤＣコンバータ７ａは、電子機器本体からＦＰＣ１１を介して供給される一次の電源電圧をパネル（表示装置）の仕様に応じた二次の電源電圧に変換する。特に、ＤＣ／ＤＣコンバータ７ａは、正側の電源電圧ＶＤＤの変換に用いられる。これに対して、ＤＣ／ＤＣコンバータ７ｂは負側の電源電圧ＶＳＳの変換に用いられる。

Ｌ／Ｓを含むインターフェース８は、ＦＰＣ１１を介してセット側から供給されたクロック信号、同期信号、画像信号などの制御信号を受け入れる。レベルシフタＬ／Ｓは、セット側から送られてきた制御信号（外部制御信号）をレベルシフトして、表示装置内部の回路動作仕様に適合した制御信号（内部制御信号）を生成する。

タイミングジェネレータ９は、インターフェース８から送られてきたクロック信号や同期信号を処理して、回路各部のタイミング制御に必要なクロック信号などを生成する。アナログ電圧ジェネレータ１０は、予め諧調に応じた複数のレベルのアナログ電圧を、水平ドライバ４に供給する。水平ドライバ４は、電子機器の本体側から送られる画像情報に応じて諧調化されたアナログの信号電圧を液晶素子ＬＣに書き込む。

上記構成の表示装置において、周辺回路は、ポリシリコンＴＦＴを利用して形成される。図２は、周辺回路の要部平面図である。

周辺回路の領域では、各薄膜トランジスタ１００の領域毎にポリシリコンからなる半導体薄膜２５が形成されている。

半導体薄膜２５上には、ゲート配線２２が形成されている。本実施形態では、従来左右に延びる１本のゲート配線２２が、２つに分割されている。各薄膜トランジスタ１００の半導体薄膜２５のソース領域およびドレイン領域には、コンタクトホール２６ａを介して電極配線２８が接続されている。

ゲート配線２２の上層であって、分割された２つのゲート配線２２の間には接続配線２９が配置されている。接続配線２９は、分割された２つのゲート配線２２の端部とコンタクトホール２６ａを介して接続されている。この接続配線２９を介して、分割された２つのゲート配線２２同士が電気的に接続される。

図２では、説明の簡略化のため５つの薄膜トランジスタ１００のみを図解しているが、周辺回路の領域では、１つのゲート配線２２は、１０００程度の薄膜トランジスタ１００に共通接続される。

図３（ａ）は、図２のＡ−Ａ’線に沿った断面図であり、図３（ｂ）は、図２のＢ−Ｂ’線に沿った断面図である。

ガラス基板や石英基板などからなる絶縁基板２０上に、ゲート配線２２が形成されている。図３（ｂ）に示すように、ゲート配線２２が長手方向において分割されている。ゲート配線２２は、例えば、モリブデン、クロム、モリブデン合金、クロム合金などの金属からなる。

ゲート配線２２を被覆して、例えば酸化シリコンからなるゲート絶縁膜２３が形成されている。ゲート配線２２上には、ゲート絶縁膜２３を介してポリシリコンからなる半導体薄膜２５が形成されている。半導体薄膜２５には、イオン注入により、活性領域２５ａと、ソース領域２５ｂと、ドレイン領域２５ｃが形成されている。

半導体薄膜２５上には、例えば酸化シリコンからなる層間絶縁膜２６が形成されている。層間絶縁膜２６には、ソース領域２５ｂ、ドレイン領域２５ｃに達するコンタクトホール２６ａが形成されている。また、層間絶縁膜２６には、分割されたゲート配線２２の端部に達するコンタクトホール２６ａが形成されている。

ソース領域２５ｂおよびドレイン領域２５ｃに達するコンタクトホール２６ａを埋め込むように、層間絶縁膜２６上に電極配線２８が形成されている。電極配線２８は、例えばアルミニウム、チタン、アルミニウム合金、チタン合金、銀、銀合金からなる。

分割された２つのゲート配線２２の端部に達するコンタクトホール２６ａを埋め込むように、層間絶縁膜２６上に接続配線２９が形成されている。分割された２つのゲート配線２２は、接続配線２９を介して電気的に接続されている。接続配線２９は、電極配線２８と同時に形成されたものであり、電極配線２８と同一材料からなる。

次に、上記の薄膜トランジスタの製造方法について、図４〜図１１を参照して説明する。なお、各図の（ａ）は図３（ａ）に相当する工程断面図であり、各図の（ｂ）は図３（ｂ）に相当する工程断面図である。

まず、図４に示すように、絶縁基板２０上に導電性薄膜２１を形成する。導電性薄膜２１としては、低効率の小さい金属膜を形成することが好ましい。このような金属膜としては、例えば、モリブデン、クロム、モリブデン合金、クロム合金などがある。導電性薄膜２１は導電性を有していれば必ずしも金属膜に限定されるものではないが、金属膜を採用する場合には、静電気を帯びやすくなるため、後述する分割による利点が大きくなる。

次に、図５に示すように、リソグラフィ技術およびエッチング技術を用いて、導電性薄膜２１をパターニングして、ゲート配線２２を形成する。図５（ｂ）に示すように、ゲート配線２２の延伸方向において、ゲート配線２２は分割される。静電気の帯電を軽減するため、各ゲート配線２２が、数１００μｍ〜２０ｍｍの長さになるように分割する。

次に、図６に示すように、プラズマＣＶＤ法により、ゲート配線２２を被覆するように絶縁基板２０上に例えば酸化シリコンからなるゲート絶縁膜２３を形成する。続いて、プラズマＣＶＤ法により、ゲート絶縁膜２３上にアモルファスシリコン膜２４を形成する。

次に、図７に示すように、例えばガスレーザまたは半導体レーザを用いたレーザアニール処理により、アモルファスシリコン膜２４をポリシリコン化して、ポリシリコンからなる半導体薄膜２５を形成する。続いて、イオン注入により、ボロンを低濃度注入する。必要に応じて、プラズマＣＶＤ法により、半導体薄膜２５上に酸化シリコン膜からなる保護層を形成してもよい。

次に、図８に示すように、リソグラフィ技術およびエッチング技術を用いて、ポリシリコンからなる半導体薄膜２５をパターニングする。これにより、半導体薄膜２５は、薄膜トランジスタの領域毎に分割される。

次に、図９に示すように、半導体薄膜２５にｎ型不純物あるいはｐ型不純物をイオン注入して、活性領域２５ａと、ソース領域２５ｂと、ドレイン領域２５ｃを形成する。

次に、図１０に示すように、半導体薄膜２５を被覆して全面に、プラズマＣＶＤ法により、例えば酸化シリコンからなる層間絶縁膜２６を形成する。続いて、層間絶縁膜２６に、リソグラフィ技術およびエッチング技術を用いて、各薄膜トランジスタのソース領域２５ｂおよびドレイン領域２５ｃ、並びに分割されたゲート配線２２の端部に達するコンタクトホール２６ａを形成する。

次に、図１１に示すように、コンタクトホール２６ａを埋め込むように、層間絶縁膜２６上に、導電層２７を形成する。導電層２７として、例えばアルミニウム、チタン、アルミニウム合金、チタン合金、銀、銀合金を成膜する。

次に、リソグラフィ技術およびエッチング技術により、導電層２７をパターニングして、各薄膜トランジスタ１００のソース領域２５ｂあるいはドレイン領域２５ｃに接続する電極配線２８と、分割されたゲート配線２２同士を接続する接続配線２９とを形成する（図３参照）。

以上のようにして、薄膜トランジスタ１００が形成される。周辺回路における薄膜トランジスタ１００の形成と同時に、表示領域２におけるスイッチング素子としての薄膜トランジスタが形成される。薄膜トランジスタの形成後、表示領域２では、画素電極、配向膜などが形成される。

上記の本実施形態に係る半導体装置の製造方法では、図５に示す工程においてゲート配線２２を分割している。このため、導電層２７を形成する工程（図１１）までは、ゲート配線２２は分割された状態にある。

周辺回路の領域において長いゲート配線が高密度で並列配置された状態では、特に層間絶縁膜２６により保護されるまでは、製造工程中の静電気を帯びやすい。すなわち、図６〜図９に示す工程では、薄いゲート絶縁膜２３および半導体薄膜２５が露出している状態なため、ゲート配線が静電気を帯びてしまうと、ゲート絶縁膜２３や半導体薄膜２５が破壊されやすい。

これに対処するため、本実施形態ではゲート配線２２を分割していることから、従来よりもゲート配線２２の密度を低下させることができ、静電気の帯電を軽減することができる。従って、ゲート絶縁膜２３や半導体薄膜２５の静電破壊を抑制することができる。

以上のように、本実施形態に係る半導体装置の製造方法によれば、薄膜トランジスタの静電破壊を抑制でき、安定して薄膜トランジスタを用いて回路を形成することができる。また、製造工程を増加させることもない。

また、ゲート配線２２の帯電によるゲート絶縁膜２３や半導体薄膜２５への影響を抑制することができるため、歩留まりの向上のみならず、薄膜トランジスタの信頼性を向上させることができる。

静電破壊による影響を軽減することにより、薄膜トランジスタの特性を向上させることができることから、当該薄膜トランジスタにより形成される回路の特性が安定した半導体装置を実現することができる。

本発明は、上記の実施形態の説明に限定されない。
本実施形態では、ゲート配線２２上にゲート絶縁膜２３を介して半導体薄膜２５が形成されたボトムゲート型の薄膜トランジスタの例を示したが、半導体薄膜上にゲート絶縁膜を介してゲート配線が形成されるトップゲート型の薄膜トランジスタであってもよい。

また、薄膜トランジスタ１００は最終的に絶縁基板２０に形成されていればよく、例えば、金属基板に一度薄膜トランジスタ１００を形成した後に、当該金属基板を剥離して、プラスチック基板上に薄膜トランジスタ１００を転写してもよい。

さらに、薄膜トランジスタにより回路が形成される半導体装置であれば良く、有機ＥＬ表示装置や、画像入力装置にも適用可能である。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。

本実施形態に係る半導体装置が適用される表示装置の全体構成を示すブロック図である。 表示装置の周辺回路における要部平面図である。 （ａ）は図２のＡ−Ａ’線に沿った断面図であり、（ｂ）は図２のＢ−Ｂ’線に沿った断面図である。 本実施形態に係る半導体装置の製造における工程断面図である。 本実施形態に係る半導体装置の製造における工程断面図である。 本実施形態に係る半導体装置の製造における工程断面図である。 本実施形態に係る半導体装置の製造における工程断面図である。 本実施形態に係る半導体装置の製造における工程断面図である。 本実施形態に係る半導体装置の製造における工程断面図である。 本実施形態に係る半導体装置の製造における工程断面図である。 本実施形態に係る半導体装置の製造における工程断面図である。

符号の説明

２…表示領域、３…垂直ドライバ、４…水平ドライバ、５…ＣＯＭドライバ、６…ＣＳドライバ、７ａ，７ｂ…ＤＣ／ＤＣコンバータ、８…インターフェース、９…タイミングジェネレータ、１０…アナログ電圧ジェネレータ、１１…ＦＰＣ、２０…絶縁基板、２１…導電性薄膜、２２…ゲート配線、２３…ゲート絶縁膜、２４…アモルファスシリコン膜、２５…半導体薄膜、２５ａ…活性領域、２５ｂ…ソース領域、２５ｃ…ドレイン領域、２６…層間絶縁膜、２６ａ…コンタクトホール、２７…導電層、２８…電極配線、２９…接続配線、１００…薄膜トランジスタ

Claims (4)

1. 複数の薄膜トランジスタにより回路が形成された半導体装置であって、
   複数の前記薄膜トランジスタに共通接続されたゲート配線が分割されており、分割された前記ゲート配線同士が、前記ゲート配線よりも上層に配置された接続配線により電気的に接続された
   半導体装置。
2. 前記ゲート配線は、金属配線からなる
   請求項１記載の半導体装置。
3. 複数の前記薄膜トランジスタにより回路を形成する半導体装置の製造方法であって、
   複数の薄膜トランジスタに共通接続されるゲート配線を分割して形成する工程と、
   前記ゲート配線上に層間絶縁膜を形成する工程と、
   前記層間絶縁膜上に、分割した前記ゲート配線同士を接続する接続配線を形成する工程と
   を有する半導体装置の製造方法。
4. 前記ゲート配線として金属配線を形成する
   請求項３記載の半導体装置の製造方法。
   

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