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KR101069632B1 - 박막 트랜지스터의 마더보드 테스트 라인 및 그 제조방법 - Google Patents

박막 트랜지스터의 마더보드 테스트 라인 및 그 제조방법 Download PDF

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KR101069632B1
KR101069632B1 KR1020090039756A KR20090039756A KR101069632B1 KR 101069632 B1 KR101069632 B1 KR 101069632B1 KR 1020090039756 A KR1020090039756 A KR 1020090039756A KR 20090039756 A KR20090039756 A KR 20090039756A KR 101069632 B1 KR101069632 B1 KR 101069632B1
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즈롱 펑
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베이징 비오이 옵토일렉트로닉스 테크놀로지 컴퍼니 리미티드
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Abstract

마더보드 상의 화소영역의 복수의 신호 라인에 신호를 인가하기 위한 박막 트랜지스터에 있어서의 마더보드 테스트 라인으로서, 게이트 전극층 금속 테스트 라인과, 상기 게이트 전극층 금속 테스트 라인의 상부에 위치하고 또한 상기 게이트 전극층 금속 테스트 라인과 교차하는 드레인 전극층 금속 테스트 라인을 구비하고, 상기 게이트 전극층 금속 테스트 라인과 상기 복수의 신호 라인의 일부를 접속시키며, 상기 드레인 전극층 금속 테스트 라인이 상기 복수의 신호 라인의 다른 일부와 접속하며, 상기 게이트 전극층 금속 테스트 라인과 교차하는 드레인 금속 테스트 라인의 상부에 화소 전극층 테스트 라인이 형성되고 또한 상기 화소 전극층 테스트 라인은 상기 드레인 금속 테스트 라인과 전기적으로 접속되는 것을 특징으로 한다. 그리고 상기 테스트 라인 구조의 제조방법도 개시된다.

Description

박막 트랜지스터의 마더보드 테스트 라인 및 그 제조방법{Testing wiring structure and method for forming the same}
본 발명은 박막 트랜지스터 액정 디스플레이(TFT―LCD, Thin Film Transistor-Liquid Crystal Display)에서의 TFT 마더보드의 테스트 라인 및 해당 마더보드의 제조방법에 관한 것이다.
최근 TFT―LCD는 부피가 작고 가볍고 에너지 소모가 적고 또 복사가 없다는 장점이 있기 때문에 현재의 패널 디스플레이 시장에서 점차 주도적인 지위를 차지하고 있다. TFT―LCD 디스플레이 패널은 어레이 기판과 컬러 필터 기판을 셀화하여 형성되고 상기 어레이 기판과 상기 컬러 필터 기판 사이에 액정 재료가 삽입 밀봉되어 있다. TFT―LCD 디스플레이 패널에서 수십만부터 백만 이상의 화소 어레이가 형성되고 각 화소는 각각의 대응하는 TFT의 제어에 의해 화상을 표시한다.
도 1은 종래의 박막 트랜지스터의 마더보드 테스트 라인의 배선 구조를 도시한 개략도이다. 도 1에 도시한 바와 같이 마더보드(100, 원짱기판, 모기판)는 예컨대 4개의 패널(PANEL)(11)과 같이 인 여러 개의 패널(PANEL)(11)을 갖는다. 이 마더보드는 제조 및 테스트가 이루어진 후 각각의 패널로 분할되어 (완성품이 되기 위한) 조립에 대비하게 된다. 패널을 형성하기 위한 화소 영역의 한쪽에 각 화소 영역에 사용되는 테스트 라인(2)이 설치된다. 각 화소 영역에 2개의 테스트 라인이 설치되어 각각 화소 영역의 홀수 게이트 라인과 짝수 게이트 라인에 접속된다. TFT―LCD의 TFT 화소 영역에 대해 테스트를 할 때, 테스트 기기는 마더보드에 위치한 PIN 접촉 단자(10)와 어레이 테스트 라인(2)에 의해 각 PANEL에 게이트 주사 신호를 인가함과 동시에, 이것과 유사하게, 테스트 기기가 마더보드에 있어서 다른 일조(一組)의 PIN 접촉단자와 어레이 테스트 라인(2)에 의해 마더보드에 있어서의 각 패널에 데이터 신호를 인가한다. 테스트 시간을 단축하기 위해 2개 이상의 PANEL의 테스트 PIN 접촉 단자(10)의 위치를 동일 영역에 고정시킴으로써 테스트 설비는 1회에 2개 이상의 PANEL의 테스트를 완성할 수 있다. 이렇게 해서 테스트 기기의 테스트 효율이 향상된다. 테스트 신호는 상기 PIN 접촉 단자(10)에 접속된 테스트 라인(2)에 의해 각 PANEL에 입력되어 TFT 마더보드에서의 각 PANEL의 테스트를 완성한다. 1세트의 PIN 접촉 단자(10)에 의해 여러 개의 PANEL을 테스트하는 목적을 실현함과 동시에 마더보드의 이용율을 최대화하기 위해서 PANEL과 PANEL의 간격은 매우 좁게 설치된다. 이로써 도 1의 점선 영역과 같이 테스트 라인의 배선은 매우 어려워진다. 종래의 테스트 라인은 통상 교차 구조가 되는 배선 패턴을 채용하고 있다.
도 2는 도 1의 점선 영역의 테스트 라인의 일 교차 구조의 확대 개략도이다. 도 2에 도시한 바와 같이 교차되는 테스트 라인은 각각 게이트 전극층 금속 테스트 라인(3)과 드레인 전극층 금속 테스트 라인(4)으로서, 상기 드레인 전극층 금속 테 스트 라인(4)은 상기 게이트 전극층 금속 테스트 라인(3)의 상부에 위치한다. 게이트 전극층 금속 테스트 라인(3)과 드레인 전극층 금속 테스트 라인(4)은 각각 게이트 전극층과 드레인 전극층에 속하고 (게이트 전극과 드레인 전극) 패터닝 공정에 의해 형성된다. 생산 프로세스 중, 도 2에 도시한 테스트 라인의 교차 영역에서 원인 불명의 정전기 브레이크 다운이 생길 가능성이 있어 정상적인 어레이 테스트에 영향을 미친다. 도 3은, 도 1의 점선 영역의 테스트 라인의 다른 교차 구조의 확대 개략도이다. 도 3에 도시한 바와 같이 교차되는 테스트 라인은 각각 게이트 전극층 금속 테스트 라인(3)과 화소 전극층 금속 테스트 라인(5)으로서, 상기 화소 전극층 금속 테스트 라인(5)은 상기 게이트 전극층 금속 테스트 라인(3)의 상부에 위치한다. 게이트 전극층 금속 테스트 라인(3)과 화소 전극층 금속 테스트 라인(5)은 각각 게이트 전극층과 화소 전극층에 속한다. 드레인 전극층 금속 테스트 라인(4)과 비교하여 화소 전극층 금속 테스트 라인(5)은 소스·드레인 전극에 대한 패시베이션층의 상부에 위치하기 때문에 정전기 브레이크 다운이 생길 가능성이 낮아지게 된다. 화소 전극층 금속 테스트 라인(5)의 양단에 비아홀(6)이 마련되어, 화소 전극층 금속 테스트 라인(5)은 상기 비아홀(6)을 통해 교차되지 않는 영역의 드레인 전극층 금속 테스트 라인(4)과 접속된다. 게이트 전극층 금속 테스트 라인(3)에서 멀리 떨어진 화소 전극층 금속 테스트 라인(5)이 이용되기 때문에 내정전 능력이 향상된다. 그러나 도 3에 도시한 배선 구조를 채용한다고 해도 정전기 브레이크 다운이 생길 가능성은 여전히 존재하기 때문에, PANEL 어레이의 테스트를 원활하게 수행할 수 없어 정상적인 생산에 영향을 준다.
이상을 감안하여 본 발명의 일 목적은 테스트 라인이 교차되는 곳은 브레이크 다운되기 어려워지고 브레이크 다운되더라도 간단한 단선 처리에 의해 정상적인 테스트를 실현하여 제품의 생산 효율을 보증할 수 있는 박막 트랜지스터의 마더보드 테스트 라인 및 그 제조방법을 제공하는 데 있다.
본 발명의 일태양에 따르면 마더보드 상에 있어서 화소영역의 복수의 신호 라인에 신호를 인가하기 위한 박막 트랜지스터·마더보드의 테스트라인으로서, 게이트 전극층 금속 테스트 라인과, 상기 게이트 전극층 금속 테스트 라인의 상부에 위치하고 또한 상기 게이트 전극층 금속 테스트 라인과 교차되는 드레인 전극층 금속 테스트 라인을 구비하고, 상기 게이트 전극층 금속 테스트 라인은 복수의 신호라인의 일부와 접속되고, 상기 드레인 전극층 금속 테스트 라인은 상기 복수의 신호라인의 잔여부분과 접속하며, 상기 드레인 전극층 금속 테스트 라인의 리던던시 테스트 라인이 되도록 상기 게이트 전극층 금속 테스트 라인과 교차되는 드레인 금속 테스트 라인의 상부에, 상기 드레인 전극층 금속 테스트 라인과 전기적으로 접속되는 화소 전극층 테스트 라인이 더 형성되는 것을 특징으로 하는 박막 트랜지스터·마더보드의 테스트 라인을 제공한다.
본 발명의 다른 태양에 따르면, 박막 트랜지스터·마더보드의 테스트 라인의 제조방법을 제공한다. 해당 방법은,
기판 상에 게이트 금속박막을 퇴적하고 패터닝을 하여 화소 영역의 게이트 라인 및 테스트 라인 영역의 게이트 전극층 금속 테스트 라인을 형성하고 상기 게이트 전극층 금속 테스트 라인을 상기 게이트 라인의 일부와 접속시키는 단계 1과,
상기 단계 1을 완성한 기판 상에 절연층을 퇴적하는 단계 2와,
상기 단계 2를 완성한 기판 상에 화소 영역의 활성층을 형성하되 식각되는 테스트 라인 영역에는 활성층이 존재하지 않도록 하는 단계 3과,
상기 단계 3을 완성한 기판 상에 소스·드레인 금속박막을 퇴적하고 패터닝하여, 드레인 전극층 금속 테스트 라인을 형성하고 상기 드레인 전극층 금속 테스트 라인을 상기 게이트 라인의 잔여 부분과 접속시키고, 또한 상기 게이트 전극층 금속 테스트 라인과 교차하는 단계 4와,
상기 단계 4를 완성한 기판 상에 패시베이션층을 퇴적하고 패터닝하여 접속하기 위한 비아홀을 형성하는 단계 5와,
상기 단계 5를 완성한 기판 상에 화소 전극층을 퇴적하고 패터닝하여 화소 영역의 화소 전극과 상기 게이트 전극층과 교차하는 영역의 화소 전극층 테스트 라인을 각각 형성하고 상기 화소 전극층 테스트 라인의 양단을 상기 패시베이션층의 비아홀을 통해 상기 드레인 전극층 금속 테스트 라인의 드레인 전극층 금속과 접속시키는 단계 6을 포함한다.
본 발명의 다른 태양에 따르면, 박막 트랜지스터·마더보드의 테스트 라인의 제조방법을 제공한다. 해당 방법은,
기판 상에 게이트 금속박막을 퇴적하고 패터닝을 하여 화소 영역의 게이트 라인 및 테스트 라인 영역의 게이트 전극층 금속 테스트 라인을 형성하는 단계 1과,
상기 단계 1을 완성한 기판 상에 절연층을 퇴적하는 단계 2와,
상기 단계 2를 완성한 기판 상에 화소 영역의 활성층을 형성하고, 식각되는 테스트 라인 영역에는 활성층이 존재하지 않도록 하는 단계 3과,
상기 단계 3을 완성한 기판 상에 소스·드레인 금속박막을 퇴적하고 패터닝하여, 데이터라인과 드레인 전극층 금속 테스트 라인을 형성하고 상기 드레인 전극층 금속 테스트 라인을 상기 데이터 라인의 일부와 접속시키며, 또한 상기 게이트 전극층 금속 테스트 라인과 교차하여 상기 데이터 라인의 잔여 부분을 상기 게이트 전극층 테스트 라인과 접속시키는 단계 4와,
상기 단계 4를 완성한 기판 상에 패시베이션층을 퇴적하고 패터닝하여 접속하기 위한 비아홀을 형성하는 단계 5와,
상기 단계 5를 완성한 기판 상에 화소 전극층을 퇴적하고 패터닝하여 화소 영역에 있어서의 화소 전극 및 상기 게이트 전극층과 교차하는 영역에 있어서의 화소 전극층 테스트 라인을 각각 형성하고, 상기 화소 전극층 테스트 라인의 양단을 상기 패시베이션층의 비아홀을 통해 상기 드레인 전극층 금속 테스트 라인의 드레인 전극층 금속과 접속시키는 단계 6을 포함한다.
이하, 본 발명의 실시형태에 대해서 도면을 참조하여 상세히 설명하기로 한다.
도 4는 본 발명의 일 실시형태에 관한 박막 트랜지스터의 마더보드 테스트 라인의 배선 구조의 확대 개략도이다. 도 5는 도 4의 C-C선의 개략 단면도이다. 도 6은 도 4의 D-D선의 개략 단면도이다. 이하 도 4, 도 5 및 도 6에 기초하여 본 실시형태의 테스트 라인의 배선 구조를 상세히 설명하기로 한다.
도 4, 도 5 및 도 6에 도시한 바와 같이 본 실시형태의 박막 트랜지스터의 마더보드(100)에서 PANEL 어레이 테스트 라인의 배선 구조는, 게이트 전극 주사 신호를 인가하는 것에 이용되는 게이트 전극층 금속 테스트 라인(3)과 드레인 전극층 테스트 라인(4)과 화소 전극층 테스트 라인(5)을 구비한다. 게이트 전극층 금속 테스트 라인(3)은 게이트 전극층에 위치하고, 패널에 형성된 화소 영역 내의 짝수의 게이트 라인과 접속하고 드레인 전극층 테스트 라인(4)은 드레인 전극층에 위치함과 동시에 패널 내에 형성된 화소 영역의 게이트 라인과 접속하고 화소 전극층 테스트 라인(5)은 화소 전극층에 위치한다. 드레인 전극층 테스트 라인(4) 아래에 게이트 전극 절연층(8)이 형성되고 화소 전극층 테스트 라인(5) 아래에 패시베이션층(7)이 형성된다. 드레인 전극층 금속 테스트 라인(4) 및 화소전극층 테스트 라인(5)은 모두 게이트 전극층 금속 테스트 라인(3)과 교차된다. 게이트 전극층 금속 테스트 라인(3)은 해당 테스트 라인의 다른 게이트 전극층 금속 부분과 일체로 형성되고 드레인 전극층 금속 테스트 라인(4)은 해당 테스트 라인의 다른 드레인 전극층 금속 부분과 일체로 형성되고 화소 전극층 테스트 라인(5)은 교차 영역에만 존재한다. 화소 전극층 금속 테스트 라인(5)의 양단은 드레인 전극층 금속 테스트 라인(4)의 드레인 전극층 금속과 접속되어 있는 부분에 비아홀(6)이 설치된다. 도 5에 도시한 바와 같이 화소 전극층 테스트 라인(5)은 비아홀(6)을 통해 상기 드레인 전극층 금속 테스트 라인(4)의 드레인 전극층 금속과 접속된다. 이와 같이 하여 게이트 전극층 금속 테스트 라인(3)과 드레인 전극층 금속 테스트 라인(4)이 교차되는 영역에서 화소 전극층 테스트 라인(5)은 드레인 전극층 금속 테스트 라인(4)의 리던던시 테스트 라인이 된다. 도 6에 도시한 바와 같이 화소 전극층 테스트 라인(5)과 드레인 전극층 금속 테스트 라인(4)은 세로 방향으로 떨어져 배선되며, 양자는 평행하게 배선되어도 좋고 평행하지 않게 배선되어도 좋다. 도 5,6에 도시한 바와 같이 게이트 전극층 금속 테스트 라인(3)과 드레인 전극층 금속 테스트 라인(4) 사이에는 게이트 전극 절연층(8)만 존재하지만, 화소 전극층 테스트 라인(5)과 게이트 전극층 금속 테스트 라인(3) 사이에는 게이트 전극 절연층(8) 외에 패시베이션층(7)도 존재하기 때문에 내정전 능력이 강해진다. 정전기 브레이크 다운되기 가장 쉬운 곳은, 통상 드레인 전극층 금속 테스트 라인(4)과 게이트 전극층 금속 테스트 라인(3)이 교차되는 곳에 존재한다. 이와 같이 하여 정전기 브레이크 다운이 발생해도 드레인 전극층 금속 테스트 라인(4)과 게이트 전극층 금속 테스트 라인(3) 사이에서만 합선이 발생한다. 따라서 화소 전극층 테스트 라인(5)과 게이트 전극층 금속 테스트 라인(3)간의 교차 구조를 보호(유지)하고 있다. 따라서 브레이크 다운이 발생하는 경우에도 테스트 라인 전체는 여전히 유효하여 화소 전극층 테스트 라인에 대해 테스트를 완성(실시)할 수 있다. 드레인 전극층 금속 테스트 라인(4)에 대해 게이트 전극층 금속 테스트 라인(3)과 완전히 격리되도록 간단히 레이저(Laser)에 의한 단선(斷線) 처리를 하면(즉, 화소 전극층 테스트 라인(5) 과 게이트 전극층 금속 테스트 라인(3)이 절연되도록 드레인 전극층 금속 테스트 라인(4)에 레이저를 인가하여 드레인 전극층 금속 테스트 라인(4)을 단선 처리하면), 합선이 방지되어 정상적인 테스트가 이루어진다. 상술한 실시형태에서 교차 영역에 화소 전극층 테스트 라인(5)과 드레인 전극층 금속 테스트 라인(4)은 서로 리던던시 테스트 라인이 된다.
본 실시형태에 있어서, 게이트 전극층 금속 테스트 라인(3)은, 패널에 형성된 화소 영역에 있어서의 짝수의 게이트 라인과 접속해 그것과 대응하고, 드레인 전극층 테스트 라인(4)는 패널에 형성된 화소 영역에 있어서의 홀수의 게이트 라인과 접속할 수도 있다. 혹은, 패널에 있어서의 게이트 라인은, 홀수 게이트 라인과 짝수 게이트 라인의 방식 이외, 다른 방식에 의해 2조로 나뉘어, 게이트 전극층 금속 테스트 라인(3)은 1조의 게이트 라인과 접속하고, 드레인층 금속 테스트 라인(4)는 다른 1조의 게이트 라인과 접속할 수도 있다.
본 발명의 다른 실시형태의 박막 트랜지스터의 메인보드(100)에 있어서, 패널(PANEL) 어레이 테스트 라인의 배선 구조는 데이터 주사 신호를 인가하는 것에 이용되어, 게이트 전극층 금속 테스트 라인(31)과 드레인 전극층 테스트 라인(41)과 화소 전극층 테스트 라인(51)을 갖는다. 도 7에 도시한 것과 같이, 게이트 전극 층 금속 테스트 라인(31)은 게이트 전극층에 위치해, 예컨대 패널에 형성된 화소 영역에 있어서의 홀수의 데이터 라인과 예컨대 비아홀 등을 통해 접속하며, 드레인 전극층 테스트 라인(41)은 드레인 전극층에 위치해, 예컨대 패널에 형성된 화소 영역에 있어서의 짝수의 데이터 라인과 접속한다. 화소 전극층 테스트 라인(51)은 화소 전극층에 위치하고 그 양단에 대해 드레인 전극층 금속 테스트 라인(41)으로 접속해, 드레인 전극층 금속 테스트 라인(41)으로 서로 리던던시 테스트 라인이 된다. 똑같이, 본 실시형태에 있어서, 패널에 있어서의 게이트 라인도 홀수 데이터 라인과 짝수 데이터 라인의 방식 이외의 방식에 의해 2조로 나뉘어, 게이트 전극층 금속 테스트 라인(31)과 드레인층 금속 테스트 라인(41)은 각각, 2조의 데이터 라인의 1조와 접속한다.
이하, 본 발명의 박막 트랜지스터 기판 어레이의 테스트 라인의 배선 구조의 제조방법을 설명하기로 한다.
본 발명의 실시예에 관한 박막 트랜지스터 기판 어레이의 테스트 라인의 배선 구조의 제조방법은 하기의 단계를 갖는다.
단계 1: 기판 상에 게이트 금속박막을 퇴적하고 패터닝 공정을 수행하여 화소 영역의 게이트 라인과, 박막 트랜지스터 게이트 전극과, 공공 전극 신호 라인을 형성함과 동시에, 테스트 라인 영역의 홀수의 게이트 라인과 접속하는 게이트 전극층 금속 테스트 라인(3)을 형성한다. 또, 게이트 전극층 금속 테스트 라인(3)도 형성한다.
여기에서 화소 영역의 패터닝 공정은 이 분야의 종래 공정에 의해 실현할 수 있다. 게이트 전극층 금속 테스트 라인(3)은 게이트 라인(3)과 일체로 연속된다. 여기에서 후에 드레인 전극층 금속 테스트 라인을 형성할 영역에서는 게이트 전극층 금속을 식각하여 제거함으로써, 드레인 전극층 금속 테스트 라인(4)과 접속되는 테스트 라인에 대응하는 부분에는 게이트 전극층 금속이 존재하지 않도록 할 수도 있다. 본 실시형태에서 필요에 따라 공통 전극 신호 라인은 형성되지 않아도 된다.
단계 2: 상기 단계 1을 완성한 기판 상에 절연층을 퇴적한다. 해당 절연층은 박막 트랜지스터의 게이트 절연층(8)이 될 수 있다.
단계 3: 상기 단계 2를 완성한 기판 상에는 순서대로 실리콘 비결정 박막과 n+실리콘 비결정 박막을 퇴적하고 패터닝 공정을 수행하여 화소 영역의 활성층을 형성한다. 테스트 라인 영역의 활성층은 식각에 의해 제거되기 때문에 테스트 라인에는 활성층이 없다. 본 실시형태에서 활성층 재료의 구성은 필요에 따라 선택할 수 있으며 상기 재료 및 그들의 조합에 한정되지 않는다. 예를 들면 폴리실리콘을 채용할 수도 있다.
단계 4: 상기 단계 3을 완성한 기판 상에는 소스·드레인 금속박막을 퇴적하고 패터닝 공정을 수행하여 화소 영역의 데이터 라인, 드레인 전극을 형성함과 동시에 테스트 라인 영역의 드레인 전극 금속 테스트 라인(4)을 형성한다. 또, 당해 단계에 있어서, 테스트 라인 영역의 드레인 전극층 금속 테스트 라인(41)이 형성되도 좋다. 드레인 전극층 금속 테스트 라인(41)은 짝수의 테스트 라인과 접속한다.
여기에서 화소 영역의 패터닝 공정은 마찬가지로 이 분야의 종래의 공정을 채용하여 실현할 수 있다. 드레인 전극층 금속 테스트 라인(4)은 화소 영역의 짝수 의 게이트 라인과 교차되고 구멍을 통해 서로 접속된다. 또, 홀수의 데이터 라인을, 에컨대 비아홀 등에 의해 하층의 게이트 전극층 금속 테스트 라인(31)과 접속시킨다.
단계 5: 상기 단계 4를 완성한 기판 상에 패시베이션층을 퇴적하고 패터닝 공정을 수행하여 패시베이션층 아래의 금속층, 또는 다른 도전층의 화소 영역과 접속할 필요가 있는 영역에서 이들 영역의 패시베이션층을 식각하여 제거하고 비아홀을 형성한다. 예를 들면 화소 전극이 TFT 드레인 전극과 접속되는 곳에 비아홀이 형성된다. 이 실시형태에서 화소 전극층 테스트 라인(5)의, 드레인 전극층 금속 테스트 라인(4)의 드레인 전극층 금속과 연결할 필요가 있는 부분에 비아홀이 형성되며, 화소 전극층 테스트 라인(51)이 드레인 전극층 금속 테스트 라인(41)의 드레인 전극층 금속과 접속하는 부분에 있어서, 비아홀이 형성되어 있다.
단계 6: 상기 단계 5를 완성한 기판 상에는 화소 전극층을 퇴적하고 패터닝 공정을 수행함으로써 화소 영역에서 화소 전극을 형성함과 동시에 상기 게이트 전극층 금속 테스트 라인(3)과 교차되는 영역에 화소 전극층 테스트 라인(5)을 형성ㅎ하고, 상기 게이트 전극층 금속 테스트 라인(31)과 교차하는 영역에 있어서 화소 전극층 테스트 라인(51)을 형성하는 것으로도 할 수 있다. 상기 화소 영역의 화소 전극은 비아홀을 통해 드레인 전극과 접속되고 화소 전극층 테스트 라인(5)은 양단에 비아홀을 통해 드레인 전극층 금속 테스트 라인(4)의 드레인 전극층 금속 테스트 라인과 접속하며, 화소 전극층 테스트(51)는 그 양단에 있어서 비아홀을 통해 드레인 전극층 금속 테스트 라인(41)의 드레인 전극층 금속과 접속한다.
여기서 단계 3과 단계 4에 있어서 패터닝 공정은 그레이톤 마스크(GTM, GREY TONE MASK) 또는 하프톤 마스크(HTM, HALF TONE MASK) 공정을 채용하는 것에 의해 일괄 실현할 수 있다. 도 5에 도시한 바와 같이 상기 교차 영역에서 화소 전극층 테스트 라인(5)과 드레인 전극층 금속 테스트 라인(4)은 세로 방향을 따라 이격되도록 배선된다. 동일하게, 상기 교차영역에 있어서, 상기 화소 전극층 테스트 라인(51)과 상기 드레인 전극층 테스트 라인(41)은 종방향으로 이격되어 배선될 수 있다.
본 발명의 실시형태의 박막 트랜지스터의 마더보드 테스트 라인은 박막 트랜지스터의 화소 영역과 동시에 제작되고 마더보드를 단위로 하여 제작되며 마더보드에서의 PANEL 어레이와 테스트 라인은 동시에 제작된다.
드레인 전극층 테스트 라인과 게이트 전극층 금속 테스트 라인이 교차되는 영역에서 정전기 브레이크 다운이 발생하기 쉽다. 그러나 본 발명의 실시형태에서 드레인 전극층 금속 테스트 라인의 리던던시 테스트 라인, 즉 화소 전극층 테스트 라인을 설치함으로써 드레인 전극층 금속 테스트 라인이 브레이크 다운되는 경우에 간단한 단선 처리를 한 후에 다시 화소 전극층 테스트 라인에 대해 테스트(실시)를 완성할 수 있다. 따라서 본 발명의 실시형태는 테스트 라인간의 리던던시성을 실현하고 테스트 라인의 배선 안정성을 향상시켜 기판 어레이의 전기 테스트에 대한 영향을 줄이고 제품의 생산 효율을 보증한다.
상기 실시형태는 본 발명의 보다 바람직한 실시상태로서 본 발명의 기술적 범위를 한정하기 위한 것은 아니다.
도 1은 종래의 박막 트랜지스터의 마더보드 테스트 라인의 배선 구조를 도시한 개략도이다.
도 2는 도 1의 점선 영역의 테스트 라인의 일 교차 구조의 확대 개략도이다.
도 3은 도 1의 점선 영역의 테스트 라인의 다른 교차 구조의 확대 개략도이다.
도 4는 본 발명의 실시형태에 관한 박막 트랜지스터의 마더보드 테스트 라인의 배선 구조의 확대 개략도이다.
도 5는 도 4의 C-C선의 개략 단면도이다.
도 6은 도 4의 D-D선의 개략 단면도이다.
도 7은 본 발명의 다른 실시형태에 관한 박막 트랜지스터에 있어서 마더보드 테스트 라인의 배선 구조의 확대 개략도이다.
<부호의 설명>
2: 테스트 라인
3, 31: 게이트 전극층 금속 테스트 라인
4, 41: 드레인 전극층 금속 테스트 라인
5, 51: 화소 전극층 금속 테스트 라인
6: 비아홀
7: 패시베이션층
8: 게이트 전극 절연층
10: PIN 접촉 단자
11: 패널(PANEL)
100: 박막 트랜지스터·마더보드

Claims (10)

  1. 마더보드 상에 화소영역의 복수의 신호 라인에 신호를 인가하기 위한 박막 트랜지스터에 있어서의 마더보드 테스트 라인으로서, 게이트 전극층 금속 테스트 라인과, 상기 게이트 전극층 금속 테스트 라인의 상부에 위치함과 동시에 상기 게이트 전극층 금속 테스트 라인과 교차되는 드레인 전극층 금속 테스트 라인을 구비하며, 상기 게이트 전극층 금속 테스트 라인은 복수의 신호 라인의 일부와 접속되고, 상기 드레인 전극층 금속 테스트 라인은 상기 복수의 신호 라인의 잔여 부분과 접속되며,
    상기 드레인 전극층 금속 테스트 라인의 리던던시 테스트 라인이 되도록 상기 게이트 전극층 금속 테스트 라인과 교차되는 상기 드레인 전극층 금속 테스트 라인의 상부에 화소 전극층 테스트 라인이 형성되고, 상기 화소 전극층 테스트 라인은 상기 드레인 전극층 금속 테스트 라인과 전기적으로 접속되는 것을 특징으로 하는 박막 트랜지스터의 마더보드 테스트 라인.
  2. 제1항에 있어서,
    상기 화소 전극층 테스트 라인과 상기 드레인 전극층 금속 테스트 라인 사이에 패시베이션층이 형성되고, 상기 화소 전극층 테스트 라인의 양단은 상기 패시베이션층에 형성된 비아홀을 통해 상기 드레인 전극층 금속 테스트 라인의 드레인 전극층 금속과 접속되는 것을 특징으로 하는 박막 트랜지스터의 마더보드 테스트 라 인.
  3. 제1항에 있어서,
    상기 화소 전극층 테스트 라인 및 상기 드레인 전극층 금속 테스트 라인이 상기 게이트 전극층 금속 테스트 라인과 상호 교차되는 영역에서 상기 화소 전극층 테스트 라인과 상기 드레인 전극층 금속 테스트 라인은 세로 방향을 따라 이격되도록 배선되는 것을 특징으로 하는 박막 트랜지스터의 마더보드 테스트 라인.
  4. 제1항에 있어서,
    상기 신호 라인은, 게이트 라인 또는 데이터 라인인 것을 특징으로 하는 박막 트랜지스터의 마더보드 테스트 라인.
  5. 박막 트랜지스터의 마더보드 테스트 라인의 제조방법으로서,
    기판 상에 게이트 금속박막을 퇴적하고 패터닝 공정을 수행하여 화소 영역의 게이트 라인 및 테스트 라인 영역의 게이트 전극층 금속 테스트 라인을 형성하고 상기 게이트 전극층 금속 테스트 라인을 상기 게이트 라인의 일부와 접속시키는 단계 1,
    상기 단계 1을 완성한 기판 상에 절연층을 퇴적하는 단계 2,
    상기 단계 2를 완성한 기판 상에 화소 영역의 활성층을 형성하고 테스트 라인 영역의 활성층은 식각에 의해 제거하는 단계 3,
    상기 단계 3을 완성한 기판 상에 소스·드레인 금속박막을 퇴적하고 패터닝 공정을 수행함으로써 드레인 전극층 금속 테스트 라인을 형성하고, 상기 드레인 전극층 금속 테스트 라인을 상기 게이트 라인의 잔여 부분과 접속시키고 또한 상기 게이트 전극층 금속 테스트 라인과 교차시키는 단계 4,
    상기 단계 4를 완성한 기판 상에 패시베이션층을 퇴적하고 패터닝 공정을 수행함으로써 접속하기 위한 비아홀을 형성하는 단계 5,
    상기 단계 5를 완성한 기판 상에 화소 전극층을 퇴적하고 패터닝 공정을 수행함으로써 화소 영역에서 화소 전극을 형성함과 동시에 상기 게이트 전극층 금속 테스트 라인과 교차되는 영역에서 화소 전극층 테스트 라인을 형성하고, 상기 화소 전극층 테스트 라인의 양단은 상기 패시베이션층의 비아홀을 통해 상기 드레인 전극층 금속 테스트 라인의 드레인 전극층 금속과 접속되도록 하는 단계 6
    을 포함하는 것을 특징으로 하는 박막 트랜지스터의 마더보드 테스트 라인의 제조방법.
  6. 제5항에 있어서,
    상기 화소 전극층 테스트 라인 및 상기 드레인 전극층 금속 테스트 라인이 상기 게이트 전극층 금속 테스트 라인과 상호 교차되는 영역에서 상기 화소 전극층 테스트 라인과 상기 드레인 전극층 금속 테스트 라인은 세로 방향으로 이격되도록 배선되는 것을 특징으로 하는 박막 트랜지스터의 마더보드 테스트 라인의 제조방법.
  7. 제5항에 있어서,
    상기 단계 1에 있어서, 상기 드레인 전극층 금속 테스트 라인을 형성하는 영역에, 식각한 후 게이트 전극층 금속이 존재하지 않도록 하는 것을 특징으로 하는 박막 트랜지스터 마더보드 테스트 라인의 제조방법.
  8. 박막 트랜지스터의 마더보드 테스트 라인의 제조방법으로서,
    기판 상에 게이트 금속박막을 퇴적하고 패터닝 공정을 수행하여 화소 영역의 게이트 라인 및 테스트 라인 영역의 게이트 전극층 금속 테스트 라인을 형성하는 단계 1,
    상기 단계 1을 완성한 기판 상에 절연층을 퇴적하는 단계 2,
    상기 단계 2를 완성한 기판 상에 화소 영역의 활성층을 형성하고 식각한 후 테스트 라인 영역의 활성층은 존재하지 않도록 하는 단계 3,
    상기 단계 3을 완성한 기판 상에 소스·드레인 금속박막을 퇴적하고 패터닝 공정을 수행함으로써 드레인 전극층 금속 테스트 라인을 형성하고, 상기 드레인 전극층 금속 테스트 라인을 데이터 라인의 일부와 접속시키는 것과 동시에, 상기 게이트 전극층 금속 테스트 라인과 교차시켜, 상기 데이터 라인의 잔여 부분을 상기 게이트 전극층 테스트 라인과 접속시키는 단계 4,
    상기 단계 4를 완성한 기판 상에 패시베이션층을 퇴적하고 패터닝 공정을 수행함으로써 접속하기 위한 비아홀을 형성하는 단계 5,
    상기 단계 5를 완성한 기판 상에 화소 전극층을 퇴적하고 패터닝 공정을 수행함으로써 화소 영역에 있어서의 화소 전극 및 상기 게이트 전극층과 교차하는 영역에 있어서의 화소 전극층 테스트 라인을 각각 형성하고, 상기 화소 전극층 테스트 라인의 양단을 상기 패시베이션층의 비아홀을 통해 상기 드레인 전극층 금속 테스트 라인의 드레인 전극층 금속과 접속시키는 단계 6
    을 포함하는 것을 특징으로 하는 박막 트랜지스터의 마더보드 테스트 라인의 제조방법.
  9. 제8항에 있어서,
    상기 화소 전극층 테스트 라인 및 상기 드레인 전극층 금속 테스트 라인이 상기 게이트 전극층 금속 테스트 라인과 상호 교차되는 영역에 있어서, 상기 화소 전극층 테스트 라인과 상기 드레인 전극층 테스트 라인은 종방향으로 이격되도록 배선된 것을 특징으로 하는 박막 트랜지스터의 마더보드 테스트 라인의 제조방법.
  10. 제8항에 있어서,
    상기 단계 1에서, 상기 드레인 전극층 금속 테스트 라인을 형성하는 영역에서, 식각한 후 게이트 전극층 금속이 존재하지 않도록 하는 것을 특징으로 하는 박막 트랜지스터의 마더보드 테스트 라인의 제조방법.
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