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CN101581839B - 薄膜晶体管原板测试线及其制作方法 - Google Patents

薄膜晶体管原板测试线及其制作方法 Download PDF

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Abstract

本发明公开了一种薄膜晶体管原板测试线，涉及TFT-LCD中TFT原板的测试线，为解决当前测试线易被击穿而提出，所采用的技术方案是：所述测试线包括有栅极层金属测试线、位于栅极层金属测试线上方且与所述栅极层金属测试线交叉的漏极层金属测试线，所述栅极层金属测试线、漏极层金属测试线与所述像素区域的栅线连接，与所述栅极层金属测试线交叉区域的漏极层金属测试线上形成有像素电极层测试线，在所述交叉区域，所述像素电极层测试线与漏极层金属测试线互为冗余测试线。本发明同时公开了一种前述测试线的制作方法。本发明降低了对基板阵列电学测试的影响，保证了产品生产效率。

Description

薄膜晶体管原板测试线及其制作方法
技术领域
本发明涉及一种薄膜晶体管液晶显示器(TFT-LCD，Thin Film Transistor-Liquid Crystal Display)中TFT原板的测试线，尤其涉及一种薄膜晶体管原板测试线及其制作方法。
背景技术
近年来，TFT-LCD因其体积小、重量轻、功耗低且无辐射等优点，在当前的平板显示器市场占据了主导地位。TFT-LCD显示屏是由阵列玻璃基板和彩膜玻璃基板对盒，其间抽真空后封灌液晶材料。TFT-LCD显示屏形成几十万到上百万的像素阵列，每个像素通过TFT的控制来显示图像。
图1为现有薄膜晶体管原板测试线的布线结构示意图，如图1所示，原板中包括多个面板(PANEL)11，一般为4个PANEL；在像素区域的一侧，设置有各像素区域的测试线2，每一像素区域设置2个测试线，分别连接像素区域中的奇栅线和偶栅线；在对TFT-LCD的TFT像素区域进行测试时，检测设备通过位于原板上的PIN接触点10和阵列测试线2，向各PANEL施加栅极扫描信号和数据信号。为了降低测试时间，将两个或两个以上的PANEL的测试PIN接触点10的位置固定在同一区域，检测设备一次能完成两个或两个以上的PANEL的检测，如此提高了检测设备的测试效率。检测信号经与上述PIN接触点10连接的测试线2送往各PANEL，完成对TFT原板中各PANEL的测试。为了实现一组PIN接触点10测试多个PANEL的目的，同时为追求原板边际效益最大化，PANEL与PANEL间的间距非常小，造成测试线走线非常困难，如图1虚线区域所示，目前的测试线通常采用交叉结构的走线布局。
图2为图1中虚线区域测试线交叉结构放大示意图，如图2所示，交叉的 测试线分别是栅极层金属测试线3和漏极层金属测试线4，其中，漏极层金属测试线4位于栅极层金属测试线3上方，栅极层金属测试线3和漏极层金属测试线4分属于栅极层和漏极层，是经构图工艺形成的。由于生产工艺的原因，图2所示测试线交叠区会发生不明原因造成的静电击穿，从而影响正常的阵列测试。图3为图1中虚线区域测试线交叉另一结构放大示意图，交叉的测试线分别是栅极层金属测试线3和像素电极层测试线5，像素电极层测试线5位于栅极层金属测试线3上方，栅极层金属测试线3和像素电极层测试线5分属于栅极层和像素电极层，与漏极层金属测试线4相比，像素电极层测试线5位于钝化层上方，不易发生静电击穿，像素电极层测试线5的两端设置过孔6，使像素电极层测试线5通过过孔6与该测试线非交叉区域的漏极层金属测试线4连接，由于使用了像素电极层测试线5，使漏极层金属测试线4远离栅极层金属测试线3，从而增强了抗静电的能力。即使采用了图3所示的布线结构，仍会发生静电击穿，造成无法正常进行PANEL阵列的电学测试，影响正常的生产。生产实践中对此交叠结构有很多改进，但效果并不理想。
发明内容
有鉴于此，本发明的主要目的在于提供一种薄膜晶体管原板测试线及其制作方法，使测试线交叉处不易被击穿，即使发生击穿也可作简单的断线处理，实现正常的测试，保证产品生产效率。
为达到上述目的，本发明的技术方案是这样实现的：
一种薄膜晶体管原板测试线，所述测试线包括有栅极层金属测试线、位于栅极层金属测试线上方且与所述栅极层金属测试线交叉的漏极层金属测试线，所述栅极层金属测试线及漏极层金属测试线与所述像素区域的栅线连接，与所述栅极层金属测试线交叉区域的漏极层金属测试线上还形成有像素电极层测试线，在所述交叉区域，所述像素电极层测试线与漏极层金属测试线互为冗余测试线。
优选地，所述像素电极层测试线与漏极层金属测试线之间形成有钝化层，所述像素电极层测试线的两端通过过孔与漏极层金属测试线的漏极层金属连接。
优选地，在所述交叉区域，所述像素电极层测试线与漏极层金属测试线之间在纵向错落分布。
一种薄膜晶体管原板测试线的制作方法，包括：
步骤一：在衬底基板上沉积金属薄膜，进行构图工艺，形成像素区域的栅线、薄膜晶体管栅电极、公共电极信号线，以及栅极层金属测试线；所述栅极层金属测试线与所述栅线连接，漏极层金属测试线区域蚀刻后无栅极层金属；
步骤二：在完成步骤一操作的衬底基板上沉积绝缘层；
步骤三：在完成步骤二操作的衬底基板上依次沉积非晶硅薄膜和n+非晶硅薄膜，进行构图工艺，形成像素区域的有源层；其中，测试线区域蚀刻后没有有源层；
步骤四：在完成步骤三操作的衬底基板上沉积金属薄膜，进行构图工艺，形成像素区域的数据线、漏电极，以及漏极层金属测试线；所述漏极层金属测试线与所述栅线连接，且与所述栅极层金属测试线形成交叉；
步骤五：在完成步骤四操作的衬底基板上沉积钝化层，进行构图工艺，去除连接像素电极层处的钝化层，形成过孔；
步骤六：在完成步骤五操作的衬底基板上沉积电极层，进行构图，形成像素区域的像素电极，以及在与所述栅极层金属测试线形成交叉区域形成像素电极层测试线；所述像素区域的像素电极通过过孔与漏电极连接，所述像素电极层测试线在两端通过过孔与漏极层金属测试线的漏极层金属连接。
优选地，在所述交叉区域，所述像素电极层测试线与漏极层金属测试线之间在纵向错落分布。
优选地，所述构图工艺采用的是灰色调掩膜工艺或半色调掩膜工艺。
漏极层金属测试线与栅极层金属测试线交叉区域易发生静电击穿现象，本发明通过设置漏极层金属测试线的冗余测试线即像素电极层测试线，在漏极层金属测试线被击穿情况下，作简单的断线处理，仍可对像素电极层测试线完成 测试，实现了测试线之间的冗余，提高了测试线布线的稳定性，降低了对基板阵列电学测试的影响，保证了保证产品生产效率。
附图说明
图1为现有薄膜晶体管原板测试线的布线结构示意图；
图2为图1中虚线区域测试线交叉结构放大示意图；
图3为图1中虚线区域测试线交叉另一结构放大示意图；
图4为本发明实施例中薄膜晶体管原板测试线的布线结构放大示意图；
图5为图4中C-C剖面示意图；
图6为图4中D-D剖面示意图。
具体实施方式
本发明的核心思想是：提供一种薄膜晶体管原板测试线，所述测试线包括有栅极层金属测试线、位于栅极层金属测试线上方且与所述栅极层金属测试线交叉的漏极层金属测试线，所述栅极层金属测试线、漏极层金属测试线与所述像素区域的栅线连接，与所述栅极层金属测试线交叉区域的漏极层金属测试线上形成有像素电极层测试线，在所述交叉区域，所述像素电极层测试线与漏极层金属测试线互为冗余测试线。本发明测试线的布线结构提高了测试线布线的稳定性，降低了对原板中PANEL阵列电学测试的影响，保证了保证产品生产效率。
以下结合附图对本发明进行详细描述。
图4为本发明实施例中薄膜晶体管原板测试线的布线结构放大示意图、图5为图4中C-C剖面示意图、图6为图4中D-D剖面示意图。以下结合图4、图5及图6详细说明本发明测试线的布线结构。如图4、图5和图6所示，本发明薄膜晶体管原板中PANEL阵列测试线的布线结构包括栅极层金属测试线3、漏极层金属测试线4和像素电极层测试线5，其中，栅极层金属测试线3位于栅极层，漏极层金属测试线4位于漏极层，像素电极层测试线5位于像素电极层，漏极层金属测试线4下形成有栅极绝缘层8，像素电极层测试线5下形成有钝化层7；漏极层金属测试线4及像素电极层测试线5均与栅极层金属测试线3交叉。栅极层金属测试线3与该测试线的其他栅极层金属为一体结构，漏极层金属测试线4与该测试线的其他漏极层金属为一体结构，像素电极层测试线5仅在交叉区域存在，在像素电极层测试线5两端与漏极层金属测试线4的漏极层金属连接的部分设置有过孔6，如图5所示，像素电极层测试线5的两端通过过孔6与漏极层金属测试线4的漏极层金属连接，这样，在栅极层金属测试线3与漏极层金属测试线4交叉区域，像素电极层测试线5即作为漏极层金属测试线4的冗余测试线。如图6所示，像素电极层测试线5与漏极层金属测试线4纵向上错落分布，图6中显示两线平行分布，也可以是非平行分布。如图5、6所示，栅极层金属测试线3和漏极层金属测试线4之间仅有栅极绝缘层8，而像素电极层测试线5和栅极层金属测试线3之间除了有栅极绝缘层8之外，还有钝化层7，因此抗静电能力较强。而静电最易击穿部位通常发生在漏极层金属测试线4和栅极层金属测试线3之间的交叉处，这样，即使发生了静电击穿，也仅是漏极层金属测试线4与栅极层金属测试线3之间发生击穿短路，这对像素电极层测试线5和栅极层金属测试线3之间的交叉结构进行了保护，这样，该测试线仍然有效，仍能对像素电极层测试线完成测试，此时，对漏极层金属测试线4做简单的Laser断线处理，与栅线测试线完全隔离开，即可进行正常的测试。
以下说明本发明薄膜晶体管基板阵列测试线的布线结构的制作方法。
本发明薄膜晶体管基板阵列测试线的布线结构的制作方法包括以下步骤：
步骤一：在衬底基板上沉积金属薄膜，进行构图工艺，形成像素区域的栅线、薄膜晶体管栅电极、公共电极信号线，同时形成了栅极层金属测试线3；像素区域的构图工艺不是本发明的重点，这里不予赘述。其中，栅极层金属测试线3与栅线一体连接，在漏极层金属测试线区域蚀刻掉栅极层金属，即与漏极层金属测试线4连接的测试线中不含有栅极层金属。
步骤二：在完成步骤一操作的衬底基板上沉积绝缘层，作为栅极绝缘层8。
步骤三：在完成步骤二操作的衬底基板上依次沉积非晶硅薄膜和n+非晶硅薄膜，进行构图工艺，形成像素区域的有源层；其中，测试线区域蚀刻掉有源层。在测试线中，不包含有源层。
步骤四：在完成步骤三操作的衬底基板上沉积金属薄膜，进行构图工艺，形成像素区域的数据线、漏电极，同时形成了漏极层金属测试线4；像素区域的构图工艺不是本发明的重点，这里不予赘述。漏极层金属测试线4与像素区栅线交叠，并通过孔相互连接，由于不是本发明的重点，此处不予赘述。
步骤五：在完成步骤四操作的衬底基板上沉积钝化层，进行构图工艺，去除连接像素电极层处的钝化层，形成过孔；
钝化层下的金属层或其它导电层需与像素电极连接的地方，去除这些区域的钝化层，形成过孔，如像素电极与TFT漏电极连接处形成有过孔，本发明的像素电极层测试线5需与漏极层金属测试线4的漏极层金属连接处形成过孔。
步骤六：在完成步骤五操作的衬底基板上沉积像素电极层，进行构图，形成像素区域的像素电极，以及在与所述栅极层金属测试线3的交叉区域形成像素电极层测试线5；所述像素区域的像素电极通过过孔与漏电极连接，像素电极层测试线5在两端通过过孔与漏极层金属测试线4的漏极层金属连接。
其中，步骤中构图工艺采用的是灰色调掩膜(GTM，Gray Tone Mask)工艺或半色调掩膜(HTM，Half Tone Mask)工艺，本领域技术人员应当理解，GTM、HTM工艺均为现有成熟工艺，这里不再赘述其细节。如图5所示，在所述交叉区域，像素电极层测试线5与漏极层金属测试线4之间在纵向错落分布。
本发明实施例中的薄膜晶体管原板测试线是与薄膜晶体管像素区同步制作而成，可以以原板为单位进行制作，原板中的PANEL阵列和测试线同步制成。
以上所述仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。

Claims (5)

1.一种薄膜晶体管原板测试线，所述测试线包括有栅极层金属测试线、位于栅极层金属测试线上方且与所述栅极层金属测试线交叉的漏极层金属测试线，所述栅极层金属测试线及漏极层金属测试线与所述像素区域的栅线连接，其特征在于，与所述栅极层金属测试线交叉区域的漏极层金属测试线上还形成有像素电极层测试线，在所述交叉区域，所述像素电极层测试线与漏极层金属测试线互为冗余测试线；所述像素电极层测试线与漏极层金属测试线之间形成有钝化层，所述像素电极层测试线的两端通过过孔与漏极层金属测试线的漏极层金属连接。
2.根据权利要求1所述的薄膜晶体管原板测试线，其特征在于，在所述交叉区域，所述像素电极层测试线与漏极层金属测试线之间在纵向错落分布。
3.一种薄膜晶体管原板测试线的制作方法，其特征在于，该方法包括：
步骤一：在衬底基板上沉积金属薄膜，进行构图工艺，形成像素区域的栅线、薄膜晶体管栅电极、公共电极信号线，以及栅极层金属测试线；所述栅极层金属测试线与所述栅线连接，漏极层金属测试线区域蚀刻后无栅极层金属；
步骤二：在完成步骤一操作的衬底基板上沉积绝缘层；
步骤三：在完成步骤二操作的衬底基板上依次沉积非晶硅薄膜和n+非晶硅薄膜，进行构图工艺，形成像素区域的有源层；其中，测试线区域蚀刻后没有有源层；
步骤四：在完成步骤三操作的衬底基板上沉积金属薄膜，进行构图工艺，形成像素区域的数据线、漏电极，以及漏极层金属测试线；所述漏极层金属测试线与所述栅线连接，且与所述栅极层金属测试线形成交叉；
步骤五：在完成步骤四操作的衬底基板上沉积钝化层，进行构图工艺，去除连接像素电极层处的钝化层，形成过孔；
步骤六：在完成步骤五操作的衬底基板上沉积电极层，进行构图，形成像素区域的像素电极，以及在与所述栅极层金属测试线形成交叉区域形成像素电极层测试线；所述像素区域的像素电极通过过孔与漏电极连接，所述像素电极层测试线在两端通过过孔与漏极层金属测试线的漏极层金属连接。
4.根据权利要求3所述的薄膜晶体管原板测试线的制作方法，其特征在于，在所述交叉区域，所述像素电极层测试线与漏极层金属测试线之间在纵向错落分布。
5.根据权利要求3所述的薄膜晶体管原板测试线的制作方法，其特征在于，所述构图工艺采用的是灰色调掩膜工艺或半色调掩膜工艺。
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US12/437,246 US8120026B2 (en) 2008-05-12 2009-05-07 Testing wiring structure and method for forming the same
KR1020090039756A KR101069632B1 (ko) 2008-05-12 2009-05-07 박막 트랜지스터의 마더보드 테스트 라인 및 그 제조방법
JP2009114716A JP4995227B2 (ja) 2008-05-12 2009-05-11 薄膜トランジスターにおけるマザーボードのテストラインおよびその製造方法
US13/353,847 US8257986B2 (en) 2008-05-12 2012-01-19 Testing wiring structure and method for forming the same

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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102289115B (zh) 2010-06-21 2014-08-20 北京京东方光电科技有限公司 母板及tft阵列基板的制造方法
KR101791577B1 (ko) * 2011-01-17 2017-10-31 삼성디스플레이 주식회사 박막 트랜지스터 표시판
TWI467269B (zh) * 2012-07-02 2015-01-01 E Ink Holdings Inc 顯示面板的測試結構及其測試方法與測試後的測試結構
US9741277B2 (en) 2012-07-02 2017-08-22 E Ink Holdings Inc. Test structure of display panel and test structure of tested display panel
CN103474418B (zh) * 2013-09-12 2016-05-04 京东方科技集团股份有限公司 一种阵列基板及其制作方法、显示装置
US9263477B1 (en) * 2014-10-20 2016-02-16 Shenzhen China Star Optoelectronics Technology Co., Ltd. Tri-gate display panel

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003114447A (ja) * 2001-10-05 2003-04-18 Matsushita Electric Ind Co Ltd 液晶表示装置
CN1773357A (zh) * 2004-11-08 2006-05-17 三星电子株式会社 改善了与测试线的连接的薄膜晶体管阵列面板
JP2006276368A (ja) * 2005-03-29 2006-10-12 Sanyo Epson Imaging Devices Corp アレイ基板とその検査方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2834935B2 (ja) 1992-06-11 1998-12-14 シャープ株式会社 アクティブマトリクス型表示素子及びその製造方法
KR100239749B1 (ko) 1997-04-11 2000-01-15 윤종용 그로스 테스트용 tft 소자 제조 방법 및 이를 형성한 액정 표시 장치 구조와 그로스 테스트 장치 및 방법
JP3177702B2 (ja) 1998-04-30 2001-06-18 松下電器産業株式会社 液晶表示装置の検査方法
JP4156115B2 (ja) * 1998-12-25 2008-09-24 シャープ株式会社 マトリクス配線基板及び液晶表示装置用基板
TW527513B (en) * 2000-03-06 2003-04-11 Hitachi Ltd Liquid crystal display device and manufacturing method thereof
TW200638143A (en) * 2004-10-29 2006-11-01 Toshiba Matsushita Display Tec Display device
TWI332589B (en) * 2006-01-27 2010-11-01 Au Optronics Corp Pixel structure and mehtod for fabricating the same and detecting and repair defect of the same
TW200732808A (en) * 2006-02-24 2007-09-01 Prime View Int Co Ltd Thin film transistor array substrate and electronic ink display device
CN101424848B (zh) * 2007-10-29 2011-02-16 北京京东方光电科技有限公司 Tft-lcd像素结构及其制造方法
CN101825782B (zh) * 2009-03-06 2012-02-29 北京京东方光电科技有限公司 基板测试电路及基板

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003114447A (ja) * 2001-10-05 2003-04-18 Matsushita Electric Ind Co Ltd 液晶表示装置
CN1773357A (zh) * 2004-11-08 2006-05-17 三星电子株式会社 改善了与测试线的连接的薄膜晶体管阵列面板
JP2006276368A (ja) * 2005-03-29 2006-10-12 Sanyo Epson Imaging Devices Corp アレイ基板とその検査方法

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