JPH10215162A

JPH10215162A - スイッチ回路

Info

Publication number: JPH10215162A
Application number: JP1538597A
Authority: JP
Inventors: Kazumasa Kohama; 一正小浜
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1997-01-29
Filing date: 1997-01-29
Publication date: 1998-08-11
Anticipated expiration: 2017-01-29
Also published as: JP3596209B2

Abstract

(57)【要約】【課題】準マイクロ波帯で、高アイソレーション化、
低コスト化、デバイスの小型化の実現は難しい。【解決手段】第１，第２の入出力端子１１，１２間に
２つのＦＥＴＱ１１，Ｑ１２を直列に接続して第１の信
号経路１４を形成するとともに、第１，第３の入出力端
子１１，１３間に２つのＦＥＴＱ１５，Ｑ１６を直列に
接続して第２の信号経路１５を形成し、第１，第２の信
号経路１４，１５中の第１の入出力端子１１側のシャン
トＦＥＴＱ１３，Ｑ１７のグランド側をチップ上の共通
グランドに接続する一方、第２，第３の入出力端子１
２，１３側のシャントＦＥＴＱ１４，Ｑ１８のグランド
側をＩＣ外部のグランドに接続する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マイクロ波等の高
周波を扱うスイッチ回路に関し、特に高アイソレーショ
ンを必要としたり、スイッチオフ時に整合していること
が要求される場合などに用いて好適なスイッチ回路に関
する。

【０００２】

【従来の技術】近年、マイクロ波等の高周波を扱うスイ
ッチ回路のスイッチング素子として、ガリウム砒素（Ｇ
ａＡｓ）からなるＦＥＴ（電界効果トランジスタ）が用
いられることが多くなった。特に、その集積化による回
路の小型化、高性能化、低コスト化への期待等により、
ＭＭＩＣ(Monolithic Microwave Integrated Circuit)
スイッチが重要視されている。

【０００３】同じスイッチＩＣと言っても、その必要と
される性能や機能等により、様々な回路構成が採られ
る。一般に、スイッチ用のＧａＡｓからなるＦＥＴの等
価回路は、簡単には、オン時にはシリーズに接続される
抵抗Ｒｏｎ、オフ時にはシリーズに接続される容量Ｃｏ
ｆｆとして表せる。一例として、オン時の抵抗Ｒｏｎが
２Ωｍｍ、オフ時の容量Ｃｏｆｆが３００ｆＦ／ｍｍ程
度となる。

【０００４】最近、携帯電話等、パーソナル通信が盛ん
になってきているが、これらが用いられている通信帯域
は殆ど２ＧＨｚ以下である。このような周波数帯域で比
較的大きなアイソレーションを必要とし、しかも、オフ
のポートを５０Ω整合させる場合には、例えば、図６に
示すような回路構成のスイッチ回路が用いられる。

【０００５】すなわち、図６において、第１の入出力端
子６１と第２の入出力端子６２との間には、ＦＥＴＱ６
１およびＦＥＴＱ６２が直列に接続されている。これら
ＦＥＴＱ６１，Ｑ６２の共通接続点とグランドとの間に
はシャントＦＥＴＱ６３が接続され、第２の入出力端子
６２とグランドとの間にはシャントＦＥＴＱ６４が抵抗
Ｒ６９と直列に接続されている。ＦＥＴＱ６１〜Ｑ６４
の各ゲートには、抵抗Ｒ６１〜Ｒ６４がそれぞれ接続さ
れている。

【０００６】同様にして、第１の入出力端子６１と第３
の入出力端子６３との間には、ＦＥＴＱ６５およびＦＥ
ＴＱ６６が直列に接続されている。これらＦＥＴＱ６
５，Ｑ６６の共通接続点とグランドとの間にはシャント
ＦＥＴＱ６７が接続され、第３の入出力端子６３とグラ
ンドとの間にはシャントＦＥＴＱ６８が抵抗Ｒ７０と直
列に接続されている。ＦＥＴＱ６５〜Ｑ６８の各ゲート
には、抵抗Ｒ６５〜Ｒ６８がそれぞれ接続されている。

【０００７】上述した回路構成において、第１の入出力
端子６１と第２の入出力端子６２の間の経路を導通させ
る場合、シリーズＦＥＴＱ６１，Ｑ６２およびシャント
ＦＥＴＱ６７，Ｑ６８をオン状態とし、シャントＦＥＴ
Ｑ６３，Ｑ６４およびシリーズＦＥＴＱ６５，Ｑ６６を
オフ状態とする。シリーズＦＥＴＱ６１，Ｑ６２がオン
状態であることにより、この経路での損失はなく、ま
た、シャントＦＥＴＱ６３，Ｑ６４がオフ状態であるの
で、経路からグランドへの信号の洩れは少ない。したが
って、第１の入出力端子６１と第２の入出力端子６２の
間の経路が導通状態となる。

【０００８】一方、第１の入出力端子６１と第３の入出
力端子６３の間の経路では、シリーズＦＥＴＱ６５，Ｑ
６６がオフ状態となるため、この経路自体は非導通状態
であるが、信号周波数が高くなるにしたがってシリーズ
ＦＥＴＱ６５，Ｑ６６のオフ容量を介して信号が洩れ、
アイソレーション特性が悪化する。このため、シャント
ＦＥＴＱ６７が設けられており、このシャントＦＥＴＱ
６７がオンとなることにより、シリーズＦＥＴＱ６５を
洩れてきた信号はグランドに引き込まれ、大きなアイソ
レーションを確保できる。さらに、オン状態のシャント
ＦＥＴＱ６８はシリーズＦＥＴＱ６６から洩れてきた信
号をグランドへ引き込み、アイソレーションを向上させ
る。

【０００９】また、第３の入出力端子６３から見たイン
ピーダンスは、オフ状態にあるシリーズＦＥＴＱ６６に
より、このＦＥＴＱ６６よりもＩＣ内側のインピーダン
スが見えないため、近似的には、Ｒ７０（＝５０Ω）だ
けが見えることから５０Ωに見え、伝送線路のインピー
ダンスが５０Ωならば整合することになる。以上のよう
に、図６の回路により、オフポートの５０Ω整合と大き
なアイソレーションが実現できる。この回路のアイソレ
ーション特性を図７に示す。この図７から明らかなよう
に、２ＧＨｚにおけるアイソレーションは、６６ｄＢと
大きくとれている。

【００１０】上記の回路例では、ＦＥＴスイッチの実装
は理想的であるとしている。しかしながら、実際には、
様々な寄生成分が付加されるため、これらを無視できな
くなる。例えば、携帯電話端末等では、端末の価格低下
に伴い、そこで使われるＩＣも低コスト化が要求され
る。このため、高周波特性が優れたセラミックパッケー
ジ等はコスト的に見合わないことから、安価なプラスチ
ックモールドパッケージが用いられることが多い。この
場合、スイッチの特性に特に影響を与える寄生成分は、
ＩＣの信号端子や、グランド端子とＩＣ外部の間にシリ
ーズに存在するインダクタンス成分である。これは、Ｉ
ＣチップとパッケージのＩ／Ｏピン間を接続するワイ
ヤ、パッケージのピン等に起因する。例えば、ワイヤ１
本で１ｎＨ以上となる。

【００１１】図８は、チップ上でグランドを共通にした
場合の従来例であり、図中、図６と同等部分には同一符
号を付して示してある。このように、チップ上でグラン
ドを共通にした場合、チップ上の共通グランドとＩＣ外
部のグランドとの間に寄生インダクタンスＬｂが介在す
る。この場合のアイソレーション特性を図９に示す。こ
の図９から、僅かな寄生インダクタンスによって大きく
アイソレーションが劣化していることがわかる。例え
ば、寄生インダクタンスＬｂが０．５ｎＨで、アイソレ
ーションが３３ｄＢまで悪化している。

【００１２】この原因は、チップ上の共通グランドとＩ
Ｃ外部のグランドとの間に寄生インダクタンスＬｂが介
在することにより、チップ上の共通グランドがグランド
として十分でないためである。一例として、第１の入出
力端子６１と第２の入出力端子６２の間の経路が導通と
なる場合について説明する。このとき、オン側のシャン
トＦＥＴＱ６３，Ｑ６４、さらにオフ側のシャントＦＥ
ＴＱ６７から、信号がチップ上の共通グランドに洩れて
くる。このチップ上の共通グランドがグランドとして不
十分であるため、この洩れた信号がオン状態のシャント
ＦＥＴＱ６８を介して、第３の入出力端子６３に洩れて
アイソレーションを劣化させてしまう。このように、チ
ップ上でグランドを共通にした従来例では、大きなアイ
ソレーションを得るのは難しい。

【００１３】以上のようなアイソレーションの劣化を防
ぐためになされた従来例として、図１０に示す回路構成
のものがある。この従来例では、各シャントＦＥＴＱ６
３，Ｑ６４，Ｑ６７，Ｑ６８のグランド側を、寄生イン
ダクタンスＬｂを介して直接に理想的なグランドに接続
した構成を採っている。実際には、ＩＣ上の各シャント
ＦＥＴＱ６３，Ｑ６４，Ｑ６７，Ｑ６８のグランド側
を、直接ＩＣのＩ／Ｏピンにワイヤを介して接続した構
成となっている。この場合のアイソレーション特性は、
図１１から明らかなように、大きく改善されていること
がわかる。

【００１４】一例として、寄生インダクタンスＬｂが
０．５ｎＨの場合、約６０ｄＢのアイソレーションが得
られている。しかし、この場合は、シャントＦＥＴの数
だけグランドのＩ／Ｏピンが必要となるため、パッケー
ジのピン数が増加し、パッケージの大型化につながる。
これは、携帯端末のように、デバイスの小型化が要求さ
れる場合には、特に不都合である。

【００１５】また、ＩＣ上のグランドは独立にして、Ｉ
Ｃのグランドとなっているダイパッドにそれぞれワイヤ
によって接続する方法もある。この方法によれば、大き
くアイソレーションは改善され、ＩＣパッケージのＩ／
Ｏピンの数を減らすことができる。しかし、図９からわ
かるように、僅かな寄生インダクタンスＬｂによってア
イソレーションは大きく劣化しており、また、ダイパッ
ドとＩＣ外部の理想グランドの間にも、ワイヤ程ではな
いが、ある程度の寄生インダクタンスの介在は避けられ
ない。その結果、非常に大きなアイソレーション特性を
得ることはできない。

【００１６】

【発明が解決しようとする課題】準マイクロ波帯で用い
られるスイッチ回路において、図８に示すように、チッ
プ上のグランドを共通化した場合には、大きなアイソレ
ーションを得ることは困難である。この場合、共通グラ
ンドとパッケージのダイパッドとを接続するワイヤの本
数を増やせば、アイソレーションを改善することはでき
るが、図９からわかるように、非常に大きいアイソレー
ションを得ることはできない。

【００１７】さらに、ワイヤの本数を増やせば、ワイヤ
のインダクタンスは減少し、アイソレーション特性はか
なり改善されるが、チップ上にワイヤ用のパッドの数が
増すため、チップサイズが増大し、さらにコストアップ
につながる。また、図１０の場合は、パッケージのピン
数が多くなるため、パッケージの大型化につながる。こ
れは、携帯端末のように、デバイスの小型化が要求され
る場合には、特に不都合である。以上にように、従来の
技術では、準マイクロ波帯で、高アイソレーション化、
低コスト化、デバイスの小型化の実現は困難であった。

【００１８】本発明は、上記課題に鑑みてなされたもの
であり、その目的とするところは、安価なプラスチック
モールドパッケージを用いた場合でも、非常に大きなア
イソレーション特性を持つスイッチ回路を提供すること
にある。

【００１９】

【課題を解決するための手段】本発明によるスイッチ回
路は、ＩＣ化されたスイッチ回路であって、少なくとも
第１，第２，第３の入出力端子と、第１，第２の入出力
端子間に直列に接続された少なくとも２つのスイッチン
グ素子を含む第１の信号経路と、第１，第３の入出力端
子間に直列に接続された少なくとも２つのスイッチング
素子を含む第２の信号経路と、第１の信号経路中の第１
の入出力端子側のスイッチング素子の第２の入出力端子
側の端部とチップ上の共通グランドとの間に接続された
第１のスイッチング素子と、第１の信号経路中の第２の
入出力端子側のスイッチング素子の第２の入出力端子側
の端部とＩＣ外部のグランドとの間に接続された第２の
スイッチング素子と、第２の信号経路中の第１の入出力
端子側のスイッチング素子の第３の入出力端子側の端部
とチップ上の共通グランドとの間に接続された第３のス
イッチング素子と、第２の信号経路中の第３の入出力端
子側のスイッチング素子の第３の入出力端子側の端部と
ＩＣ外部のグランドとの間に接続された第４のスイッチ
ング素子とを備えた構成となっている。

【００２０】上記構成のスイッチ回路において、第１，
第２の信号経路中の第１の入出力端子側の第１，第３の
スイッチング素子のグランド側を、チップ上の共通グラ
ンドに接続することで、第１，第３のスイッチング素子
のグランド側をダイパッドへ接続する際のワイヤ長を短
く設定でき、しかもＩＣパッケージのピン数を少なくで
きる。一方、第１，第２の信号経路中の第２，第３の入
出力端子側の第２，第４のスイッチング素子のグランド
側を、ＩＣ外部のグランドに接続することで、不十分な
グランドからの信号の回り込みはない。

【００２１】

【発明の実施の形態】以下、本発明の実施形態について
図面を参照しつつ詳細に説明する。図１は、本発明の一
実施形態を示す回路図である。

【００２２】図１において、第１の入出力端子１１と第
２の入出力端子１２との間の第１の信号経路１４には、
ＦＥＴＱ１１およびＦＥＴＱ１２が直列に接続されてい
る。これらＦＥＴＱ１１，Ｑ１２の共通接続点と共通グ
ランドとの間にはシャントＦＥＴＱ１３が接続され、第
２の入出力端子１２とＩＣ外部のグランドとの間にはシ
ャントＦＥＴＱ１４が整合用の抵抗Ｒ１９と直列に接続
されている。なお、抵抗Ｒ１９および共通グランドとＩ
Ｃ外部のグランドとの間には、寄生インダクタンスＬｂ
が介在している。ＦＥＴＱ１１〜Ｑ１４の各ゲートに
は、抵抗Ｒ１１〜Ｒ１４がそれぞれ接続されている。

【００２３】同様にして、第１の入出力端子１１と第３
の入出力端子１３との間の第２の信号経路１５には、Ｆ
ＥＴＱ１５およびＦＥＴＱ１６が直列に接続されてい
る。これらＦＥＴＱ１５，Ｑ１６の共通接続点と共通グ
ランドとの間にはシャントＦＥＴＱ１７が接続され、第
３の入出力端子１３とＩＣ外部のグランドとの間にはシ
ャントＦＥＴＱ１８が整合用の抵抗Ｒ２０と直列に接続
されている。なお、抵抗Ｒ２０とＩＣ外部のグランドと
の間には、寄生インダクタンスＬｂが介在している。Ｆ
ＥＴＱ１５〜Ｑ１８の各ゲートには、抵抗Ｒ１５〜Ｒ１
８がそれぞれ接続されている。

【００２４】上述した構成において、スイッチング素子
であるＦＥＴＱ１１，Ｑ１２，Ｑ１５，Ｑ１６およびシ
ャントＦＥＴＱ１３，Ｑ１４，Ｑ１７，Ｑ１８として、
ガリウム砒素（ＧａＡｓ）からなる例えばジャンクショ
ンＦＥＴが用いられる。そして、これらジャンクション
ＦＥＴは、抵抗Ｒ１１〜Ｒ２０などと共にＭＭＩＣとし
て構成される。

【００２５】ここで、第１の信号経路１４において、シ
リーズＦＥＴＱ１１とシャントＦＥＴＱ１３が対をな
し、シリーズＦＥＴＱ１２とシャントＦＥＴＱ１４が対
をなしている。同様に、第２の信号経路１５において、
シリーズＦＥＴＱ１５とシャントＦＥＴＱ１７が対をな
し、シリーズＦＥＴＱ１６とシャントＦＥＴＱ１８が対
をなしている。

【００２６】図２は、上記構成のスイッチＩＣの実装構
造を示す概念図であり、図中、図１と同等部分には同一
符号を付して示してある。図２において、ＩＣパッケー
ジ２１内には、ＩＣチップ２２を搭載したダイパッド２
３が実装されており、このダイパッド２３はＩＣ外部の
グランドに接続されている。ＩＣパッケージ２１は、Ｉ
Ｃ外部のグランドに接続された例えば２本の第１，第２
のグランド端子（ピン）２４-1，２４-2を有している。

【００２７】また、ＩＣチップ２２は、例えば４本の第
１〜第４のグランド２５-1〜２５-4を有している。第１
のグランド２５-1は、ワイヤ２６によってダイパッド２
３に接続されている。第２のグランド２５-2は、ワイヤ
２７によってＩＣパッケージ２１上の第１のグランド端
子２４-1に接続されている。第３のグランド２５-3は、
ワイヤ２８によってダイパッド２３に接続されている。
第４のグランド２５-4は、ワイヤ２９によってＩＣパッ
ケージ２１上の第２のグランド端子２４-2に接続されて
いる。

【００２８】ＩＣチップ２２上において、第１の信号経
路１４側のシャントＦＥＴＱ１３のドレイン／ソース
は、第１のグランド２５-1に接続されている。シャント
ＦＥＴＱ１４のドレイン／ソースは、抵抗Ｒ１９を介し
て第２のグランド２５-2に接続されている。同様にし
て、第２の信号経路１５側のシャントＦＥＴＱ１７のド
レイン／ソースは第３のグランド２５-3に接続され、シ
ャントＦＥＴＱ１８のドレイン／ソースは抵抗Ｒ２０を
介して第４のグランド２５-4に接続されている。

【００２９】上記構成の本実施形態に係るスイッチ回路
において、第１の入出力端子１１と第２の入出力端子１
２の間の第１の信号経路１４を導通させる場合、シリー
ズＦＥＴＱ１１，Ｑ１２およびシャントＦＥＴＱ１７，
Ｑ１８をオン状態とし、シャントＦＥＴＱ１３，Ｑ１４
およびシリーズＦＥＴＱ１５，Ｑ１６をオフ状態とす
る。シリーズＦＥＴＱ１１，Ｑ１２がオン状態であるこ
とにより、この第１の信号経路１４での損失はなく、ま
た、シャントＦＥＴＱ１３，Ｑ１４がオフ状態であるの
で、信号経路からグランドへの信号の洩れは少ない。し
たがって、第１の入出力端子１１と第２の入出力端子１
２の間の経路が導通状態となる。

【００３０】一方、第１の入出力端子１１と第３の入出
力端子１３の間の第２の信号経路１５では、シリーズＦ
ＥＴＱ１５，Ｑ１６がオフ状態となるため、この経路自
体は非導通状態である。ここで、信号周波数が高くなる
と、これに連れてシリーズＦＥＴＱ１５，Ｑ１６のオフ
容量を介して信号が洩れる。ところが、シャントＦＥＴ
Ｑ１７がオン状態にあることにより、シリーズＦＥＴＱ
１５を洩れてきた信号はこのシリーズＦＥＴＱ１７を通
してグランドに引き込まれ、大きなアイソレーションを
確保できる。さらに、オン状態のシャントＦＥＴＱ１８
はＦＥＴＱ１６から洩れてきた信号をグランドへ引き込
み、アイソレーションを向上させる作用をなす。

【００３１】上述したように、第１，第２の信号経路１
４，１５において、第１の入出力端子１１側のシャント
ＦＥＴＱ１３，Ｑ１７のグランド側を、ワイヤ２６，２
８によってダイパッド２３へ接続したことにより、ワイ
ヤ２６，２８の長さを短くできるので、寄生インダクタ
ンスＬｂを小さくできる。その結果、高アイソレーショ
ン化に寄与できる。図３に、アイソレーション特性を示
す。この図から明らかなように、かなり大きなアイソレ
ーションが実現できていることがわかる。例えば、ワイ
ヤの寄生インダクタンスＬｂが０．５ｎＨの場合でも、
約５５ｄＢのアイソレーションが実現できる。

【００３２】また、第２，第３の入出力端子１２，１３
側のシャントＦＥＴＱ１４，Ｑ１８のグランド側を、ワ
イヤ２７，２９によってＩＣパッケージ２１上の第１，
第２のグランド端子２４-1，２４-2に接続したことで、
不十分なグランドからの信号の回り込みがないため、ア
イソレーションを劣化させることもない。しかも、全て
のシャントＦＥＴのグランド側をＩＣパッケージ２１の
Ｉ／Ｏピンに接続する訳ではないため、ピン数が少なく
て済み、ＩＣパッケージ２１の小型化に寄与できる。

【００３３】なお、上記実施形態では、各信号経路に設
けられるシリーズＦＥＴとシャントＦＥＴの対を２組設
けた場合について説明したが、３組以上設けた構成であ
っても良い。図４は、シリーズＦＥＴとシャントＦＥＴ
の対を４組設けた場合の回路図である。この場合には、
第１の入出力端子１１側の３組についてのシリーズＦＥ
Ｔのグランド側を、ダイパッド上の共通グランドに接続
することにより、上記実施形態の場合と同様の作用効果
を奏する。なお、共通グランドに接続するのは必ずしも
第１の入出力端子１１側の３組全てについてである必要
はなく、３組のうちの少なくとも１組についてであれば
良い。

【００３４】また、上記実施形態においては、信号経路
として、第１の入出力端子１１と第２の入出力端子１２
との間の第１の信号経路１４と、第１の入出力端子１１
と第３の入出力端子１３との間の第２の信号経路１５の
２つを有する構成としたが、これに限定されるものでは
なく、第１の入出力端子１１を基点とする信号経路が３
経路以上であっても良い。

【００３５】ところで、一般的に、ＧａＡｓのＦＥＴを
駆動するためには負電源を必要とする。そこで、図５に
示すように、各信号経路１４，１５とグランドとの間に
配されたシャントＦＥＴＱ１３，Ｑ１４，Ｑ１７，Ｑ１
８とグランド領域との間にコンデンサＣ１１，Ｃ１２，
Ｃ１３，Ｃ１４を設けた構成を採ることにより、当該ス
イッチＩＣを直流的に分離できるので、ＧａＡｓのＦＥ
Ｔを正電源のみでコントロールできることになる。

【００３６】

【発明の効果】以上説明したように、本発明によれば、
第１，第２の信号経路中の第１の入出力端子側の第１，
第３のスイッチング素子のグランド側をチップ上の共通
グランドに接続する一方、第２，第３の入出力端子側の
第２，第４のスイッチング素子のグランド側をＩＣ外部
のグランドに接続するようにしたことにより、第１，第
３のスイッチング素子のグランド側をダイパッドへ接続
する際のワイヤ長を短く設定できるとともに、ＩＣパッ
ケージのピン数を少なくでき、しかも不十分なグランド
からの信号の回り込みもないため、安価なプラスチック
モールドパッケージを用いた場合でも、非常に大きなア
イソレーション特性を持つスイッチＩＣを実現でき、し
かもＩＣの低コスト化、小型化に大きく寄与できる。

【図面の簡単な説明】

【図１】本発明の一実施形態を示す回路図である。

【図２】本発明に係るスイッチＩＣの実装構造を示す概
念図である。

【図３】本発明に係るアイソレーション特性図である。

【図４】本発明の変形例を示す回路図である。

【図５】本発明の他の変形例を示す回路図である。

【図６】理想的な実装の場合の回路図である。

【図７】理想的な実装の場合のアイソレーション特性図
である。

【図８】一従来例を示す回路図である。

【図９】一従来例に係るアイソレーション特性図であ
る。

【図１０】他の従来例を示す回路図である。

【図１１】他の従来例に係るアイソレーション特性図で
ある。

【符号の説明】１１第１の入出力端子１２第２の入出力端子１３第３の入出力端子１４第１の信号経路
１５第２の信号経路２１ＩＣパッケージ２２ＩＣチップ２３
ダイパッド２６，２７，２８，２９ワイヤＬｂ寄生インダ
クタンスＱ１１，Ｑ１２，Ｑ１５，Ｑ１６シリーズＦＥＴＱ１３，Ｑ１４，Ｑ１７，Ｑ１８シャントＦＥＴ

Claims

【特許請求の範囲】

【請求項１】ＩＣ化されたスイッチ回路であって、少なくとも第１，第２，第３の入出力端子と、前記第１，第２の入出力端子間に直列に接続された少な
くとも２つのスイッチング素子を含む第１の信号経路
と、前記第１，第３の入出力端子間に直列に接続された少な
くとも２つのスイッチング素子を含む第２の信号経路
と、前記第１の信号経路中の前記第１の入出力端子側のスイ
ッチング素子の前記第２の入出力端子側の端部とチップ
上の共通グランドとの間に接続された第１のスイッチン
グ素子と、前記第１の信号経路中の前記第２の入出力端子側のスイ
ッチング素子の前記第２の入出力端子側の端部とＩＣ外
部のグランドとの間に接続された第２のスイッチング素
子と、前記第２の信号経路中の前記第１の入出力端子側のスイ
ッチング素子の前記第３の入出力端子側の端部とチップ
上の共通グランドとの間に接続された第３のスイッチン
グ素子と、前記第２の信号経路中の前記第３の入出力端子側のスイ
ッチング素子の前記第３の入出力端子側の端部とＩＣ外
部のグランドとの間に接続された第４のスイッチング素
子とを備えたことを特徴とするスイッチ回路。
【請求項２】前記第１，第２の信号経路中の各スイッ
チング素子および前記第１，第２，第３，第４のスイッ
チング素子は、ガリウム砒素の電界効果トランジスタか
らなることを特徴とする請求項１記載のスイッチ回路。
【請求項３】前記第１，第２の信号経路中の各スイッ
チング素子および前記第１，第２，第３，第４のスイッ
チング素子は、ジャンクション型電界効果トランジスタ
であることを特徴とする請求項２記載のスイッチ回路。
【請求項４】前記第２，第４のスイッチング素子とグ
ランド領域との間に整合用の抵抗を有することを特徴と
する請求項１記載のスイッチ回路。
【請求項５】前記第１，第２，第３，第４のスイッチ
ング素子とグランド領域との間にコンデンサを有するこ
とを特徴とする請求項２記載のスイッチ回路。