JP3441236B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/811—Combinations of field-effect devices and one or more diodes, capacitors or resistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
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-
- H—ELECTRICITY
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- H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
Landscapes
- Electronic Switches (AREA)
- Waveguide Switches, Polarizers, And Phase Shifters (AREA)
Description
【０００１】
【目次】以下の順序で本発明を説明する。
産業上の利用分野
従来の技術
発明が解決しようとする課題
課題を解決するための手段
作用
実施例
（１）ＳＰＳＴスイツチ回路
（１−１）Ｔ型ＳＰＳＴスイツチ回路
（１−２）バイアス用抵抗付きＴ型ＳＰＳＴスイツチ回
路 （１−３）ＤＣカツト容量付きＴ型ＳＰＳＴスイツチ回
路 （２）ＳＰＤＴスイツチ回路 （２−１）ＤＣカツト容量付きＳＰＤＴスイツチ回路 （２−２）シヤントＦＥＴにＤＣカツト容量を付けたＳ
ＰＤＴスイツチ回路 （３）グランド金属によるＤＣバイアス配線のシールド
付きＳＰＤＴ回路 （４）他の実施例 発明の効果
路 （１−３）ＤＣカツト容量付きＴ型ＳＰＳＴスイツチ回
路 （２）ＳＰＤＴスイツチ回路 （２−１）ＤＣカツト容量付きＳＰＤＴスイツチ回路 （２−２）シヤントＦＥＴにＤＣカツト容量を付けたＳ
ＰＤＴスイツチ回路 （３）グランド金属によるＤＣバイアス配線のシールド
付きＳＰＤＴ回路 （４）他の実施例 発明の効果
【０００２】
【産業上の利用分野】本発明は半導体集積回路装置に関
する。特に低挿入損失と高アイソレーシヨンの両立が要
求されるスイツチ回路を含むものに適用して好適なもの
である。
する。特に低挿入損失と高アイソレーシヨンの両立が要
求されるスイツチ回路を含むものに適用して好適なもの
である。
【０００３】
【従来の技術】今日、移動体通信ビジネス（例えば自動
車電話や携帯電話）の発展は目覚ましい。ところが通信
ビジネスの発展に伴い、都市部における通信回線の不足
が深刻化してきており、各国で様々な移動体通信システ
ムの実用化が検討され始めている。これら通信システム
の多くではデイジタル通信方式の採用が進められてお
り、通信帯域としても現システムよりも高い周波数帯で
ある準マイクロ波帯域の採用が進められている。
車電話や携帯電話）の発展は目覚ましい。ところが通信
ビジネスの発展に伴い、都市部における通信回線の不足
が深刻化してきており、各国で様々な移動体通信システ
ムの実用化が検討され始めている。これら通信システム
の多くではデイジタル通信方式の採用が進められてお
り、通信帯域としても現システムよりも高い周波数帯で
ある準マイクロ波帯域の採用が進められている。
【０００４】さてこれら通信システムの通信端末では、
多くの場合、信号処理部に半導体電界効果トランジスタ
（ＦＥＴ）を用いている。特に携帯性が重要視される携
帯端末の場合、小型化、低電圧駆動化及び低消費電力化
を実現できるＩＣとしてＧａＡｓ・ＦＥＴを使用したモ
ノリシツク・マイクロウエーブＩＣ（以下、ＭＭＩＣ
（Monolithic Microwave IC）という）の開発が重要に
なつてきている。中でも携帯端末内で高周波信号を切り
替える高周波スイツチがキーデバイスの１つになつてき
ている。
多くの場合、信号処理部に半導体電界効果トランジスタ
（ＦＥＴ）を用いている。特に携帯性が重要視される携
帯端末の場合、小型化、低電圧駆動化及び低消費電力化
を実現できるＩＣとしてＧａＡｓ・ＦＥＴを使用したモ
ノリシツク・マイクロウエーブＩＣ（以下、ＭＭＩＣ
（Monolithic Microwave IC）という）の開発が重要に
なつてきている。中でも携帯端末内で高周波信号を切り
替える高周波スイツチがキーデバイスの１つになつてき
ている。
【０００５】ＦＥＴをスイツチとして使用する場合、そ
の動作状態の切り換えはゲート電極に印加するバイアス
の切り換えによる。例えばゲート電極にＦＥＴのピンチ
オフ電圧より充分高いバイアスを印加すればドレイン−
ソース間を低インピーダンス化し、ＦＥＴをオン状態に
できる。また逆にゲート電極にＦＥＴのピンチオフ電圧
より充分低いバイアスを印加すればドレイン−ソース間
を高インピーダンス化し、ＦＥＴをオフ状態にできる。
このようにＦＥＴのドレイン−ソース間のインピーダン
スはＦＥＴの動作状態によつて大きく異なる。
の動作状態の切り換えはゲート電極に印加するバイアス
の切り換えによる。例えばゲート電極にＦＥＴのピンチ
オフ電圧より充分高いバイアスを印加すればドレイン−
ソース間を低インピーダンス化し、ＦＥＴをオン状態に
できる。また逆にゲート電極にＦＥＴのピンチオフ電圧
より充分低いバイアスを印加すればドレイン−ソース間
を高インピーダンス化し、ＦＥＴをオフ状態にできる。
このようにＦＥＴのドレイン−ソース間のインピーダン
スはＦＥＴの動作状態によつて大きく異なる。
【０００６】現在市販されているＧａＡｓ・ＦＥＴの場
合、オン状態のときの等価回路は抵抗成分とみなし得、
またオフ状態のときの等価回路は容量成分と近似でき
る。因にＦＥＴの抵抗値及び容量値はそれぞれ、ＦＥＴ
の単位ゲート幅Ｗg 当たり、数〔Ωmm〕、数百〔fF／m
m〕程度となる。例えばオン抵抗Ｒonは２〔Ωmm〕、容
量Ｃoff は300 〔fF／mm〕となる。
合、オン状態のときの等価回路は抵抗成分とみなし得、
またオフ状態のときの等価回路は容量成分と近似でき
る。因にＦＥＴの抵抗値及び容量値はそれぞれ、ＦＥＴ
の単位ゲート幅Ｗg 当たり、数〔Ωmm〕、数百〔fF／m
m〕程度となる。例えばオン抵抗Ｒonは２〔Ωmm〕、容
量Ｃoff は300 〔fF／mm〕となる。
【０００７】ここでＦＥＴのゲート幅Ｗg を１〔mm〕程
度とすると、２〔ＧHz〕の信号帯域に対するオン状態で
の損失は 0.2〔dB〕程度と低挿入損失を実現できる。そ
の一方でオフ状態でのドレイン−ソース間のアイソレー
シヨンは10〔dB〕以下となり、ＦＥＴ単独では低挿入損
失と高アイソレーシヨンの両立は難しい。
度とすると、２〔ＧHz〕の信号帯域に対するオン状態で
の損失は 0.2〔dB〕程度と低挿入損失を実現できる。そ
の一方でオフ状態でのドレイン−ソース間のアイソレー
シヨンは10〔dB〕以下となり、ＦＥＴ単独では低挿入損
失と高アイソレーシヨンの両立は難しい。
【０００８】このため準マイクロ波帯以上の周波数で
は、信号経路に対してシリーズの位置にあるＦＥＴとシ
ヤントの位置にあるＦＥＴとを組み合わせたスイツチ回
路を用いることにより高アイソレーシヨンと低挿入損失
との両立を図つている。これは等価的に容量Ｃoff とな
るオフ状態のシリーズＦＥＴを介して漏れ出たＲＦ信号
をオン状態にあるシヤントＦＥＴよりＧＮＤに引き込む
ことができることによる。これによりアイソレーシヨン
の向上を実現している。
は、信号経路に対してシリーズの位置にあるＦＥＴとシ
ヤントの位置にあるＦＥＴとを組み合わせたスイツチ回
路を用いることにより高アイソレーシヨンと低挿入損失
との両立を図つている。これは等価的に容量Ｃoff とな
るオフ状態のシリーズＦＥＴを介して漏れ出たＲＦ信号
をオン状態にあるシヤントＦＥＴよりＧＮＤに引き込む
ことができることによる。これによりアイソレーシヨン
の向上を実現している。
【０００９】因にシリーズＦＥＴのみで高アイソレーシ
ヨンを実現するにはＦＥＴのゲート幅を小さくすれば良
いが、このようにするとＦＥＴのオン抵抗Ｒonが増加す
るため挿入損失の悪化を避けられない。また逆にシヤン
トＦＥＴのみとすると、低周波域のアイソレーシヨンが
十分でなくなる問題がある。
ヨンを実現するにはＦＥＴのゲート幅を小さくすれば良
いが、このようにするとＦＥＴのオン抵抗Ｒonが増加す
るため挿入損失の悪化を避けられない。また逆にシヤン
トＦＥＴのみとすると、低周波域のアイソレーシヨンが
十分でなくなる問題がある。
【００１０】
【発明が解決しようとする課題】シリーズＦＥＴとシヤ
ントＦＥＴを組み合わしたスイツチ回路の一般例として
図１３に示すものがある。図はＳＰＤＴ（Single Pole
Dual Throw）スイツチ回路を示している。図から分かる
ように、ＳＰＤＴスイツチ回路は信号経路に対してシリ
ーズに接続されたＦＥＴ１個とシヤントに接続されたＦ
ＥＴ１個との組み合わせによつて構成されている。
ントＦＥＴを組み合わしたスイツチ回路の一般例として
図１３に示すものがある。図はＳＰＤＴ（Single Pole
Dual Throw）スイツチ回路を示している。図から分かる
ように、ＳＰＤＴスイツチ回路は信号経路に対してシリ
ーズに接続されたＦＥＴ１個とシヤントに接続されたＦ
ＥＴ１個との組み合わせによつて構成されている。
【００１１】スイツチ回路をこの構成にすると、 1.9
〔ＧHz〕帯域の信号に対する挿入損失を１〔dB〕以下に
でき、同時にアイソレーシヨンを23〜31〔dB〕とするこ
とができる。このアイソレーシヨン特性は携帯端末のア
ンテナを切り換えるような用途には充分な特性である。
ところが次のような用途に用いる場合には不十分であ
る。
〔ＧHz〕帯域の信号に対する挿入損失を１〔dB〕以下に
でき、同時にアイソレーシヨンを23〜31〔dB〕とするこ
とができる。このアイソレーシヨン特性は携帯端末のア
ンテナを切り換えるような用途には充分な特性である。
ところが次のような用途に用いる場合には不十分であ
る。
【００１２】例えばコードレス電話システムであるＰＨ
Ｓシステムがこの用途にあたる。ＰＨＳシステムはＴＤ
ＭＡ（Time Disision Multipule Access）方式、すなわ
ち同一周波数を送信と受信に用いる方式である。このた
めＲＦ信号とＩＦ信号との周波数変換に用いられるミキ
サでは送信用及び受信用としてそれぞれ同一周波数の局
部発振（ＬＯ）信号が必要となる。
Ｓシステムがこの用途にあたる。ＰＨＳシステムはＴＤ
ＭＡ（Time Disision Multipule Access）方式、すなわ
ち同一周波数を送信と受信に用いる方式である。このた
めＲＦ信号とＩＦ信号との周波数変換に用いられるミキ
サでは送信用及び受信用としてそれぞれ同一周波数の局
部発振（ＬＯ）信号が必要となる。
【００１３】この場合、送信用及び受信用にそれぞれＬ
０信号用のシンセサイザを２個用意してもいいが、実装
面積が大きくなり、また、コストアツプにつながる。こ
のことは低コスト化と小型化が必須の携帯端末にとつて
好ましくない。そこで１つのシンセサイザを送信と受信
とに共用する方式を用いる場合が多い。
０信号用のシンセサイザを２個用意してもいいが、実装
面積が大きくなり、また、コストアツプにつながる。こ
のことは低コスト化と小型化が必須の携帯端末にとつて
好ましくない。そこで１つのシンセサイザを送信と受信
とに共用する方式を用いる場合が多い。
【００１４】このとき、この部分で用いられるスイツチ
では、例えばＰＨＳシステムでは、1.66〔ＧHz〕の信号
に対して80〔dB〕以上のアイソレーシヨンを要求される
場合がある。このように通信端末では、準マイクロ波帯
において、非常に大きなアイソレーシヨンを必要とする
スイツチが要求される。このように通信端末には、小型
化、低コスト化及び低電圧化、低電力化が必須要件とな
るため、準マイクロ波帯で大きなアイソレーシヨンが確
保できるＧａＡｓ・ＭＭＩＣによるスイツチの製品化が
望まれている。
では、例えばＰＨＳシステムでは、1.66〔ＧHz〕の信号
に対して80〔dB〕以上のアイソレーシヨンを要求される
場合がある。このように通信端末では、準マイクロ波帯
において、非常に大きなアイソレーシヨンを必要とする
スイツチが要求される。このように通信端末には、小型
化、低コスト化及び低電圧化、低電力化が必須要件とな
るため、準マイクロ波帯で大きなアイソレーシヨンが確
保できるＧａＡｓ・ＭＭＩＣによるスイツチの製品化が
望まれている。
【００１５】上記のような高アイソレーシヨンスイツチ
を実現するために、例えば信号線路に対してシリーズＦ
ＥＴとシヤントＦＥＴの組み合わせで構成される基本的
なＴ型スイツチ回路を３段接続することが考えられてい
る。この構成のスイツチ回路の場合、 1.9〔ＧHz〕帯域
の信号についてのアイソレーシヨンとして60〔dB〕が達
成される。
を実現するために、例えば信号線路に対してシリーズＦ
ＥＴとシヤントＦＥＴの組み合わせで構成される基本的
なＴ型スイツチ回路を３段接続することが考えられてい
る。この構成のスイツチ回路の場合、 1.9〔ＧHz〕帯域
の信号についてのアイソレーシヨンとして60〔dB〕が達
成される。
【００１６】しかしこのＭＭＩＣはＳＰＳＴスイツチで
あり、ＬＯ信号の切換え等に用いる場合にはこの構成の
スイツチ回路が２個必要となる。またチツプ面積も１個
当たり 0.6〔mm〕× 0.9〔mm〕だけ必要となり、ＳＰＳ
Ｔスイツチとしては比較的大型になる。従つて小型化、
低コスト化という点で未だ問題がある。また挿入損失も
1.6〔dB〕と比較的大きい。
あり、ＬＯ信号の切換え等に用いる場合にはこの構成の
スイツチ回路が２個必要となる。またチツプ面積も１個
当たり 0.6〔mm〕× 0.9〔mm〕だけ必要となり、ＳＰＳ
Ｔスイツチとしては比較的大型になる。従つて小型化、
低コスト化という点で未だ問題がある。また挿入損失も
1.6〔dB〕と比較的大きい。
【００１７】因に低コスト化を実現するという点では小
型樹脂パツケージを用いたＳＰＤＴスイツチＭＭＩＣが
考えられる。これは信号電極間にグランド電極を設ける
ことにより、スイツチＩＣのアイソレーシヨン特性の向
上を図るものである。しかしこの工夫により達成されて
いるアイソレーシヨンは、Ｌ帯において、28.66 〔dB〕
であり、十分なアイソレーシヨンを確保したとは言い難
い。以上のように、小型化と低コスト化を実現しながら
準マイクロ波帯で大きなアイソレーシヨンを示すスイツ
チは現存しておらず、現在の技術で実現することは困難
である。
型樹脂パツケージを用いたＳＰＤＴスイツチＭＭＩＣが
考えられる。これは信号電極間にグランド電極を設ける
ことにより、スイツチＩＣのアイソレーシヨン特性の向
上を図るものである。しかしこの工夫により達成されて
いるアイソレーシヨンは、Ｌ帯において、28.66 〔dB〕
であり、十分なアイソレーシヨンを確保したとは言い難
い。以上のように、小型化と低コスト化を実現しながら
準マイクロ波帯で大きなアイソレーシヨンを示すスイツ
チは現存しておらず、現在の技術で実現することは困難
である。
【００１８】本発明は以上の点を考慮してなされたもの
で、低挿入損失と高アイソレーシヨンを実現し、同時に
小型化及び低コスト化を実現できるスイツチ回路を含む
半導体集積回路装置を提案しようとするものである。
で、低挿入損失と高アイソレーシヨンを実現し、同時に
小型化及び低コスト化を実現できるスイツチ回路を含む
半導体集積回路装置を提案しようとするものである。
【００１９】
【課題を解決するための手段】かかる課題を解決するた
め本発明においては、第１の信号端子と第２の信号端子
とを連絡する第１の信号経路に対してシリーズに接続さ
れた第１及び第２のＦＥＴと、第１及び第２のＦＥＴの
接続中点と第１のグランド領域との間に接続された第３
のＦＥＴと、第１の信号端子と第３の信号端子とを連絡
する第２の信号経路に対してシリーズに接続された第４
及び第５のＦＥＴと、第４及び第５のＦＥＴの接続中点
と第２のグランド領域との間に接続された第６のＦＥＴ
と、第１、第２及び第６のＦＥＴのゲート端子とそれぞ
れ高インピーダンス素子を介して接続されており、当該
第１、第２及び第６のＦＥＴへの制御電圧が入力される
第１の制御端子と、第４、第５及び第３のＦＥＴのゲー
ト端子とそれぞれ高インピーダンス素子を介して接続さ
れており、当該第４、第５及び第３のＦＥＴへの制御電
圧が入力される第２の制御端子とを備える半導体集積回
路装置であつて、第３のＦＥＴと第１のグランド領域と
の間に接続された第１の容量と、第６のＦＥＴと第２の
グランド領域との間に接続された第２の容量と、第１乃
至第６のＦＥＴのソース端子及びドレイン端子に対し所
定の抵抗を介してバイアス電圧を印加するためのバイア
スラインとを設け、第１の容量及び第２の容量によつて
第３のＦＥＴ及び第６のＦＥＴを第１のグランド領域及
び第２のグランド領域から直流的に分離して、第１の制
御端子及び第２の制御端子から入力される制御電圧に応
じたバイアス電圧をバイアスラインを介して第１乃至第
６のＦＥＴのソース端子及びドレイン端子に印加するこ
とにより、当該第１の制御端子から入力される制御電圧
によつて第１、第２及び第６のＦＥＴをオン状態又はオ
フ状態に切り換えると同時に、当該第２の制御端子から
入力される制御電圧によつて第４、第５及び第３のＦＥ
Ｔをオフ状態又はオン状態に切り換えるようにした。
め本発明においては、第１の信号端子と第２の信号端子
とを連絡する第１の信号経路に対してシリーズに接続さ
れた第１及び第２のＦＥＴと、第１及び第２のＦＥＴの
接続中点と第１のグランド領域との間に接続された第３
のＦＥＴと、第１の信号端子と第３の信号端子とを連絡
する第２の信号経路に対してシリーズに接続された第４
及び第５のＦＥＴと、第４及び第５のＦＥＴの接続中点
と第２のグランド領域との間に接続された第６のＦＥＴ
と、第１、第２及び第６のＦＥＴのゲート端子とそれぞ
れ高インピーダンス素子を介して接続されており、当該
第１、第２及び第６のＦＥＴへの制御電圧が入力される
第１の制御端子と、第４、第５及び第３のＦＥＴのゲー
ト端子とそれぞれ高インピーダンス素子を介して接続さ
れており、当該第４、第５及び第３のＦＥＴへの制御電
圧が入力される第２の制御端子とを備える半導体集積回
路装置であつて、第３のＦＥＴと第１のグランド領域と
の間に接続された第１の容量と、第６のＦＥＴと第２の
グランド領域との間に接続された第２の容量と、第１乃
至第６のＦＥＴのソース端子及びドレイン端子に対し所
定の抵抗を介してバイアス電圧を印加するためのバイア
スラインとを設け、第１の容量及び第２の容量によつて
第３のＦＥＴ及び第６のＦＥＴを第１のグランド領域及
び第２のグランド領域から直流的に分離して、第１の制
御端子及び第２の制御端子から入力される制御電圧に応
じたバイアス電圧をバイアスラインを介して第１乃至第
６のＦＥＴのソース端子及びドレイン端子に印加するこ
とにより、当該第１の制御端子から入力される制御電圧
によつて第１、第２及び第６のＦＥＴをオン状態又はオ
フ状態に切り換えると同時に、当該第２の制御端子から
入力される制御電圧によつて第４、第５及び第３のＦＥ
Ｔをオフ状態又はオン状態に切り換えるようにした。
【００２０】
【作用】従つて、例えば第１の制御端子及び第２の制御
端子から印加される制御電圧が正電圧のみの場合であつ
ても、当該制御電圧に応じたバイアス電圧が第１乃至第
６のＦＥＴのソース端子及びドレイン端子に印加される
ので、第１、第２及び第６のＦＥＴをオン状態又はオフ
状態に切り換えることができると共に、第４、第５及び
第３のＦＥＴをオフ状態又はオン状態に切り換えること
ができる。
端子から印加される制御電圧が正電圧のみの場合であつ
ても、当該制御電圧に応じたバイアス電圧が第１乃至第
６のＦＥＴのソース端子及びドレイン端子に印加される
ので、第１、第２及び第６のＦＥＴをオン状態又はオフ
状態に切り換えることができると共に、第４、第５及び
第３のＦＥＴをオフ状態又はオン状態に切り換えること
ができる。
【００２１】
【実施例】以下図面について、本発明の一実施例を詳述
する。
する。
【００２２】（１）ＳＰＳＴスイツチ回路
（１−１）Ｔ型ＳＰＳＴスイツチ回路
図１にＳＰＳＴスイツチ回路の基本構成を示す。このス
イツチ回路１１は信号経路（信号入力端ＲＦ１−信号出
力端ＲＦ２）に対してシリーズに２つのＦＥＴ１１及び
ＦＥＴ１２を接続し、これら２つのＦＥＴ１１及びＦＥ
Ｔ１２の接続中点からシヤントにＦＥＴ１３を接続した
Ｔ型構造を特徴としている。このうち信号経路に対して
直列に接続されているＦＥＴ１１及びＦＥＴ１２につい
ては制御端子ＣＴＬ１に印加される制御電圧によつて同
時にオン又はオフ状態に制御されるようになされてい
る。
イツチ回路１１は信号経路（信号入力端ＲＦ１−信号出
力端ＲＦ２）に対してシリーズに２つのＦＥＴ１１及び
ＦＥＴ１２を接続し、これら２つのＦＥＴ１１及びＦＥ
Ｔ１２の接続中点からシヤントにＦＥＴ１３を接続した
Ｔ型構造を特徴としている。このうち信号経路に対して
直列に接続されているＦＥＴ１１及びＦＥＴ１２につい
ては制御端子ＣＴＬ１に印加される制御電圧によつて同
時にオン又はオフ状態に制御されるようになされてい
る。
【００２３】他方、信号経路に対してシヤントに接続さ
れたＦＥＴ１３については制御端子ＣＴＬ２に印加され
る制御電圧によつてＦＥＴ１１及びＦＥＴ１２とは相補
的にオン又はオフ状態に制御されるようになされてい
る。以上の構成によれば、スイツチ回路１１は信号経路
に対して２つのＦＥＴ１１及びＦＥＴ１２がシリーズに
接続されていることにより、信号経路に対して１つのＦ
ＥＴが接続されている場合に比して合成容量Ｃoff を小
さくでき、アイソレーシヨンを高めることができる。し
かも素子数は従来回路（図１３）に比して１個増えるだ
けで済むことによりチツプ面積も小さくて良い。これに
より低挿入損失及び高アイソレーシヨンを両立しつつ小
型で安価なスイツチ回路を実現できる。
れたＦＥＴ１３については制御端子ＣＴＬ２に印加され
る制御電圧によつてＦＥＴ１１及びＦＥＴ１２とは相補
的にオン又はオフ状態に制御されるようになされてい
る。以上の構成によれば、スイツチ回路１１は信号経路
に対して２つのＦＥＴ１１及びＦＥＴ１２がシリーズに
接続されていることにより、信号経路に対して１つのＦ
ＥＴが接続されている場合に比して合成容量Ｃoff を小
さくでき、アイソレーシヨンを高めることができる。し
かも素子数は従来回路（図１３）に比して１個増えるだ
けで済むことによりチツプ面積も小さくて良い。これに
より低挿入損失及び高アイソレーシヨンを両立しつつ小
型で安価なスイツチ回路を実現できる。
【００２４】（１−２）バイアス用抵抗付きＴ型ＳＰＳ
Ｔスイツチ回路 図１との対応部分に同一符号を付して示す図２にＳＰＳ
Ｔスイツチ回路の応用回路例を示す。このスイツチ回路
１２は信号経路に対してシリーズに接続されている２つ
のＦＥＴ１１及びＦＥＴ１２のドレイン端子及びソース
端子とグランドＧＮＤとの間にバイアス用の抵抗Ｒ４、
Ｒ５及びＲ６を接続したことを特徴としている。
Ｔスイツチ回路 図１との対応部分に同一符号を付して示す図２にＳＰＳ
Ｔスイツチ回路の応用回路例を示す。このスイツチ回路
１２は信号経路に対してシリーズに接続されている２つ
のＦＥＴ１１及びＦＥＴ１２のドレイン端子及びソース
端子とグランドＧＮＤとの間にバイアス用の抵抗Ｒ４、
Ｒ５及びＲ６を接続したことを特徴としている。
【００２５】このスイツチ回路１２の場合、回路内にあ
る各ＦＥＴのドレイン領域及びソース領域はＧＮＤと同
電位に直流（ＤＣ）バイアスできることにより、外部か
らこれらドレイン領域及びソース領域をバイアスしなく
て済み、実装面積を小型化できる。因にこれら抵抗を用
いずに外部回路によつてこれら領域をバイアスするとす
ると、信号入力端子ＲＦ１及び信号出力端子ＲＦ２を抵
抗又はインダクタによりバイアスしなければならないの
に加え、不要信号を抑えるためにグランド間に電源バイ
パス容量を接続しなければならず実装面積が大きくなら
ざるを得ない。
る各ＦＥＴのドレイン領域及びソース領域はＧＮＤと同
電位に直流（ＤＣ）バイアスできることにより、外部か
らこれらドレイン領域及びソース領域をバイアスしなく
て済み、実装面積を小型化できる。因にこれら抵抗を用
いずに外部回路によつてこれら領域をバイアスするとす
ると、信号入力端子ＲＦ１及び信号出力端子ＲＦ２を抵
抗又はインダクタによりバイアスしなければならないの
に加え、不要信号を抑えるためにグランド間に電源バイ
パス容量を接続しなければならず実装面積が大きくなら
ざるを得ない。
【００２６】またこのスイツチ回路１２の場合、抵抗Ｒ
４、Ｒ５、Ｒ６がグランドＧＮＤに直結されているた
め、これらの抵抗より漏れた信号を直ちにグランドＧＮ
Ｄに逃すことができ、ＩＣ内におけるこれら抵抗を介し
たアイソレーシヨンの劣化を回避することができる。因
にこれらの抵抗を用いずに、外部回路によつてこれら領
域をバイアスするとすると、信号波長に対するサイズ的
な問題や外部バイアス回路部品の実装ばらつきによる特
性の悪化（特に、アイソレーシヨンの悪化）の心配があ
る。また外部回路を用いる場合には、コストアツプや実
装面積の増大等のおそれがある。
４、Ｒ５、Ｒ６がグランドＧＮＤに直結されているた
め、これらの抵抗より漏れた信号を直ちにグランドＧＮ
Ｄに逃すことができ、ＩＣ内におけるこれら抵抗を介し
たアイソレーシヨンの劣化を回避することができる。因
にこれらの抵抗を用いずに、外部回路によつてこれら領
域をバイアスするとすると、信号波長に対するサイズ的
な問題や外部バイアス回路部品の実装ばらつきによる特
性の悪化（特に、アイソレーシヨンの悪化）の心配があ
る。また外部回路を用いる場合には、コストアツプや実
装面積の増大等のおそれがある。
【００２７】以上の構成によれば、スイツチ回路１２は
信号経路に対して２つのＦＥＴ１１及びＦＥＴ１２がシ
リーズに接続されていることにより、信号経路に対して
１つのＦＥＴが接続されている場合に比して合成容量Ｃ
off を小さくでき、アイソレーシヨンを高めることがで
きる。しかも素子数は少なくて済みチツプ面積も小さく
できる。
信号経路に対して２つのＦＥＴ１１及びＦＥＴ１２がシ
リーズに接続されていることにより、信号経路に対して
１つのＦＥＴが接続されている場合に比して合成容量Ｃ
off を小さくでき、アイソレーシヨンを高めることがで
きる。しかも素子数は少なくて済みチツプ面積も小さく
できる。
【００２８】またこれに加えて、信号経路に対してシリ
ーズに接続された２つのＦＥＴ１１及びＦＥＴ１２のド
レイン領域及びソース領域を内部抵抗Ｒ４〜Ｒ６によつ
てグランドＧＮＤと同電位にバイアスしたことにより、
外部バイアス回路をなくし得、実装面積に優れたスイツ
チ回路を実現することができる。これにより低挿入損失
及び高アイソレーシヨンを両立しつつ小型で安価なスイ
ツチ回路を実現できる。
ーズに接続された２つのＦＥＴ１１及びＦＥＴ１２のド
レイン領域及びソース領域を内部抵抗Ｒ４〜Ｒ６によつ
てグランドＧＮＤと同電位にバイアスしたことにより、
外部バイアス回路をなくし得、実装面積に優れたスイツ
チ回路を実現することができる。これにより低挿入損失
及び高アイソレーシヨンを両立しつつ小型で安価なスイ
ツチ回路を実現できる。
【００２９】（１−３）ＤＣカツト容量付きＴ型ＳＰＳ
Ｔスイツチ回路 図２との対応部分に同一符号を付して示す図３にＳＰＳ
Ｔスイツチ回路の応用回路例を示す。このスイツチ回路
１３は信号経路に対してシヤントに接続されているＦＥ
Ｔ１３とグランドＧＮＤとの間に容量Ｃ１を接続し、Ｆ
ＥＴ１３をグランドＧＮＤに対して直流的に分離したこ
とを特徴としている。
Ｔスイツチ回路 図２との対応部分に同一符号を付して示す図３にＳＰＳ
Ｔスイツチ回路の応用回路例を示す。このスイツチ回路
１３は信号経路に対してシヤントに接続されているＦＥ
Ｔ１３とグランドＧＮＤとの間に容量Ｃ１を接続し、Ｆ
ＥＴ１３をグランドＧＮＤに対して直流的に分離したこ
とを特徴としている。
【００３０】このスイツチ回路１３の場合、ＦＥＴ１１
〜ＦＥＴ１３のドレイン領域及びソース領域が容量Ｃ１
によつてグランドＧＮＤより分離されていることによ
り、電圧Ｖdd１に応じた任意のバイアス電圧を各ＦＥＴ
のドレイン領域及びソース領域に印加することができ
る。すなわちこれら領域を正にバイアスすることもでき
る。このとき電圧Ｖdd１の値を正の適当な値に設定すれ
ば、制御端子ＣＴＬ１及びＣＴＬ２に印加される制御電
圧として正電圧のみを用いる場合でも各ＦＥＴのゲート
のドレイン及びソースに対する相対的な電位として負の
電圧を発生させることができる。これにより正電源のみ
によるスイツチング動作を実現できる。
〜ＦＥＴ１３のドレイン領域及びソース領域が容量Ｃ１
によつてグランドＧＮＤより分離されていることによ
り、電圧Ｖdd１に応じた任意のバイアス電圧を各ＦＥＴ
のドレイン領域及びソース領域に印加することができ
る。すなわちこれら領域を正にバイアスすることもでき
る。このとき電圧Ｖdd１の値を正の適当な値に設定すれ
ば、制御端子ＣＴＬ１及びＣＴＬ２に印加される制御電
圧として正電圧のみを用いる場合でも各ＦＥＴのゲート
のドレイン及びソースに対する相対的な電位として負の
電圧を発生させることができる。これにより正電源のみ
によるスイツチング動作を実現できる。
【００３１】しかもスイツチ回路１３の場合、ＩＣの外
部においてグランドＧＮＤをＤＣカツトする必要がない
ので実装面積の節約やＤＣカツト容量の実装による特性
の劣化を防止できる。またこのスイツチ回路１３の場
合、バイアス抵抗Ｒ４〜Ｒ７を介して漏れたきた信号を
容量Ｃ１を介してグランドＧＮＤに流すことができるた
め、これら抵抗を介したアイソレーシヨンの劣化はほと
んど起こらない。これにより低挿入損失及び高アイソレ
ーシヨンを両立しつつ小型化、低価格化及び正電源駆動
化を実現することができるスイツチ回路を得ることがで
きる。
部においてグランドＧＮＤをＤＣカツトする必要がない
ので実装面積の節約やＤＣカツト容量の実装による特性
の劣化を防止できる。またこのスイツチ回路１３の場
合、バイアス抵抗Ｒ４〜Ｒ７を介して漏れたきた信号を
容量Ｃ１を介してグランドＧＮＤに流すことができるた
め、これら抵抗を介したアイソレーシヨンの劣化はほと
んど起こらない。これにより低挿入損失及び高アイソレ
ーシヨンを両立しつつ小型化、低価格化及び正電源駆動
化を実現することができるスイツチ回路を得ることがで
きる。
【００３２】（２）ＳＰＤＴスイツチ回路
次に前述のＳＰＳＴスイツチ回路を組み合わせたスイツ
チ回路の１つであるＳＰＤＴスイツチ回路について述べ
る。ここではバイアス電圧の与え方やグランドＧＮＤに
対する直流カツトの仕方に応じていくつかの接続例を説
明する。
チ回路の１つであるＳＰＤＴスイツチ回路について述べ
る。ここではバイアス電圧の与え方やグランドＧＮＤに
対する直流カツトの仕方に応じていくつかの接続例を説
明する。
【００３３】（２−１）ＤＣカツト容量付きＳＰＤＴス
イツチ回路 図４にＳＰＤＴスイツチ回路の基本構成を示す。このス
イツチ回路１４は第１の信号経路（信号端子ＲＦ１１−
信号端子ＲＦ１２）及び第２の信号経路（信号端子ＲＦ
１１−信号端子ＲＦ１３）のそれぞれに図２に示す構成
のＳＰＳＴスイツチ回路を接続して構成されている。
イツチ回路 図４にＳＰＤＴスイツチ回路の基本構成を示す。このス
イツチ回路１４は第１の信号経路（信号端子ＲＦ１１−
信号端子ＲＦ１２）及び第２の信号経路（信号端子ＲＦ
１１−信号端子ＲＦ１３）のそれぞれに図２に示す構成
のＳＰＳＴスイツチ回路を接続して構成されている。
【００３４】ここで第１の信号経路に対してシリーズに
接続されているのがＦＥＴ１１及びＦＥＴ１２の２つで
あり、シヤントに接続されているのがＦＥＴ１３であ
る。また第２の信号経路に対してシリーズに接続されて
いるのがＦＥＴ１４及びＦＥＴ１５であり、シヤントに
接続されているのがＦＥＴ１６である。
接続されているのがＦＥＴ１１及びＦＥＴ１２の２つで
あり、シヤントに接続されているのがＦＥＴ１３であ
る。また第２の信号経路に対してシリーズに接続されて
いるのがＦＥＴ１４及びＦＥＴ１５であり、シヤントに
接続されているのがＦＥＴ１６である。
【００３５】さらに信号経路に対してシリーズに接続さ
れているＦＥＴ１１、ＦＥＴ１２、ＦＥＴ１４及びＦＥ
Ｔ１５のドレイン端子及びソース端子とグランドＧＮＤ
との間にはバイアス用の抵抗Ｒ７、Ｒ８、Ｒ９、Ｒ１
０、Ｒ１１が接続されている。これによりスイツチ回路
内の各ＦＥＴのドレイン領域及びソース領域はＧＮＤ１
又はＧＮＤ２と同電位にＤＣバイアスすることができ
る。
れているＦＥＴ１１、ＦＥＴ１２、ＦＥＴ１４及びＦＥ
Ｔ１５のドレイン端子及びソース端子とグランドＧＮＤ
との間にはバイアス用の抵抗Ｒ７、Ｒ８、Ｒ９、Ｒ１
０、Ｒ１１が接続されている。これによりスイツチ回路
内の各ＦＥＴのドレイン領域及びソース領域はＧＮＤ１
又はＧＮＤ２と同電位にＤＣバイアスすることができ
る。
【００３６】例えばＧＮＤ１及びＧＮＤ２の電位を０
〔Ｖ〕を印加し、制御端子ＣＴＬ１及びＣＴＬ２にそれ
ぞれ１〔Ｖ〕及び−３〔Ｖ〕の電圧を印加すると、各Ｆ
ＥＴには次の電位が印加される。まずＦＥＴ１１、ＦＥ
Ｔ１２及びＦＥＴ１６のゲートには各ＦＥＴのドレイン
又はソースに対して約１〔Ｖ〕が印加される。またＦＥ
Ｔ１３、ＦＥＴ１４及びＦＥＴ１５のゲートには約−３
〔Ｖ〕の電圧が印加される。
〔Ｖ〕を印加し、制御端子ＣＴＬ１及びＣＴＬ２にそれ
ぞれ１〔Ｖ〕及び−３〔Ｖ〕の電圧を印加すると、各Ｆ
ＥＴには次の電位が印加される。まずＦＥＴ１１、ＦＥ
Ｔ１２及びＦＥＴ１６のゲートには各ＦＥＴのドレイン
又はソースに対して約１〔Ｖ〕が印加される。またＦＥ
Ｔ１３、ＦＥＴ１４及びＦＥＴ１５のゲートには約−３
〔Ｖ〕の電圧が印加される。
【００３７】ここでＩＣに用いられるＦＥＴのピンチオ
フ電圧Ｖｐを−１〔Ｖ〕とすると、ゲートに１〔Ｖ〕の
バイアス電圧が印加されたときＦＥＴはオンする。また
ゲートが−３〔Ｖ〕のバイアス電圧が印加されたときＦ
ＥＴはオフする。すなわち制御端子ＣＴＬ１に１〔Ｖ〕
に印加し、制御端子ＣＴＬ２に−３〔Ｖ〕に印加したと
き、ＦＥＴ１１、ＦＥＴ１２、ＦＥＴ１６がオンし、Ｆ
ＥＴ１３、ＦＥＴ１４、ＦＥＴ１５がオフする。これに
より第１の信号経路（ＲＦ１１−ＲＦ１２）がオンとな
る。一方、第２の信号経路（ＲＦ１１−ＲＦ１３）に対
してシリーズに接続されたＦＥＴはオフし、シヤントに
接続されたＦＥＴはオンとなる。これにより第２の信号
経路としてはオフとなる。
フ電圧Ｖｐを−１〔Ｖ〕とすると、ゲートに１〔Ｖ〕の
バイアス電圧が印加されたときＦＥＴはオンする。また
ゲートが−３〔Ｖ〕のバイアス電圧が印加されたときＦ
ＥＴはオフする。すなわち制御端子ＣＴＬ１に１〔Ｖ〕
に印加し、制御端子ＣＴＬ２に−３〔Ｖ〕に印加したと
き、ＦＥＴ１１、ＦＥＴ１２、ＦＥＴ１６がオンし、Ｆ
ＥＴ１３、ＦＥＴ１４、ＦＥＴ１５がオフする。これに
より第１の信号経路（ＲＦ１１−ＲＦ１２）がオンとな
る。一方、第２の信号経路（ＲＦ１１−ＲＦ１３）に対
してシリーズに接続されたＦＥＴはオフし、シヤントに
接続されたＦＥＴはオンとなる。これにより第２の信号
経路としてはオフとなる。
【００３８】これとは逆に制御端子ＣＴＬ１及びＣＴＬ
２に−３〔Ｖ〕及び１〔Ｖ〕のバイアスを印加すると、
第１の信号経路（ＲＦ１１−ＲＦ１２）間がオフし、第
２の信号経路（ＲＦ１１−ＲＦ１３）間がオンとなる。
このように制御端子ＣＴＬ１及びＣＴＬ２に１〔Ｖ〕又
は−３〔Ｖ〕を印加することにより、第１の信号経路
（ＲＦ１１−ＲＦ１２）と第２の信号経路（ＲＦ１１−
ＲＦ１３）間のスイツチ切り換えが可能となる。
２に−３〔Ｖ〕及び１〔Ｖ〕のバイアスを印加すると、
第１の信号経路（ＲＦ１１−ＲＦ１２）間がオフし、第
２の信号経路（ＲＦ１１−ＲＦ１３）間がオンとなる。
このように制御端子ＣＴＬ１及びＣＴＬ２に１〔Ｖ〕又
は−３〔Ｖ〕を印加することにより、第１の信号経路
（ＲＦ１１−ＲＦ１２）と第２の信号経路（ＲＦ１１−
ＲＦ１３）間のスイツチ切り換えが可能となる。
【００３９】またスイツチ回路内の各ＦＥＴのドレイン
領域及びソース領域は抵抗Ｒ７、Ｒ８、Ｒ９、Ｒ１０、
Ｒ１１を介してＧＮＤ１又はＧＮＤ２と同電位にＤＣバ
イアスされることにより、外部からこれらドレイン領域
及びソース領域に対してバイアスする必要をなくすこと
ができる。因に外部回路によつてこれら領域をバイアス
する場合、一般には信号端子ＲＦ１、ＲＦ２、ＥＲＦ３
を抵抗又はインダクタによりバイアスし、かつ不要信号
を抑えるためグランド間に電源バイパス容量を設けなけ
ればならない。
領域及びソース領域は抵抗Ｒ７、Ｒ８、Ｒ９、Ｒ１０、
Ｒ１１を介してＧＮＤ１又はＧＮＤ２と同電位にＤＣバ
イアスされることにより、外部からこれらドレイン領域
及びソース領域に対してバイアスする必要をなくすこと
ができる。因に外部回路によつてこれら領域をバイアス
する場合、一般には信号端子ＲＦ１、ＲＦ２、ＥＲＦ３
を抵抗又はインダクタによりバイアスし、かつ不要信号
を抑えるためグランド間に電源バイパス容量を設けなけ
ればならない。
【００４０】またこのスイツチ回路１４の場合、抵抗Ｒ
７、Ｒ８、Ｒ９、Ｒ１０、Ｒ１１がグランドＧＮＤに直
結されていることにより、これらの抵抗より漏れたきた
信号は直ちにグランドＧＮＤに逃されるためＩＣ内での
これらの抵抗を介したアイソレーシヨンの悪化は起こら
ない。仮にこれらの抵抗なしで外部バイアスを行つたと
すると、信号波長に対するサイズ的な問題や外部バイア
ス回路の部品実装のばらつきによる特性の悪化（特にア
イソレーシヨンの悪化）の心配が起こる。また外部バイ
アス回路によるコストアツプや実装面積の増大等につな
がり、携帯端末等としては好ましくない。
７、Ｒ８、Ｒ９、Ｒ１０、Ｒ１１がグランドＧＮＤに直
結されていることにより、これらの抵抗より漏れたきた
信号は直ちにグランドＧＮＤに逃されるためＩＣ内での
これらの抵抗を介したアイソレーシヨンの悪化は起こら
ない。仮にこれらの抵抗なしで外部バイアスを行つたと
すると、信号波長に対するサイズ的な問題や外部バイア
ス回路の部品実装のばらつきによる特性の悪化（特にア
イソレーシヨンの悪化）の心配が起こる。また外部バイ
アス回路によるコストアツプや実装面積の増大等につな
がり、携帯端末等としては好ましくない。
【００４１】以上の構成において、スイツチ回路１４の
動作特性を説明する。図４に示すように、スイツチ回路
１４は基本的には信号経路に対して２個のシリーズＦＥ
Ｔと１個のシヤントＦＥＴが接続されたＴ型構造により
アイソレーシヨン特性を向上させたものである。このス
イツチ回路１４の挿入損失とアイソレーシヨンの周波数
依存性を図５に示す。また図１３に示した従来回路の挿
入損失とアイソレーシヨンの周波数依存性を図６に示
す。
動作特性を説明する。図４に示すように、スイツチ回路
１４は基本的には信号経路に対して２個のシリーズＦＥ
Ｔと１個のシヤントＦＥＴが接続されたＴ型構造により
アイソレーシヨン特性を向上させたものである。このス
イツチ回路１４の挿入損失とアイソレーシヨンの周波数
依存性を図５に示す。また図１３に示した従来回路の挿
入損失とアイソレーシヨンの周波数依存性を図６に示
す。
【００４２】ただしこのシミユレーシヨンに用いたＦＥ
Ｔはゲート長 0.5〔μｍ〕のＧａＡｓ接合型ＦＥＴのも
のであり、オン抵抗Ｒonを２〔Ω〕、オフ容量Ｃoff を
300〔ｆＦ〕とする。また制御端子ＣＴＬ１及びＣＴＬ
２を１／−２〔Ｖ〕で制御したとする。また図４のスイ
ツチ回路１４と図１３のスイツチ回路１の挿入損失を同
程度とするため、図４のシリーズＦＥＴのゲート幅を 6
00〔μｍ〕とし、図１３のシリーズＦＥＴのゲート幅を
300〔μｍ〕とする。これは信号経路に対してシリーズ
に接続されるＦＥＴのオン抵抗を同じにする条件から決
めた値である。
Ｔはゲート長 0.5〔μｍ〕のＧａＡｓ接合型ＦＥＴのも
のであり、オン抵抗Ｒonを２〔Ω〕、オフ容量Ｃoff を
300〔ｆＦ〕とする。また制御端子ＣＴＬ１及びＣＴＬ
２を１／−２〔Ｖ〕で制御したとする。また図４のスイ
ツチ回路１４と図１３のスイツチ回路１の挿入損失を同
程度とするため、図４のシリーズＦＥＴのゲート幅を 6
00〔μｍ〕とし、図１３のシリーズＦＥＴのゲート幅を
300〔μｍ〕とする。これは信号経路に対してシリーズ
に接続されるＦＥＴのオン抵抗を同じにする条件から決
めた値である。
【００４３】このとき実施例のスイツチ回路１４の挿入
損失は例えば２ 〔ＧＨｚ〕で約０．６５〔ｄＢ〕であ
るのに対して、従来回路１の挿入損失は２ 〔ＧＨｚ〕
で約０．６１〔ｄＢ〕でありほぼ同じである。一方、実
施例のスイツチ回路１４のアイソレーシヨンは２ 〔Ｇ
Ｈｚ〕で約６１．０〔ｄＢ〕であるのに対し、従来回路
１のアイソレーシヨンは４８．６〔ｄＢ〕であり、実施
例のスイツチ回路１４の方が約１２〔ｄＢ〕大きくなつ
ていることが分かる。さらにそれ以下の準マイクロ波帯
では実施例のスイツチ回路１４のアイソレーシヨンがそ
れ以上の差で優れていることが分かる。
損失は例えば２ 〔ＧＨｚ〕で約０．６５〔ｄＢ〕であ
るのに対して、従来回路１の挿入損失は２ 〔ＧＨｚ〕
で約０．６１〔ｄＢ〕でありほぼ同じである。一方、実
施例のスイツチ回路１４のアイソレーシヨンは２ 〔Ｇ
Ｈｚ〕で約６１．０〔ｄＢ〕であるのに対し、従来回路
１のアイソレーシヨンは４８．６〔ｄＢ〕であり、実施
例のスイツチ回路１４の方が約１２〔ｄＢ〕大きくなつ
ていることが分かる。さらにそれ以下の準マイクロ波帯
では実施例のスイツチ回路１４のアイソレーシヨンがそ
れ以上の差で優れていることが分かる。
【００４４】また図１４のスイツチ回路２のように、シ
リーズＦＥＴとシヤントＦＥＴのＴ型構造を多段（この
場合２段）接続してもアイソレーシヨン特性を向上させ
ることができる。この場合、挿入損失を図１３に示すス
イツチ回路１と図４のスイツチ回路１４の場合と同程度
とするため、シリーズＦＥＴのゲート幅を 900〔μｍ〕
とし、またシヤントＦＥＴのゲート幅を 600〔μｍ〕と
する。この時、従来回路２の挿入損失とアイソレーシヨ
ンの周波数依存性のシミユレーシヨン結果を図７に示
す。
リーズＦＥＴとシヤントＦＥＴのＴ型構造を多段（この
場合２段）接続してもアイソレーシヨン特性を向上させ
ることができる。この場合、挿入損失を図１３に示すス
イツチ回路１と図４のスイツチ回路１４の場合と同程度
とするため、シリーズＦＥＴのゲート幅を 900〔μｍ〕
とし、またシヤントＦＥＴのゲート幅を 600〔μｍ〕と
する。この時、従来回路２の挿入損失とアイソレーシヨ
ンの周波数依存性のシミユレーシヨン結果を図７に示
す。
【００４５】図７より従来回路２の挿入損失は２〔ＧH
z〕で約0.79〔dB〕となり、実施例のスイツチ回路１４
及び従来回路１に比べ挿入損失が大きくなつていること
が分かる。これはシリーズＦＥＴのゲート幅を増やした
ためオフ側のシリーズＦＥＴ（第１の信号経路ＲＦ１−
ＲＦ２間がオンとする場合、第２の信号経路ＲＦ１−Ｒ
Ｆ３上にあるＦＥＴ６）からの信号漏れが増加するため
である。
z〕で約0.79〔dB〕となり、実施例のスイツチ回路１４
及び従来回路１に比べ挿入損失が大きくなつていること
が分かる。これはシリーズＦＥＴのゲート幅を増やした
ためオフ側のシリーズＦＥＴ（第１の信号経路ＲＦ１−
ＲＦ２間がオンとする場合、第２の信号経路ＲＦ１−Ｒ
Ｆ３上にあるＦＥＴ６）からの信号漏れが増加するため
である。
【００４６】そこで第２の信号経路ＲＦ１−ＲＦ３上に
あるシリーズＦＥＴからの信号漏れを小さくするためシ
リーズＦＥＴのゲート幅を小さくすることが考えられる
が、この場合にはオン状態のＦＥＴ（第１の信号経路Ｒ
Ｆ１−ＲＦ２がオンの時は、ＦＥＴ１１、ＦＥＴ２、Ｆ
ＥＴ３）のオン抵抗Ｒonが増加して結果として損失は増
加してしまう。このようにスイツチ回路の段数を増加し
た場合、損失の増加を避けることはできない。
あるシリーズＦＥＴからの信号漏れを小さくするためシ
リーズＦＥＴのゲート幅を小さくすることが考えられる
が、この場合にはオン状態のＦＥＴ（第１の信号経路Ｒ
Ｆ１−ＲＦ２がオンの時は、ＦＥＴ１１、ＦＥＴ２、Ｆ
ＥＴ３）のオン抵抗Ｒonが増加して結果として損失は増
加してしまう。このようにスイツチ回路の段数を増加し
た場合、損失の増加を避けることはできない。
【００４７】一方、アイソレーシヨン特性は図１４のス
イツチ回路２の方が約93〔dB〕と大幅に向上する。しか
し今までに得られた挿入損失やアイソレーシヨンのシユ
ミレーシヨン結果は、それぞれの回路のグランド領域が
理想的の場合である。一般に携帯端末ではスイツチＩＣ
の小型化と低コスト化が必須であるため、ＩＣパツケー
ジには安価で小型化が可能なプラスラツクモールドパツ
ケージが用いられる場合が多い。
イツチ回路２の方が約93〔dB〕と大幅に向上する。しか
し今までに得られた挿入損失やアイソレーシヨンのシユ
ミレーシヨン結果は、それぞれの回路のグランド領域が
理想的の場合である。一般に携帯端末ではスイツチＩＣ
の小型化と低コスト化が必須であるため、ＩＣパツケー
ジには安価で小型化が可能なプラスラツクモールドパツ
ケージが用いられる場合が多い。
【００４８】この場合、半導体基板のグランド領域とＩ
Ｃパツケージのグランド端子とは、径の小さなボンデイ
ングワイヤで接続されるため、準マイクロ波帯において
は、このワイヤのインダクタンス成分が無視できなくな
る。一般に小型プラスチツクモールドパツケージでは１
〜２〔nH〕程度のインダクタンスをもつのが普通であ
る。またパツケージの端子自身もある程度の（例えば0.
5〔nH〕）インダクタンスをもつ。
Ｃパツケージのグランド端子とは、径の小さなボンデイ
ングワイヤで接続されるため、準マイクロ波帯において
は、このワイヤのインダクタンス成分が無視できなくな
る。一般に小型プラスチツクモールドパツケージでは１
〜２〔nH〕程度のインダクタンスをもつのが普通であ
る。またパツケージの端子自身もある程度の（例えば0.
5〔nH〕）インダクタンスをもつ。
【００４９】そこで図４、図１３、図１４のスイツチ回
路の半導体基板上のグランドが共通であり（図４及び図
１３のスイツチ回路１４及び１の場合はグランドＧＮＤ
１とＧＮＤ２、図１４のスイツチ回路２の場合はＧＮＤ
１〜ＧＮＤ４）、このグランドよりパツケージのグラン
ド端子にインダクタを介して接続しているという条件の
下、アイソレーシヨン特性をシミユレーシヨンし、これ
を図８に示す。ただしパツケージのグランドは理想的と
し、半導体基板とパツケージの間のインダクタンスはそ
れぞれ 0.1〔nH〕、0.25〔nH〕、 0.5〔nH〕とした。
路の半導体基板上のグランドが共通であり（図４及び図
１３のスイツチ回路１４及び１の場合はグランドＧＮＤ
１とＧＮＤ２、図１４のスイツチ回路２の場合はＧＮＤ
１〜ＧＮＤ４）、このグランドよりパツケージのグラン
ド端子にインダクタを介して接続しているという条件の
下、アイソレーシヨン特性をシミユレーシヨンし、これ
を図８に示す。ただしパツケージのグランドは理想的と
し、半導体基板とパツケージの間のインダクタンスはそ
れぞれ 0.1〔nH〕、0.25〔nH〕、 0.5〔nH〕とした。
【００５０】これによれば、図１４のように段数を増加
させたスイツチ回路２のアイソレーシヨンが大幅に劣化
しており、図４に示す実施例のスイツチ回路１４が最も
優れていることが分かる。これはスイツチ回路２の場
合、理想的でないグランド領域とシヤントＦＥＴを介し
て信号が漏れてしまうからである。例えば第１の信号経
路ＲＦ１−ＲＦ２間がオフの時は、ＦＥＴ５、ＦＥＴ
９、ＦＥＴ１０より理想的でないグランド領域に漏れた
信号がＦＥＴ４及びＦＥＴ１を順に介して信号端子ＲＦ
１に漏れてしまうためである。
させたスイツチ回路２のアイソレーシヨンが大幅に劣化
しており、図４に示す実施例のスイツチ回路１４が最も
優れていることが分かる。これはスイツチ回路２の場
合、理想的でないグランド領域とシヤントＦＥＴを介し
て信号が漏れてしまうからである。例えば第１の信号経
路ＲＦ１−ＲＦ２間がオフの時は、ＦＥＴ５、ＦＥＴ
９、ＦＥＴ１０より理想的でないグランド領域に漏れた
信号がＦＥＴ４及びＦＥＴ１を順に介して信号端子ＲＦ
１に漏れてしまうためである。
【００５１】因にこのような現象は図１３のスイツチ回
路１の場合でも起こるが、ＦＥＴ１のゲート幅が図１４
のスイツチ回路２の場合の方が大きいため、寄生インダ
クタンスによるインダクタンスの劣化が大きくなる。以
上のことはスイツチの段数をさらに増加した場合にも言
え、実際のＩＣにおいても 0.1〔nH〕程度の小さなイン
ダクタンスは避けられない。
路１の場合でも起こるが、ＦＥＴ１のゲート幅が図１４
のスイツチ回路２の場合の方が大きいため、寄生インダ
クタンスによるインダクタンスの劣化が大きくなる。以
上のことはスイツチの段数をさらに増加した場合にも言
え、実際のＩＣにおいても 0.1〔nH〕程度の小さなイン
ダクタンスは避けられない。
【００５２】また段数を増加するということは、半導体
基板サイズを増加するということである。従つて小型化
と安価なパツケージが前提とされ、挿入損失をある程度
小さく抑えることを考えれば、準マイクロ波帯において
大きなアイソレーシヨンを必要とする携帯端末のような
用途にとつては図４に示す構成のスイツチ回路１４が最
も優れていることが分かる。
基板サイズを増加するということである。従つて小型化
と安価なパツケージが前提とされ、挿入損失をある程度
小さく抑えることを考えれば、準マイクロ波帯において
大きなアイソレーシヨンを必要とする携帯端末のような
用途にとつては図４に示す構成のスイツチ回路１４が最
も優れていることが分かる。
【００５３】また図８には半導体基板上のグランド領域
を各シヤントＦＥＴに対して独立させた場合のアイソレ
ーシヨン特性が示されている。例えばグランドの寄生イ
ンダクタンスＬが 0.5〔nH〕の場合、図４、図１３、図
１４のどのスイツチ回路についてもアイソレーシヨン特
性がグランドを共通とする場合に比して向上している。
これはグランドを介した信号の漏れによるアイソレーシ
ヨンの劣化がなくなるためである。ただしグランドが理
想的である場合に比してシヤントＦＥＴの（寄生インダ
クタンスＬによる）インピーダンスが増加した分、アイ
ソレーシヨンは悪化している。
を各シヤントＦＥＴに対して独立させた場合のアイソレ
ーシヨン特性が示されている。例えばグランドの寄生イ
ンダクタンスＬが 0.5〔nH〕の場合、図４、図１３、図
１４のどのスイツチ回路についてもアイソレーシヨン特
性がグランドを共通とする場合に比して向上している。
これはグランドを介した信号の漏れによるアイソレーシ
ヨンの劣化がなくなるためである。ただしグランドが理
想的である場合に比してシヤントＦＥＴの（寄生インダ
クタンスＬによる）インピーダンスが増加した分、アイ
ソレーシヨンは悪化している。
【００５４】因に寄生インダクタンスＬを同程度に抑え
るため、半導体基板とパツケージを接続するワイヤを図
４、図１３の場合で２倍、図１４の場合で４倍の本数を
必要とする。このように半導体基板上のグランド領域を
分離することにより、大幅にアイソレーシヨンを改善す
ることができる。
るため、半導体基板とパツケージを接続するワイヤを図
４、図１３の場合で２倍、図１４の場合で４倍の本数を
必要とする。このように半導体基板上のグランド領域を
分離することにより、大幅にアイソレーシヨンを改善す
ることができる。
【００５５】ただし図８より、グランドが共通の図１４
の多段型のスイツチ回路２の場合、0.1〔nH〕程度の小
さなインダクタンスでアイソレーシヨンは大きく悪化し
ており、また実際のプラスチツクモールドパツケージＩ
Ｃでは、グランド端子（リード）にもインダクタンスは
存在し、また実装に当たつても寄生インダクタンスを０
にすることは不可能である。
の多段型のスイツチ回路２の場合、0.1〔nH〕程度の小
さなインダクタンスでアイソレーシヨンは大きく悪化し
ており、また実際のプラスチツクモールドパツケージＩ
Ｃでは、グランド端子（リード）にもインダクタンスは
存在し、また実装に当たつても寄生インダクタンスを０
にすることは不可能である。
【００５６】従つて半導体基板上のグランドを分離した
としてもアイソレーシヨンを理想のグランドの状態に近
づけることは困難である。このことから基板上のグラン
ドを独立させた場合でも、実施例に示したスイツチ回路
１４が最も優れていることが分かる。以上の通り、スイ
ツチ回路内の各ＦＥＴのドレイン領域及びソース領域は
抵抗Ｒ７、Ｒ８、Ｒ９、Ｒ１０、Ｒ１１を介してＧＮＤ
１又はＧＮＤ２と同電位にＤＣバイアスすることによ
り、安価で小型かつ優れたアイソレーシヨン特性を示す
スイツチ回路を実現できる。
としてもアイソレーシヨンを理想のグランドの状態に近
づけることは困難である。このことから基板上のグラン
ドを独立させた場合でも、実施例に示したスイツチ回路
１４が最も優れていることが分かる。以上の通り、スイ
ツチ回路内の各ＦＥＴのドレイン領域及びソース領域は
抵抗Ｒ７、Ｒ８、Ｒ９、Ｒ１０、Ｒ１１を介してＧＮＤ
１又はＧＮＤ２と同電位にＤＣバイアスすることによ
り、安価で小型かつ優れたアイソレーシヨン特性を示す
スイツチ回路を実現できる。
【００５７】さらにこのスイツチ回路１４の場合、ＩＣ
の信号端子ＲＦ１〜ＲＦ３に容量Ｃ４、Ｃ５及びＣ６が
接続されている。これにより信号端子ＲＦ１〜ＲＦ３と
グランド端子ＧＮＤとは外部回路よりＤＣ的に分離され
るようになされている。さらに高インピーダンス素子Ｚ
１（一般には抵抗又はインダクタ）を介してＤＣバイア
スＶdd２が半導体グランドＧＮＤ１及びＧＮＤ２に印加
され、さらにＲ７〜Ｒ１１を介して各ＦＥＴのドレイン
及びソース領域に印加される。
の信号端子ＲＦ１〜ＲＦ３に容量Ｃ４、Ｃ５及びＣ６が
接続されている。これにより信号端子ＲＦ１〜ＲＦ３と
グランド端子ＧＮＤとは外部回路よりＤＣ的に分離され
るようになされている。さらに高インピーダンス素子Ｚ
１（一般には抵抗又はインダクタ）を介してＤＣバイア
スＶdd２が半導体グランドＧＮＤ１及びＧＮＤ２に印加
され、さらにＲ７〜Ｒ１１を介して各ＦＥＴのドレイン
及びソース領域に印加される。
【００５８】この時、ＤＣバイアスＶdd２を正の適当な
値にすれば、制御端子ＣＴＬ１及びＣＴＬ２を正の電圧
のみでコントロールした場合でも、各ＦＥＴのゲートの
オフバイアスを負にすることが可能となる。例えばＤＣ
バイアスＶdd２を２〔Ｖ〕とし、制御電圧ＣＴＬ１及び
ＣＴＬ２を０／３〔Ｖ〕でコントロールした場合、各Ｆ
ＥＴのゲートのドレイン及びソースに対する電位は相対
的に１／−２となる。
値にすれば、制御端子ＣＴＬ１及びＣＴＬ２を正の電圧
のみでコントロールした場合でも、各ＦＥＴのゲートの
オフバイアスを負にすることが可能となる。例えばＤＣ
バイアスＶdd２を２〔Ｖ〕とし、制御電圧ＣＴＬ１及び
ＣＴＬ２を０／３〔Ｖ〕でコントロールした場合、各Ｆ
ＥＴのゲートのドレイン及びソースに対する電位は相対
的に１／−２となる。
【００５９】一般にＧａＡｓ・ＦＥＴのピンチオフ電圧
は負又は０〔Ｖ〕程度であるのでＦＥＴをピンチオフ状
態、つまりオフ状態にするためにはゲートに負のバイア
スを印加する必要がある。しかしスイツチ回路１４の場
合、正電源のみによつてゲートのドレインに対する電位
とソースに対する電位をそれぞれ負にできるためＦＥＴ
をピンチオフ状態（オフ）にでき、ＦＥＴをスイツチ動
作させることができる。
は負又は０〔Ｖ〕程度であるのでＦＥＴをピンチオフ状
態、つまりオフ状態にするためにはゲートに負のバイア
スを印加する必要がある。しかしスイツチ回路１４の場
合、正電源のみによつてゲートのドレインに対する電位
とソースに対する電位をそれぞれ負にできるためＦＥＴ
をピンチオフ状態（オフ）にでき、ＦＥＴをスイツチ動
作させることができる。
【００６０】また各ドレイン及びソースのバイアスは基
板グランドを介して行われるため、信号経路のドレイン
やソースから漏れてきた信号は直ちに基板グランドに引
き込まれるため、このバイアス経路を介したアイソレー
シヨンの悪化はほとんど起こらない。以上の通り、図４
に示すスイツチ回路１４によれば、小型、安価かつ正電
源にて動作でき、高いアイソレーシヨンを示すＩＣ実現
が可能となる。
板グランドを介して行われるため、信号経路のドレイン
やソースから漏れてきた信号は直ちに基板グランドに引
き込まれるため、このバイアス経路を介したアイソレー
シヨンの悪化はほとんど起こらない。以上の通り、図４
に示すスイツチ回路１４によれば、小型、安価かつ正電
源にて動作でき、高いアイソレーシヨンを示すＩＣ実現
が可能となる。
【００６１】（２−２）シヤントＦＥＴにＤＣカツト容
量を付けたＳＰＤＴスイツチ回路 図４との対応部分に同一符号を付して示す図９に半導体
基板内のシヤントＦＥＴとグランド領域の間に容量Ｃ１
及びＣ２を設けたスイツチ回路の例を示す。スイツチ回
路１５は容量Ｃ１及びＣ２によつてＩＣ内にあるＦＥＴ
のドレイン領域及びソース領域をそれぞれグランド領域
より分離した構成となつている。これによりバイアス用
抵抗Ｒ１２〜Ｒ１８を介してＶdd１により各ＦＥＴのド
レイン及びソース領域を正にバイアスできるため前述の
ように正電源のみの動作が可能となる。
量を付けたＳＰＤＴスイツチ回路 図４との対応部分に同一符号を付して示す図９に半導体
基板内のシヤントＦＥＴとグランド領域の間に容量Ｃ１
及びＣ２を設けたスイツチ回路の例を示す。スイツチ回
路１５は容量Ｃ１及びＣ２によつてＩＣ内にあるＦＥＴ
のドレイン領域及びソース領域をそれぞれグランド領域
より分離した構成となつている。これによりバイアス用
抵抗Ｒ１２〜Ｒ１８を介してＶdd１により各ＦＥＴのド
レイン及びソース領域を正にバイアスできるため前述の
ように正電源のみの動作が可能となる。
【００６２】しかもＩＣ外部でグランドをＤＣカツトす
る必要がないので、ＤＣカツト容量による実装面積の節
約や実装による特性の劣化を防止できる。一般にはグラ
ンドを容量でカツトした場合、余分な寄生容量が増加し
てアイソレーシヨンの劣化につながるが、このスイツチ
回路１５の場合、前述のスイツチ回路１４と同様、第１
及び第２の信号経路をそれぞれＴ型ＳＰＳＴスイツチ回
路によつて構成されており、さらに基板上のグランドＧ
ＮＤ１及びＧＮＤ２を分離していることにより、高アイ
ソレーシヨンを示すことが可能となる。
る必要がないので、ＤＣカツト容量による実装面積の節
約や実装による特性の劣化を防止できる。一般にはグラ
ンドを容量でカツトした場合、余分な寄生容量が増加し
てアイソレーシヨンの劣化につながるが、このスイツチ
回路１５の場合、前述のスイツチ回路１４と同様、第１
及び第２の信号経路をそれぞれＴ型ＳＰＳＴスイツチ回
路によつて構成されており、さらに基板上のグランドＧ
ＮＤ１及びＧＮＤ２を分離していることにより、高アイ
ソレーシヨンを示すことが可能となる。
【００６３】またスイツチ回路１５の場合、半導体基板
内のＶdd１端子とグランド領域の間に容量Ｃ３が設けら
れていることにより、バイアス抵抗Ｒ１２〜Ｒ１８を介
して漏れたきた信号をグランド領域に引き込むことがで
きることにより、これらの抵抗を介したアイソレーシヨ
ンの劣化はほとんど起こらない。以上の通り、本発明に
より小型、安価かつ高いアイソレーシヨンが両立できる
正電源動作のスイツチ回路を実現することができる。
内のＶdd１端子とグランド領域の間に容量Ｃ３が設けら
れていることにより、バイアス抵抗Ｒ１２〜Ｒ１８を介
して漏れたきた信号をグランド領域に引き込むことがで
きることにより、これらの抵抗を介したアイソレーシヨ
ンの劣化はほとんど起こらない。以上の通り、本発明に
より小型、安価かつ高いアイソレーシヨンが両立できる
正電源動作のスイツチ回路を実現することができる。
【００６４】（３）グランド金属によるＤＣバイアス配
線のシールド付きＳＰＤＴ回路 上述のスイツチ回路の例では、各素子や配線間のアイソ
レーシヨンが完全であると仮定したが、実際にはこれら
素子や配線は主に静電的に結合しており、アイソレーシ
ヨンの劣化が生じている。これを図１０を用いて説明す
る。ここで信号（ＲＦ）ラインは幅 100〔μｍ〕である
ものとし、幅20〔μｍ〕のＤＣラインと間隔ｄだけ離れ
て長さＬに亘つて並行に並んでいるとする。このときＧ
ａＡｓ基板を厚さ 200〔μｍ〕とすると、ＲＦラインと
ＤＣラインとの間のアイソレーシヨン特性は図１１のよ
うになる。
線のシールド付きＳＰＤＴ回路 上述のスイツチ回路の例では、各素子や配線間のアイソ
レーシヨンが完全であると仮定したが、実際にはこれら
素子や配線は主に静電的に結合しており、アイソレーシ
ヨンの劣化が生じている。これを図１０を用いて説明す
る。ここで信号（ＲＦ）ラインは幅 100〔μｍ〕である
ものとし、幅20〔μｍ〕のＤＣラインと間隔ｄだけ離れ
て長さＬに亘つて並行に並んでいるとする。このときＧ
ａＡｓ基板を厚さ 200〔μｍ〕とすると、ＲＦラインと
ＤＣラインとの間のアイソレーシヨン特性は図１１のよ
うになる。
【００６５】実際のスイツチ回路をＴ型とし、寄生イン
ダクタンスＬを考慮すると、図８より50〔dB〕程度のア
イソレーシヨン（２〔ＧHz〕）が問題となりそうであ
る。またＩＣ回路の集積を考えた場合、信号ラインとＤ
Ｃライン間は 100〔μｍ〕以内に納める必要がある。図
１１を見ると、間隔ｄが 100〔μｍ〕の場合、およそ長
さＬが 500〔μｍ〕以下のとき、アイソレーシヨンを50
〔dB〕以上を確保することができることが分かる。
ダクタンスＬを考慮すると、図８より50〔dB〕程度のア
イソレーシヨン（２〔ＧHz〕）が問題となりそうであ
る。またＩＣ回路の集積を考えた場合、信号ラインとＤ
Ｃライン間は 100〔μｍ〕以内に納める必要がある。図
１１を見ると、間隔ｄが 100〔μｍ〕の場合、およそ長
さＬが 500〔μｍ〕以下のとき、アイソレーシヨンを50
〔dB〕以上を確保することができることが分かる。
【００６６】逆にいうと、間隔ｄが 100〔μｍ〕以内で
長さＬが 500〔μｍ〕以上のとき、ＲＦラインとＤＣラ
イン間のアイソレーシヨンがスイツチ回路全体のアイソ
レーシヨンに影響を及ぼす。従つてＲＦラインとＤＣラ
インとの間隔ｄが 100〔μｍ〕以内となる場合、長さＬ
が 500〔μｍ〕以内となるように、図１２の構造を採用
する。
長さＬが 500〔μｍ〕以上のとき、ＲＦラインとＤＣラ
イン間のアイソレーシヨンがスイツチ回路全体のアイソ
レーシヨンに影響を及ぼす。従つてＲＦラインとＤＣラ
インとの間隔ｄが 100〔μｍ〕以内となる場合、長さＬ
が 500〔μｍ〕以内となるように、図１２の構造を採用
する。
【００６７】図１２の構造はＤＣ配線Ｌ１の上部に層間
絶縁膜ＤＩ１を介してグランド領域ＧＮＤ１に接続した
金属膜ＭＴＬ１を配置するものである。このようにＤＣ
配線Ｌ１をグランド領域に接続された２ｎｄメタルによ
つてシールドすることにより、他の素子や配線との結合
をなくしてアイソレーシヨンの劣化をなくすことができ
る。すなわちこの構造を採用することによりＤＣ配線Ｌ
１と他の素子及び配線との距離を小さくでき、基板面積
の小型化が可能となる。また図９の容量Ｃ３のようなバ
イパス容量の役目も同時に果たすことができる。特に信
号線の近くにあるＤＣ配線Ｌ１の30〔％〕以上を図１２
の構造によつて覆えば大きな効果が得られる。
絶縁膜ＤＩ１を介してグランド領域ＧＮＤ１に接続した
金属膜ＭＴＬ１を配置するものである。このようにＤＣ
配線Ｌ１をグランド領域に接続された２ｎｄメタルによ
つてシールドすることにより、他の素子や配線との結合
をなくしてアイソレーシヨンの劣化をなくすことができ
る。すなわちこの構造を採用することによりＤＣ配線Ｌ
１と他の素子及び配線との距離を小さくでき、基板面積
の小型化が可能となる。また図９の容量Ｃ３のようなバ
イパス容量の役目も同時に果たすことができる。特に信
号線の近くにあるＤＣ配線Ｌ１の30〔％〕以上を図１２
の構造によつて覆えば大きな効果が得られる。
【００６８】以上の通り、上述のスイツチ回路のそれぞ
れに図１２の構造を採用することにより、高アイソレー
シヨンを維持しつつ、半導体基板の小型化、つまりスイ
ツチＩＣの小型化及び低価格化が可能となる。
れに図１２の構造を採用することにより、高アイソレー
シヨンを維持しつつ、半導体基板の小型化、つまりスイ
ツチＩＣの小型化及び低価格化が可能となる。
【００６９】（４）他の実施例
なお上述の実施例においては、ＦＥＴとグランドＧＮＤ
とを直流的に分離するためカツト容量Ｃ１、Ｃ２又はＣ
３を用いる場合について述べたが、取り扱う信号周波数
に対するこれら容量のインピーダンスは各スイツチ回路
において用いられるバイアス用抵抗のインピーダンスに
対して30〔％〕以下に設定すれば良い。
とを直流的に分離するためカツト容量Ｃ１、Ｃ２又はＣ
３を用いる場合について述べたが、取り扱う信号周波数
に対するこれら容量のインピーダンスは各スイツチ回路
において用いられるバイアス用抵抗のインピーダンスに
対して30〔％〕以下に設定すれば良い。
【００７０】また上述の実施例においては、ＦＥＴとし
てシングルゲートＦＥＴについて述べたが、本発明はこ
れに限らず、マルチゲートＦＥＴによつて構成しても良
い。さらに上述の実施例においては、ＧａＡｓ・ＦＥＴ
としたが、これ以外の半導体材料によつて構成しても良
い。
てシングルゲートＦＥＴについて述べたが、本発明はこ
れに限らず、マルチゲートＦＥＴによつて構成しても良
い。さらに上述の実施例においては、ＧａＡｓ・ＦＥＴ
としたが、これ以外の半導体材料によつて構成しても良
い。
【００７１】また上述のＦＥＴは接合型ＦＥＴやその他
の構造のＦＥＴに広く適用し得る。さらに上述の実施例
においては、スイツチ回路が形成された半導体基板のパ
ツケージとしてプラスチツクパツケージを用いる場合に
ついて述べたが、本発明はこれに限らず、他のパツケー
ジによつて構成しても良い。
の構造のＦＥＴに広く適用し得る。さらに上述の実施例
においては、スイツチ回路が形成された半導体基板のパ
ツケージとしてプラスチツクパツケージを用いる場合に
ついて述べたが、本発明はこれに限らず、他のパツケー
ジによつて構成しても良い。
【００７２】
【発明の効果】上述のように本発明によれば、第１の制
御端子及び第２の制御端子から入力される制御電圧に応
じたバイアス電圧をバイアスラインを介して第１乃至第
６のＦＥＴのソース端子及びドレイン端子に印加するよ
うにした。従つて、例えば第１の制御端子及び第２の制
御端子から印加される制御電圧が正電圧のみの場合であ
つても、当該制御電圧に応じたバイアス電圧が第１乃至
第６のＦＥＴのソース端子及びドレイン端子に印加され
るので、第１、第２及び第６のＦＥＴをオン状態又はオ
フ状態に切り換えることができると共に、第４、第５及
び第３のＦＥＴをオフ状態又はオン状態に切り換えるこ
とができ、かくして、高アイソレーシヨンと低挿入損失
とを実現し得るスイツチ回路を動作させることができ
る。この結果、低挿入損失と高アイソレーシヨンを実現
し、同時に小型化及び低コスト化を実現できるスイツチ
回路を含む半導体集積回路装置を得ることができる。
御端子及び第２の制御端子から入力される制御電圧に応
じたバイアス電圧をバイアスラインを介して第１乃至第
６のＦＥＴのソース端子及びドレイン端子に印加するよ
うにした。従つて、例えば第１の制御端子及び第２の制
御端子から印加される制御電圧が正電圧のみの場合であ
つても、当該制御電圧に応じたバイアス電圧が第１乃至
第６のＦＥＴのソース端子及びドレイン端子に印加され
るので、第１、第２及び第６のＦＥＴをオン状態又はオ
フ状態に切り換えることができると共に、第４、第５及
び第３のＦＥＴをオフ状態又はオン状態に切り換えるこ
とができ、かくして、高アイソレーシヨンと低挿入損失
とを実現し得るスイツチ回路を動作させることができ
る。この結果、低挿入損失と高アイソレーシヨンを実現
し、同時に小型化及び低コスト化を実現できるスイツチ
回路を含む半導体集積回路装置を得ることができる。
【図１】本発明によるＳＰＳＴスイツチ回路を内蔵する
半導体集積回路の一例を示す接続図である。
半導体集積回路の一例を示す接続図である。
【図２】本発明によるＳＰＳＴスイツチ回路を内蔵する
半導体集積回路の一例を示す接続図である。
半導体集積回路の一例を示す接続図である。
【図３】本発明によるＳＰＳＴスイツチ回路を内蔵する
半導体集積回路の一例を示す接続図である。
半導体集積回路の一例を示す接続図である。
【図４】本発明によるＳＰＤＴスイツチ回路を内蔵する
半導体集積回路の一例を示す接続図である。
半導体集積回路の一例を示す接続図である。
【図５】本発明によるＳＰＤＴスイツチ回路の挿入損失
及びアイソレーシヨン特性を示す特性曲線図である。
及びアイソレーシヨン特性を示す特性曲線図である。
【図６】従来回路によるＳＰＤＴスイツチ回路の挿入損
失及びアイソレーシヨン特性を示す特性曲線図である。
失及びアイソレーシヨン特性を示す特性曲線図である。
【図７】従来回路によるＳＰＤＴスイツチ回路の挿入損
失及びアイソレーシヨン特性を示す特性曲線図である。
失及びアイソレーシヨン特性を示す特性曲線図である。
【図８】各ＳＰＤＴスイツチ回路のアイソレーシヨン特
性結果を示す略線図である。
性結果を示す略線図である。
【図９】本発明によるＳＰＤＴスイツチ回路を内蔵する
半導体集積回路の一例を示す接続図である。
半導体集積回路の一例を示す接続図である。
【図１０】ＤＣラインとＲＦラインとの配置関係を示す
略線図である。
略線図である。
【図１１】ＤＣラインとＲＦラインとアイソレーシヨン
特性を示す特性曲線図である。
特性を示す特性曲線図である。
【図１２】グランドに接続された金属膜によるＤＣライ
ンのシールド構造の説明に供する略線的斜視図である。
ンのシールド構造の説明に供する略線的斜視図である。
【図１３】従来のスイツチ回路を示す接続図である。
【図１４】従来のスイツチ回路を示す接続図である。
１、２、１１、１２、１３、１４、１５……スイツチ回
路、ＲＦ１、ＲＦ２、ＲＦ３……信号端子、ＣＴＬ１、
ＣＴＬ２……制御端子。
路、ＲＦ１、ＲＦ２、ＲＦ３……信号端子、ＣＴＬ１、
ＣＴＬ２……制御端子。
─────────────────────────────────────────────────────
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(58)調査した分野(Int.Cl.7，ＤＢ名)
H03K 17/00
H01P 1/15
H04B 1/00
Claims (3)
- 【請求項１】第１の信号端子と第２の信号端子とを連絡
する第１の信号経路に対してシリーズに接続された第１
及び第２のＦＥＴと、 上記第１及び第２のＦＥＴの接続中点と第１のグランド
領域との間に接続された第３のＦＥＴと、 上 記第１の信号端子と第３の信号端子とを連絡する第２
の信号経路に対してシリーズに接続された第４及び第５
のＦＥＴと、 上記第４及び第５のＦＥＴの接続中点と第２のグランド
領域との間に接続された第６のＦＥＴと、上記第１、第２及び第６のＦＥＴのゲート端子とそれぞ
れ高インピーダンス素子を介して接続されており、当該
第１、第２及び第６のＦＥＴへの制御電圧が入力される
第１の制御端子と、 上記第４、第５及び第３のＦＥＴのゲート端子とそれぞ
れ高インピーダンス素子を介して接続されており、当該
第４、第５及び第３のＦＥＴへの制御電圧が入力される
第２の制御端子と を具える半導体集積回路装置であつて、 上記第３のＦＥＴと上記第１のグランド領域との間に接
続された第１の容量と、 上記第６のＦＥＴと上記第２のグランド領域との間に接
続された第２の容量と、 上記第１乃至第６のＦＥＴのソース端子及びドレイン端
子に対し所定の抵抗を介してバイアス電圧を印加するた
めのバイアスラインと を有し、 上記第１の容量及び上記第２の容量によつて上記第３の
ＦＥＴ及び上記第６のＦＥＴを上記第１のグランド領域
及び上記第２のグランド領域から直流的に分離して、 上記第１の制御端子及び上記第２の制御端子から入力さ
れる制御電圧に応じたバイアス電圧を上記バイアスライ
ンを介して上記第１乃至第６のＦＥＴのソース 端子及び
ドレイン端子に印加することにより、当該第１の制御端
子から入力される制御電圧によつて上記第１、第２及び
第６のＦＥＴをオン状態又はオフ状態に切り換えると同
時に、当該第２の制御端子から入力される制御電圧によ
つて上記第４、第５及び第３のＦＥＴをオフ状態又はオ
ン状態に切り換えるようにした ことを特徴とする半導体
集積回路装置。 - 【請求項２】上記第１のグランド領域と上記第２グラン
ド領域とは互いに分離されており、かつ上記第１及び第
２のグランド領域はそれぞれ半導体基板上の他のグラン
ド領域に対しても分離されていることを特徴とする請求
項１に記載の半導体集積回路装置。 - 【請求項３】上記バイアスラインと上記第１及び第２の
グランド領域との間には容量が接続されており、当該容
量のインピーダンスは上記所定の抵抗のインピーダンス
のほぼ３０％以下であることを特徴とする請求項１に記
載の半導体集積回路装置。
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| JP3616343B2 (ja) * | 2001-03-27 | 2005-02-02 | 松下電器産業株式会社 | 高周波スイッチ回路およびそれを用いた通信端末装置 |
| TW530455B (en) | 2001-04-19 | 2003-05-01 | Sanyo Electric Co | Switch circuit device of compound semiconductor |
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| US6804502B2 (en) | 2001-10-10 | 2004-10-12 | Peregrine Semiconductor Corporation | Switch circuit and method of switching radio frequency signals |
| JP2004096441A (ja) * | 2002-08-30 | 2004-03-25 | Fujitsu Quantum Devices Ltd | スイッチング回路、スイッチングモジュール及びその制御方法 |
| JP3902111B2 (ja) * | 2002-10-21 | 2007-04-04 | 新日本無線株式会社 | スイッチ半導体集積回路 |
| US6903596B2 (en) * | 2003-03-17 | 2005-06-07 | Mitsubishi Electric & Electronics U.S.A., Inc. | Method and system for impedance matched switching |
| JP3790227B2 (ja) | 2003-04-16 | 2006-06-28 | 松下電器産業株式会社 | 高周波スイッチ回路 |
| JP2005006072A (ja) | 2003-06-12 | 2005-01-06 | Matsushita Electric Ind Co Ltd | 高周波スイッチ装置および半導体装置 |
| JP4029169B2 (ja) * | 2003-07-07 | 2008-01-09 | 株式会社村田製作所 | 高周波スイッチ回路 |
| JP4000103B2 (ja) * | 2003-10-09 | 2007-10-31 | 三菱電機株式会社 | 高周波スイッチ装置及び高周波スイッチ構造 |
| US7221207B2 (en) * | 2004-06-04 | 2007-05-22 | Matsushita Electric Industrial Co., Ltd. | Semiconductor switching circuit for switching the paths of a high frequency signal in a mobile communications unit |
| JP2005348206A (ja) * | 2004-06-04 | 2005-12-15 | Matsushita Electric Ind Co Ltd | 高周波スイッチ回路及びそれを用いた半導体装置 |
| EP3570374B1 (en) | 2004-06-23 | 2022-04-20 | pSemi Corporation | Integrated rf front end |
| JP4298636B2 (ja) * | 2004-11-26 | 2009-07-22 | パナソニック株式会社 | 高周波スイッチ回路装置 |
| US7910993B2 (en) | 2005-07-11 | 2011-03-22 | Peregrine Semiconductor Corporation | Method and apparatus for use in improving linearity of MOSFET's using an accumulated charge sink |
| US8742502B2 (en) | 2005-07-11 | 2014-06-03 | Peregrine Semiconductor Corporation | Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink-harmonic wrinkle reduction |
| USRE48965E1 (en) | 2005-07-11 | 2022-03-08 | Psemi Corporation | Method and apparatus improving gate oxide reliability by controlling accumulated charge |
| US9653601B2 (en) | 2005-07-11 | 2017-05-16 | Peregrine Semiconductor Corporation | Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink-harmonic wrinkle reduction |
| US20080076371A1 (en) | 2005-07-11 | 2008-03-27 | Alexander Dribinsky | Circuit and method for controlling charge injection in radio frequency switches |
| US7890891B2 (en) | 2005-07-11 | 2011-02-15 | Peregrine Semiconductor Corporation | Method and apparatus improving gate oxide reliability by controlling accumulated charge |
| JP2007214825A (ja) * | 2006-02-09 | 2007-08-23 | New Japan Radio Co Ltd | 半導体スイッチ集積回路 |
| WO2007129583A1 (ja) | 2006-05-10 | 2007-11-15 | Advantest Corporation | スイッチ回路、フィルタ回路及び試験装置 |
| JP2008011503A (ja) * | 2006-05-31 | 2008-01-17 | Matsushita Electric Ind Co Ltd | 高周波スイッチ回路、高周波スイッチ装置、及び送信モジュール装置 |
| JP4832965B2 (ja) * | 2006-06-07 | 2011-12-07 | パナソニック株式会社 | スイッチ回路装置、スイッチ回路装置を用いた無線回路装置及びサンプリング回路装置 |
| JP4538016B2 (ja) * | 2007-03-23 | 2010-09-08 | パナソニック株式会社 | 高周波スイッチ装置および半導体装置 |
| JP4342569B2 (ja) * | 2007-04-17 | 2009-10-14 | 株式会社東芝 | 高周波スイッチ回路 |
| US7960772B2 (en) * | 2007-04-26 | 2011-06-14 | Peregrine Semiconductor Corporation | Tuning capacitance to enhance FET stack voltage withstand |
| US7719383B2 (en) * | 2007-04-30 | 2010-05-18 | Zeji Gu | High isolation electronic multiple pole multiple throw switch |
| EP2760136B1 (en) * | 2008-02-28 | 2018-05-09 | Peregrine Semiconductor Corporation | Method and apparatus for use in digitally tuning a capacitor in an integrated circuit device |
| US8723260B1 (en) | 2009-03-12 | 2014-05-13 | Rf Micro Devices, Inc. | Semiconductor radio frequency switch with body contact |
| JP4960414B2 (ja) | 2009-08-31 | 2012-06-27 | 株式会社東芝 | 半導体スイッチ |
| JP5735268B2 (ja) * | 2010-12-20 | 2015-06-17 | サムソン エレクトロ−メカニックス カンパニーリミテッド． | 高周波半導体スイッチ |
| US8493128B2 (en) * | 2011-04-30 | 2013-07-23 | Peregrine Semiconductor Corporation | RF switching system, module, and methods with improved high frequency performance |
| WO2013081551A1 (en) * | 2011-11-28 | 2013-06-06 | Nanyang Technology University | Spst switch, spdt switch, spmt switch and communication device using the same |
| JP5772581B2 (ja) | 2011-12-28 | 2015-09-02 | 三菱電機株式会社 | スイッチ回路 |
| US9590674B2 (en) | 2012-12-14 | 2017-03-07 | Peregrine Semiconductor Corporation | Semiconductor devices with switchable ground-body connection |
| US20150236798A1 (en) | 2013-03-14 | 2015-08-20 | Peregrine Semiconductor Corporation | Methods for Increasing RF Throughput Via Usage of Tunable Filters |
| CN104218931A (zh) * | 2013-06-05 | 2014-12-17 | 华为技术有限公司 | 开关、射频芯片及单板 |
| US9406695B2 (en) | 2013-11-20 | 2016-08-02 | Peregrine Semiconductor Corporation | Circuit and method for improving ESD tolerance and switching speed |
| US9654094B2 (en) | 2014-03-12 | 2017-05-16 | Kabushiki Kaisha Toshiba | Semiconductor switch circuit and semiconductor substrate |
| US9831857B2 (en) | 2015-03-11 | 2017-11-28 | Peregrine Semiconductor Corporation | Power splitter with programmable output phase shift |
| CN104993812B (zh) * | 2015-07-21 | 2017-10-03 | 中国电子科技集团公司第二十四研究所 | 具有陷波器结构的高隔离度射频开关 |
| US9948281B2 (en) | 2016-09-02 | 2018-04-17 | Peregrine Semiconductor Corporation | Positive logic digitally tunable capacitor |
| KR102624466B1 (ko) * | 2017-01-12 | 2024-01-15 | 삼성전자주식회사 | 다중 대역 안테나를 구비한 전자 장치 및 다중 대역 안테나를 구비한 전자 장치에서 스위칭 방법 |
| US10910714B2 (en) | 2017-09-11 | 2021-02-02 | Qualcomm Incorporated | Configurable power combiner and splitter |
| CN111742491B (zh) * | 2018-02-15 | 2024-04-16 | 株式会社村田制作所 | 开关电路、高频前端电路以及通信装置 |
| US10505530B2 (en) | 2018-03-28 | 2019-12-10 | Psemi Corporation | Positive logic switch with selectable DC blocking circuit |
| US10886911B2 (en) | 2018-03-28 | 2021-01-05 | Psemi Corporation | Stacked FET switch bias ladders |
| US10236872B1 (en) | 2018-03-28 | 2019-03-19 | Psemi Corporation | AC coupling modules for bias ladders |
| JP7293757B2 (ja) * | 2019-03-15 | 2023-06-20 | 株式会社村田製作所 | スイッチ回路、高周波モジュール及び通信装置 |
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