JP4635713B2 - スイッチ回路及び半導体装置並びに超音波診断装置、半導体テスタ - Google Patents

Description

本発明は、スイッチ回路及び半導体装置並びに超音波診断装置、半導体テスタに関する。

電源電圧より大きな入力信号を制御可能かつ、信号のオン・オフを低い損失で制御可能な、小型で大規模な半導体集積回路化できる図９（Ａ）に示す構成のスイッチ回路が、特許文献１に開示されている。

図９（Ａ）の主スイッチ回路１０は、それぞれ信号源８、負荷９が接続された入出力端子６、７を持つ双方向主スイッチ１の制御端子Ｇと、ゲート駆動用の正の電圧源３１およびグランドの間にそれぞれ逆阻止型駆動回路２ａ、２ｂが接続しており、逆阻止型駆動回路２ａ、２ｂと双方向主スイッチ１の間に容量１３からなる制御信号の保持回路３を設けている。双方向主スイッチ１は、２つのｎｃｈ型ＭＯＳＦＥＴ１１、１２が互いにソース端子を接して接続されている。

逆阻止型駆動回路２ａは、ｐｃｈ型ＭＯＳＦＥＴ１６ａと、このｐｃｈ型ＭＯＳＦＥＴ１６ａのドレイン端子とにアノード端子を接続したダイオード１５ａとから構成される。逆阻止型駆動回路２ｂは、ｎｃｈ型ＭＯＳＦＥＴ１４ｂと、このｎｃｈ型ＭＯＳＦＥＴ１４ｂのドレイン端子にカソード端子を接続したダイオード１５ｂとから構成される。制御信号ＳＤ、パルス駆動信号ＰＤを入力とする駆動信号生成回路１２４により、逆阻止型駆動回路２ａ、２ｂのオン・オフが制御される。

図９（Ａ）に示したスイッチ回路の動作を説明する。主スイッチ回路１０をオンにするには、制御信号ＳＤを“Ｌ”としてから、パルス駆動信号ＰＤを“Ｌ”とする。このときｐｃｈ型ＭＯＳＦＥＴ１６ａがオンになり、ｎｃｈ型ＭＯＳＦＥＴ１４ｂはオフになって、電圧源３１からｐｃｈ型ＭＯＳＦＥＴ１６ａ、ダイオード１５ａ、容量１３ならびにｎｃｈ型ＭＯＳＦＥＴ１１、１２のゲート・ソース間容量Ｃｇｓ、ｎｃｈ型ＭＯＳＦＥＴ１１、１２の内蔵ダイオード、信号源８、負荷９を電流が流れる。これにより容量１３ならびにｎｃｈ型ＭＯＳＦＥＴ１１、１２のゲート・ソース間容量Ｃｇｓが充電され、ｎｃｈ型ＭＯＳＦＥＴ１１、１２がオンになる。

主スイッチ回路１０をオフにするには、制御信号ＳＤを“Ｈ”としてから、パルス駆動信号ＰＤを“Ｌ”とする。このときｐｃｈ型ＭＯＳＦＥＴ１６ａはオフになり、ｎｃｈ型ＭＯＳＦＥＴ１４ｂがオンになって、容量１３ならびにゲート・ソース間容量Ｃｇｓからダイオード１５ｂ、ｎｃｈ型ＭＯＳＦＥＴ１４ｂ、グランド、信号源８、負荷９、オン状態のｎｃｈ型ＭＯＳＦＥＴ１１、１２を電流が流れる。これにより容量１３ならびにゲート・ソース間容量Ｃｇｓが放電されｎｃｈ型ＭＯＳＦＥＴ１１、１２がオフになる。

さらに図９（Ｂ）の駆動信号に示すように、双方向主スイッチ１のオン・オフの切換えならびに、オンまたはオフの状態を更新する時に、ｐｃｈ型ＭＯＳＦＥＴ１６ａまたはｎｃｈ型ＭＯＳＦＥＴ１４ｂのいずれか一方がパルス状にオンになる。オン・オフの切換えまたは更新後の制御信号ＳＤは、保持回路３の容量１３を十分大きく取ることで、次の切換えまたは状態の更新まで保持される。このようにして、双方向主スイッチ１のオン・オフを制御する。

特開２００４−３６３９９７号公報（図１と、（００１４）段落から（００２３）段落の記載。）

図９（Ａ）の従来技術の回路では、スイッチ回路がオフ状態の時の信号遮断性能、すなわち、入力信号が出力側にもれるノイズをいかに小さくできるかという性能が低い課題があった。

本発明の目的は、スイッチオフ時の信号遮断性能の改善と、スイッチ切換え時に発生するスパイク電圧の低減を低損失かつ小型の回路構成で実現することである。

本発明のスイッチ回路は、上記目的を達成するために、複数個のＭＯＳＦＥＴのソース端子を互いに接続し、該複数個のＭＯＳＦＥＴのドレイン端子がそれぞれ入出力端子である主スイッチと、該主スイッチの制御信号をオン・オフし、該制御信号に対して正負双方向の値をとる電圧をオフにする逆阻止型駆動回路と、該逆阻止型駆動回路と前記主スイッチの制御端子との間に配置した保持回路とを備えたスイッチ回路において、前記接続したＭＯＳＦＥＴのソース端子を接地電位に接続する短絡スイッチ回路を備えていると共に、該短絡スイッチ回路は、互いにソース端子を接続した複数個のＭＯＳＦＥＴを有し、該複数個のＭＯＳＦＥＴのドレイン端子が、前記主スイッチのソース端子接続部と接地電位とに接続され、かつ、前記短絡スイッチ回路が、該短絡スイッチ回路の複数個のＭＯＳＦＥＴ制御端子に接続する別の逆阻止型駆動回路と、該別の逆阻止型駆動回路と短絡スイッチ回路との間に配置された別の保持回路とを備えていることを特徴とする。

本発明のスイッチ回路によれば、入力信号が出力側にもれるノイズを小さくでき、貫通電流に起因して負荷の両端に発生するスパイク電圧も低減できる。

以下、本発明の詳細を図面に基づいて説明する。

図１（Ａ）は本実施例のスイッチ回路の回路図である。主スイッチ回路１０は、それぞれ信号源８、負荷９が接続された入出力端子６、７を備える双方向主スイッチ１ａの制御端子Ｇ１とゲート駆動用の正の電圧源３１およびグランドの間にそれぞれ逆阻止型駆動回路２ａ、２ｂが接続されており、逆阻止型駆動回路２ａ、２ｂと双方向主スイッチ１ａとの間に容量１３ａからなる制御信号の保持回路３ａが設けられている。

双方向主スイッチ１ａは、２つのｎｃｈ型ＭＯＳＦＥＴ１１ａ、１２ａが互いに主端子であるソース端子を接して接続し、別の主端子であるドレイン端子が入出力端子６、７に接続している。逆阻止型駆動回路２ａは、ｐｃｈ型ＭＯＳＦＥＴ１６ａと、ｐｃｈ型ＭＯＳＦＥＴ１６ａのドレイン端子にアノード端子を接続したダイオード１５ａとから構成される。逆阻止型駆動回路２ｂは、ｎｃｈ型ＭＯＳＦＥＴ１４ｂと、ｎｃｈ型ＭＯＳＦＥＴ１４ｂのドレイン端子にカソード端子を接続したダイオード１５ｂから構成される。逆阻止型駆動回路２ａ、２ｂのオン・オフを制御信号Ｓｅｔ１、制御信号Ｒｓｅｔ１で制御する。

さらに、ｎｃｈ型ＭＯＳＦＥＴ１１ａ、１２ａのソース端子とグランドの間に短絡スイッチ回路２１を配置した。すなわち、ｎｃｈ型ＭＯＳＦＥＴ１１ａ、１２ａのソース端子とグランドの間を接続する双方向主スイッチ１ｂと、双方向主スイッチ１ｂの制御端子Ｇ２とゲート駆動用の正の電圧源３１およびグランドの間にそれぞれ逆阻止型駆動回路２ｃ、２ｄを接続し、逆阻止型駆動回路２ｃ、２ｄと双方向主スイッチ１ｂとの間に、容量１３ｂからなる制御信号の保持回路３ｂを設けてある。双方向主スイッチ１ｂは、２つのｎｃｈ型ＭＯＳＦＥＴ１１ｂ、１２ｂが互いにソース端子を接して接続している。

逆阻止型駆動回路２ｃは、ｐｃｈ型ＭＯＳＦＥＴ１６ｂと、ｐｃｈ型ＭＯＳＦＥＴ１６ｂのドレイン端子にアノード端子が接続されたダイオード１５ｃとから構成される。逆阻止型駆動回路２ｄはｎｃｈ型ＭＯＳＦＥＴ１４ｂのドレイン端子にカソード端子を接続したダイオード１５ｄから構成される。逆阻止型駆動回路２ｃ、２ｄのオン・オフを制御信号Ｓｅｔ２、Ｒｓｅｔ２で制御する。

主スイッチ回路１０をオンにするには、まず制御信号Ｓｅｔ２を“Ｌ”として、ｎｃｈ型ＭＯＳＦＥＴ１１ｂ、１２ｂをオンにする。すなわちｐｃｈ型ＭＯＳＦＥＴ１６ｂをオンし、電圧源３１からｐｃｈ型ＭＯＳＦＥＴ１６ｂ、ダイオード１５ｃ、容量１３ｂならびにｎｃｈ型ＭＯＳＦＥＴ１１ｂ、１２ｂのゲート・ソース間容量Ｃｇｓ、ｎｃｈ型ＭＯＳＦＥＴ１２ｂの内蔵ダイオードを電流が流れる。これにより容量１３ｂならびにｎｃｈ型ＭＯＳＦＥＴ１１ｂ、１２ｂのゲート・ソース間容量Ｃｇｓが充電されｎｃｈ型ＭＯＳＦＥＴ１１ｂ、１２ｂがオンになる。

次に、制御信号Ｓｅｔ１を“Ｌ”とする。このときｐｃｈ型ＭＯＳＦＥＴ１６ａがオンになり、電圧源３１からｐｃｈ型ＭＯＳＦＥＴ１６ａ、ダイオード１５ａ、容量１３ａならびにｎｃｈ型ＭＯＳＦＥＴ１１ａ、１２ａのゲート・ソース間容量Ｃｇｓ、ｎｃｈ型ＭＯＳＦＥＴ１１ａ、１２ａの内蔵ダイオード、ｎｃｈ型ＭＯＳＦＥＴ１１ｂ、１２ｂ、信号源８、負荷９を電流が流れる。これにより容量１３ａならびにｎｃｈ型ＭＯＳＦＥＴ１１ａ、１２ａのゲート・ソース間容量Ｃｇｓが充電されｎｃｈ型ＭＯＳＦＥＴ１１ａ、１２ａがオンになる。この時、ｎｃｈ型ＭＯＳＦＥＴ１１ａ、１２ａのソース端子Ｓ１は、ｎｃｈ型ＭＯＳＦＥＴ１１ｂ、１２ｂにより低い抵抗でグランドに接続されているため負荷９に電流が流れにくくなっているので、図９（Ａ）に示した従来技術の回路に比べ負荷９の両端に発生するノイズが低減できる。ｎｃｈ型ＭＯＳＦＥＴ１１ｂ、１２ｂ、のオン・オフ切換え時にも電流が流れるが、この場合ｎｃｈ型ＭＯＳＦＥＴ１２ｂのドレイン端子がグランドに接続されているため、切換え時の電流はスイッチから直接グランドに流れ込み、負荷９に電流が流れにくくノイズが発生しにくい。ｎｃｈ型ＭＯＳＦＥＴ１１ａ、１２ａがオンした後、制御信号Ｒｓｅｔ２を“Ｈ”とし、ｎｃｈ型ＭＯＳＦＥＴ１１ｂ、１２ｂをオフにして、信号源８と負荷９を導通状態とする。

主スイッチ回路１０をオフにするには、オンにする場合と同様に、まず制御信号Ｓｅｔ２を“Ｌ”とし、ｎｃｈ型ＭＯＳＦＥＴ１１ｂ、１２ｂをオンにする。次に、制御信号Ｒｓｅｔ１を“Ｈ”とする。この時ｎｃｈ型ＭＯＳＦＥＴ１４ａがオンになり、容量１３ａならびにゲート・ソース間容量Ｃｇｓからダイオード１５ｂ、ｎｃｈ型ＭＯＳＦＥＴ１４ａ、グランド、信号源８、負荷９、オン状態のｎｃｈ型ＭＯＳＦＥＴ１１ａ、１２ａ、１１ｂ、１２ｂを電流が流れる。これにより容量１３ａならびにゲート・ソース間容量Ｃｇｓが放電されｎｃｈ型ＭＯＳＦＥＴ１１ａ、１２ａがオフになる。ｎｃｈ型ＭＯＳＦＥＴ１１ａ、１２ａがオフのとき，寄生容量等により入力信号より出力の負荷側に電流が流れる場合、ノイズが発生するが、ｎｃｈ型ＭＯＳＦＥＴ１１ａ、１２ａのソース端子Ｓ１はｎｃｈ型ＭＯＳＦＥＴ１１ｂ、１２ｂにより低い抵抗でグランドに接続されているため負荷９に電流が流れにくくなり、図９（Ａ）に示した従来技術の回路に比べ負荷９の両端に発生するノイズを低減できる。

このように本実施例のスイッチ回路では、ノイズが少なく、高い精度で信号のオン・オフ制御ができる。本実施例のスイッチ回路では、図１（Ｂ）の駆動信号に示すように、双方向主スイッチ１のオン・オフの切換えならびに、オンまたはオフの状態を更新する時にｐｃｈ型ＭＯＳＦＥＴ１６ａまたはｎｃｈ型ＭＯＳＦＥＴ１４ａのいずれか一方がパルス状にオンになる。オン・オフの切換えまたは更新後の制御信号は、保持回路３ａの容量１３ａを十分大きな値にしてあるので、次の切換えまたは状態の更新まで保持される。そのため、ｐｃｈ型ＭＯＳＦＥＴ１６ａまたはｎｃｈ型ＭＯＳＦＥＴ１４ａをパルス状にオンにしない場合と比較し、本実施例では損失を少なくできる。

双方向主スイッチ１ａがオン、双方向主スイッチ１ｂがオフで、信号源８から±Ｖｏの信号入力があったとき電圧源３１の電圧をＶｄｃとすると、制御端子Ｇ１の電位は最大Ｖｏ＋Ｖｄｃ、最小−Ｖｏ＋Ｖｄｃの間を変動する。このとき逆阻止型駆動回路２ａでは、制御端子Ｇ１の電位がＶｄｃより高い場合はダイオード１５ａによって、低い場合はオフ状態のｎｃｈ型ＭＯＳＦＥＴ１４ａによって回路をオフにするため、電流が流れない。また逆阻止型駆動回路２ｂでも、制御端子Ｇ１の電位がグランド電位（０Ｖ）より低い場合はダイオード１５ｂによって、高い場合はオフ状態のｐｃｈ型ＭＯＳＦＥＴ１６ａによって回路をオフにするため、電流が流れない。

同様に、双方向主スイッチ１ａがオン、双方向主スイッチ１ｂがオフで、信号源８から±Ｖｏの信号入力があったとき電圧源３１の電圧をＶｄｃとすると、制御端子Ｇ２の電位は最大Ｖｄｃ、最小−Ｖｏ＋Ｖｄｃの間を変動する。このとき逆阻止型駆動回路２ｃでは、制御端子Ｇ２の電位がＶｄｃより高い場合はダイオード１５ｃによって、低い場合はオフ状態のｐｃｈ型ＭＯＳＦＥＴ１６ｂによって回路をオフにするため、電流が流れない。また逆阻止型駆動回路２ｄでも、制御端子Ｇ２の電位がグランド電位（０Ｖ）より低い場合はダイオード１５ｄによって、高い場合はオフ状態のｎｃｈ型ＭＯＳＦＥＴ１４ｂによって回路をオフにするため、電流が流れない。

双方向主スイッチ１ａがオフ、双方向主スイッチ１ｂがオンで信号入力があった場合も同様に、逆阻止型駆動回路２ａ、２ｂ、２ｃ、２ｄがオフになるため、電流は流れない。このように本実施例の回路では、オン・オフ時の切換えもしくは更新時のみに電流が流れるため、損失を大幅に低減できる。

また、本実施例の回路では±Ｖｏの信号入力時の各素子の最大印加電圧はおおよそ、ｎｃｈ型ＭＯＳＦＥＴ１１ａ、１２ａではＶｏ、ｐｃｈ型ＭＯＳＦＥＴ１６ａ、ｎｃｈ型ＭＯＳＦＥＴ１４ａではＶｏ＋Ｖｄｃ、ダイオード１５ａ、１５ｂではＶｏ−Ｖｄｃであるから、それぞれの素子の耐圧をこれら印加電圧以上にすれば、０Ｖを中心に±Ｖｏの信号のオン・オフが可能となる。

図２（Ａ）は本実施例のスイッチ回路の回路図である。本回路は、入出力端子６、７を持つ双方向主スイッチ１ａの制御端子Ｇ１と電圧源３１の間にそれぞれ逆阻止型駆動回路２ｅ、２ｆが接続されており、逆阻止型駆動回路２ｅ、２ｆと双方向主スイッチの間に制御信号の保持回路３ｃが設けられている。双方向主スイッチ１ａは２つのｎｃｈ型ＭＯＳＦＥＴ１１ａ、１２ａが互いにソース端子を接して接続されている。逆阻止型駆動回路２ｅ、２ｆはｐｃｈ型ＭＯＳＦＥＴ１４ｅ、１４ｆと、そのドレイン端子にアノード端子が接続されたダイオード１５ｅ、１５ｆから構成される。

制御信号Ｓｅｔ１、Ｒｓｅｔ１により、逆阻止型駆動回路２ｅ、２ｆのオン・オフが制御される。保持回路３ｃは制御端子Ｇ１と、ｎｃｈ型ＭＯＳＦＥＴ１１ａ、１２ａのソースＳ１の間に接続された容量２４ｂ、ｎｃｈ型ＭＯＳＦＥＴ２２ａ、定電圧ダイオード２３ｂと、ｎｃｈ型ＭＯＳＦＥＴ２２ａのゲートとｎｃｈ型ＭＯＳＦＥＴ１１ａ、１２ａのソースＳ１の間に接続された容量２４ａ、ｎｃｈ型ＭＯＳＦＥＴ２２ｂ、定電圧ダイオード２３ａにより構成される。この回路は双方向主スイッチ１ａがオンの時にはｎｃｈ型ＭＯＳＦＥＴ２２ｂがオン、ｎｃｈ型ＭＯＳＦＥＴ２２ａがオフになり、双方向主スイッチ１ａがオフの時にはｎｃｈ型ＭＯＳＦＥＴ２２ｂがオフ、ｎｃｈ型ＭＯＳＦＥＴ２２ａがオンになるラッチ回路である。

さらに、ｎｃｈ型ＭＯＳＦＥＴ１１ａ、１２ａのソース端子とグランドの間に短絡スイッチ回路２６を配置した。すなわち、ｎｃｈ型ＭＯＳＦＥＴ１１ａ、１２ａのソース端子とグランドの間を接続する双方向主スイッチ１ｂと、双方向主スイッチ１ｂの制御端子Ｇ２とゲート駆動用の正の電圧源３１およびグランドの間にそれぞれ逆阻止型駆動回路２ｇ、２ｈが接続されており、逆阻止型駆動回路２ｇ、２ｈと双方向主スイッチ１ｂの間に制御信号の保持回路３ｄが設けられている。

双方向主スイッチ１ｂは２つのｎｃｈ型ＭＯＳＦＥＴ１１ｂ、１２ｂが互いにソース端子を接して接続されている。逆阻止型駆動回路２ｇ、２ｈはｐｃｈ型ＭＯＳＦＥＴ１４ｇ、１４ｈと、そのドレイン端子にアノード端子が接続されたダイオード１５ｇ、１５ｈから構成される。制御信号Ｓｅｔ２、Ｒｓｅｔ２により、逆阻止型駆動回路２ｇ、２ｈのオン・オフが制御される。保持回路３ｄは制御端子Ｇ２と、ｎｃｈ型ＭＯＳＦＥＴ１１ｂ、１２ｂのソースＳ２の間に接続された容量２４ｄ、ｎｃｈ型ＭＯＳＦＥＴ２２ｇ、定電圧ダイオード２３ｄと、ｎｃｈ型ＭＯＳＦＥＴ２２ｇのゲートとｎｃｈ型ＭＯＳＦＥＴ１１ｂ、１２ｂのソースＳ２の間に接続された容量２４ｃ、ｎｃｈ型ＭＯＳＦＥＴ２２ｈ、定電圧ダイオード２３ｃにより構成される。本回路が実施例１と異なる点は、保持回路３ｃ、３ｄと、それらに接続した逆阻止型駆動回路２ｅ、２ｆ、２ｇ、２ｈである。

本実施例のスイッチ回路をオフからオンに切換えるには、まず制御信号Ｓｅｔ２を“Ｌ”とし、ｎｃｈ型ＭＯＳＦＥＴ１１ｂ、１２ｂをオンにする。すなわちｐｃｈ型ＭＯＳＦＥＴ１４ｇをオンにし、電圧源３１からｐｃｈ型ＭＯＳＦＥＴ１４ｇ、ダイオード１５ｇ、容量２４ｄならびにｎｃｈ型ＭＯＳＦＥＴ１１ｂ、１２ｂのゲート・ソース間容量Ｃｇｓ、ｎｃｈ型ＭＯＳＦＥＴ１２ｂの内蔵ダイオードを電流が流れる。このとき当初はｎｃｈ型ＭＯＳＦＥＴ２２ｇもオン状態であるのでｎｃｈ型ＭＯＳＦＥＴ２２ｇにも電流が流れるが、このｎｃｈ型ＭＯＳＦＥＴ２２ｇのオン抵抗による電圧降下により、ｎｃｈ型ＭＯＳＦＥＴ２２ｇのドレイン端子が接続されたｎｃｈ型ＭＯＳＦＥＴ２２ｈのゲート電圧が上昇してオンになる。オンになったｎｃｈ型ＭＯＳＦＥＴ２２ｈによりｎｃｈ型ＭＯＳＦＥＴ２２ｇのゲート電圧が放電されオフになる。これによりｎｃｈ型ＭＯＳＦＥＴ１１ｂ、１２ｂのゲート・ソース間容量Ｃｇｓが電圧源３１の電圧Ｖｄｃまで充電されｎｃｈ型ＭＯＳＦＥＴ１１ｂ、１２ｂがオンになる。

次に、制御信号Ｓｅｔ１を“Ｌ”とする。このときｐｃｈ型ＭＯＳＦＥＴ１４ｅがオンになり、電圧源３１からｐｃｈ型ＭＯＳＦＥＴ１４ｅ、ダイオード１５ｅ、容量２４ｂならびにｎｃｈ型ＭＯＳＦＥＴ１１ａ、１２ａのゲート・ソース間容量Ｃｇｓ、ｎｃｈ型ＭＯＳＦＥＴ１１ａ、１２ａの内蔵ダイオード、信号源８、負荷９を電流が流れる。このとき当初はｎｃｈ型ＭＯＳＦＥＴ２２ａもオン状態であるのでｎｃｈ型ＭＯＳＦＥＴ２２ａにも電流が流れるが、このｎｃｈ型ＭＯＳＦＥＴ２２ａのオン抵抗による電圧降下により、ｎｃｈ型ＭＯＳＦＥＴ２２ａのドレイン端子が接続されたｎｃｈ型ＭＯＳＦＥＴ２２ｂのゲート電圧が上昇してオンになる。オンになったｎｃｈ型ＭＯＳＦＥＴ２２ｂによりｎｃｈ型ＭＯＳＦＥＴ２２ａのゲート電圧が放電されオフになる。

これによりｎｃｈ型ＭＯＳＦＥＴ１１ａ、１２ａのゲート・ソース間容量Ｃｇｓが電圧源３１の電圧Ｖｄｃまで充電されｎｃｈ型ＭＯＳＦＥＴ１１ａ、１２ａがオンになる。また、ｎｃｈ型ＭＯＳＦＥＴ１１ａ、１２ａのソース端子Ｓ１はｎｃｈ型ＭＯＳＦＥＴ１１ｂ、１２ｂによって低い抵抗でグランドに接続されているために負荷９には電流が流れにくくなっており、図９（Ａ）に示した従来技術の回路に比べ負荷９の両端に発生するノイズを低減できる。ｎｃｈ型ＭＯＳＦＥＴ１１ｂ、１２ｂのオン・オフ切換え時にも電流が流れるが、この場合ｎｃｈ型ＭＯＳＦＥＴ１２ｂのドレイン端子がグランドに接続されているため、切換え時の電流はスイッチから直接グランドに流れ込むため、負荷に電流が流れにくくノイズが発生しにくい。ｎｃｈ型ＭＯＳＦＥＴ１１ａ、１２ａがオンした後、Ｒｓｅｔ２を“Ｌ”とし、ｎｃｈ型ＭＯＳＦＥＴ１１ｂ、１２ｂをオフすることで信号源８と負荷９を導通状態とする。

スイッチ回路をオンからオフに切換えるには、オンする場合と同様にまず制御信号Ｓｅｔ２を“Ｌ”とし、ｎｃｈ型ＭＯＳＦＥＴ１１ｂ、１２ｂをオンにする。次に、制御信号Ｒｓｅｔ１を“Ｌ”とする。このときｐｃｈ型ＭＯＳＦＥＴ１４ｆがオンになり、ダイオード１５ｆ、ｐｃｈ型ＭＯＳＦＥＴ１４ｆ、容量２４ａ、信号源８、負荷９、オン状態のｎｃｈ型ＭＯＳＦＥＴ１１ａ、１２ａ、ｎｃｈ型ＭＯＳＦＥＴ１１ｂ、１２ｂを電流が流れる。このとき始めはｎｃｈ型ＭＯＳＦＥＴ２２ｂはオン状態であるが、ｎｃｈ型ＭＯＳＦＥＴ２２ｂのオン抵抗による電圧降下により、ｎｃｈ型ＭＯＳＦＥＴ２２ｂのドレイン端子にゲートが接続されたｎｃｈ型ＭＯＳＦＥＴ２２ａは、ゲート電圧が上昇してオンになる。これによりｎｃｈ型ＭＯＳＦＥＴ２２ｂのゲート電圧ならびに容量２４ａ、ゲート・ソース間容量Ｃｇｓが放電されｎｃｈ型ＭＯＳＦＥＴ２２ｂ、ｎｃｈ型ＭＯＳＦＥＴ１１ａ、１２ａがオフになる。ｎｃｈ型ＭＯＳＦＥＴ１１ａ、１２ａがオフのとき寄生容量等により入力信号から出力の負荷側に電流が流れる場合、負荷９の両端にノイズが発生するが、ｎｃｈ型ＭＯＳＦＥＴ１１ａ、１２ａのソース端子Ｓ１はｎｃｈ型ＭＯＳＦＥＴ１１ｂ、１２ｂにより低い抵抗でグランドに接続されているため負荷９には電流が流れにくく、図９（Ａ）に示した従来技術の回路に比べ負荷９の両端に発生するノイズが低減できる。このように本スイッチ回路により、ノイズの少ない高精度な信号のオン・オフ制御が可能となる。

本実施例の回路では図２（Ｂ）に示すような駆動信号を入力し、双方向主スイッチ１ａのオン・オフの切換えならびに、状態の更新時のみｐｃｈ型ＭＯＳＦＥＴ１４ｅ、ｐｃｈ型ＭＯＳＦＥＴ１４ｆ、ｐｃｈ型ＭＯＳＦＥＴ１４ｇ、ｐｃｈ型ＭＯＳＦＥＴ１４ｈをオンにし、逆阻止型駆動回路２ｅ、２ｆ、２ｇ、２ｈをオンにするため、実施例１と同様損失が少ない。また回路素子の耐圧も実施例１と同じ耐圧があればよく、図９（Ａ）に示した従来技術の回路に比べ小型にできる。さらに本実施例の回路では、保持回路３ｃ、３ｄにラッチ回路を用いているため、双方向主スイッチ１ａがオフの時にはそのゲート・ソース間がオンになっているｎｃｈ型ＭＯＳＦＥＴ２２ａ、２２ｇで短絡されている。このため、入力信号のｄｖ／ｄｔ影響でｎｃｈ型ＭＯＳＦＥＴ１１ａ、１２ａ、ｎｃｈ型ＭＯＳＦＥＴ１１ｂ、１２ｂのゲート・ドレイン間容量Ｃｇｄを介してゲートに電流Ｃｇｄ・ｄＶ／ｄｔが流れ込んでも、ｎｃｈ型ＭＯＳＦＥＴ２２ａ、２２ｇを通して放電されるので、オフからオンに誤動作しにくい。

また双方向主スイッチ１ａがオンの時には、ｎｃｈ型ＭＯＳＦＥＴ２２ｂ、２２ｈがオンしておりｎｃｈ型ＭＯＳＦＥＴ２２ａ、２２ｇのゲート・ソース間が短絡されるため、同様にｎｃｈ型ＭＯＳＦＥＴ２２ｂ、２２ｈが入力信号の影響で誤オンしにくく、双方向主スイッチ１ａのオンからオフへの誤動作も防ぐことができる。このため、本実施例のスイッチ回路では、よりｄＶ／ｄｔが高い、より大きな振幅や、高周波を多く含んだ入力信号を誤動作することなくオン・オフできる。また保持回路３ｃの容量２４ａ、２４ｂと定電圧ダイオード２３ａ、２３ｂとにより、制御端子Ｇに印加される電圧信号の変化が抑制されるので、誤動作の防止や素子の信頼性の向上に有効である。

図３（Ａ）は本実施例のスイッチ回路の回路図である。本実施例の回路は、入出力端子６、７を持つ双方向主スイッチ１ａの制御端子Ｇ１と電圧源３１との間に、それぞれ逆阻止型駆動回路２ｅ、２ｆを接続し、逆阻止型駆動回路２ｅ、２ｆと双方向主スイッチ１ａの間に制御信号の保持回路３ｃを設けている。

双方向主スイッチ１ａは、２つのｎｃｈ型ＭＯＳＦＥＴ１１ａ、１２ａが互いにソース端子を接して接続されている。逆阻止型駆動回路２ｅ、２ｆはｐｃｈ型ＭＯＳＦＥＴ１４ｅ、１４ｆと、それらの各ドレイン端子にアノード端子が接続されたダイオー１５ｅ、１５ｆから構成される。制御信号Ｓｅｔ１、Ｒｓｅｔ１により、逆阻止型駆動回路２ｅ、２ｆのオン・オフを制御する。保持回路３ｃは、制御端子Ｇ１と、ｎｃｈ型ＭＯＳＦＥＴ１１ａ、１２ａのソースＳ１の間に接続された容量２４ｂ、ｎｃｈ型ＭＯＳＦＥＴ２２ａ、定電圧ダイオード２３ｂと、ｎｃｈ型ＭＯＳＦＥＴ２２ａのゲートとｎｃｈ型ＭＯＳＦＥＴ１１ａ、１２ａのソースＳ１の間に接続された容量２４ａ、ｎｃｈ型ＭＯＳＦＥＴ２２ｂ、定電圧ダイオード２３ａにより構成される。

この保持回路３ｃは、双方向主スイッチ１ａがオンの時にはｎｃｈ型ＭＯＳＦＥＴ２２ｂがオンになり、ｎｃｈ型ＭＯＳＦＥＴ２２ａがオフになる。双方向主スイッチ１ａがオフの時にはｎｃｈ型ＭＯＳＦＥＴ２２ｂがオフ、ｎｃｈ型ＭＯＳＦＥＴ２２ａがオンになるラッチ回路である。さらに、ｎｃｈ型ＭＯＳＦＥＴ１１ａ、１２ａのソース端子Ｓ１とグランドとの間を接続する双方向主スイッチ１ｂと、双方向主スイッチ１ｂの制御端子Ｇ２とソース端子Ｓ２の間にｎｃｈ型ＭＯＳＦＥＴ２８が接続されている。双方向主スイッチ１ｂは２つのｎｃｈ型ＭＯＳＦＥＴ１１ｂ、１２ｂが互いにソース端子を接して接続されている。

本実施例のスイッチ回路をオフからオンに切換えるには、制御信号Ｓｅｔ１を“Ｌ”とする。このときｐｃｈ型ＭＯＳＦＥＴ１４ｅがオンになり、電圧源３１からｐｃｈ型ＭＯＳＦＥＴ１４ｅ、ダイオード１５ｅ、容量２４ａ、ｎｃｈ型ＭＯＳＦＥＴ１１ｂ、ｎｃｈ型ＭＯＳＦＥＴ１２ｂならびにｎｃｈ型ＭＯＳＦＥＴ１１ａ、ｎｃｈ型ＭＯＳＦＥＴ１２ａ、ｎｃｈ型ＭＯＳＦＥＴ２２ｂ、ｎｃｈ型ＭＯＳＦＥＴ２８のゲート・ソース間容量Ｃｇｓ、ｎｃｈ型ＭＯＳＦＥＴ１１ａ、ｎｃｈ型ＭＯＳＦＥＴ１２ａの内蔵ダイオード、信号源８、負荷９を電流が流れる。

このとき当初はｎｃｈ型ＭＯＳＦＥＴ２２ａもオン状態であるのでｎｃｈ型ＭＯＳＦＥＴ２２ａにも電流が流れるが、このｎｃｈ型ＭＯＳＦＥＴ２２ａのオン抵抗による電圧降下により、ｎｃｈ型ＭＯＳＦＥＴ２２ａのドレイン端子にゲートが接続されたｎｃｈ型ＭＯＳＦＥＴ２２ｂのゲート電圧が上昇してオンになる。オンになったｎｃｈ型ＭＯＳＦＥＴ２２ｂによりｎｃｈ型ＭＯＳＦＥＴ２２ａのゲート電圧が放電されオフになる。これによりｎｃｈ型ＭＯＳＦＥＴ１１ａ、１２ａ、２８のゲート・ソース間容量Ｃｇｓが電圧源３１の電圧Ｖｄｃまで充電されｎｃｈ型ＭＯＳＦＥＴ１１ａ、１２ａ、２８がオンになる。この時、ｎｃｈ型ＭＯＳＦＥＴ２８がオンになることでｎｃｈ型ＭＯＳＦＥＴ１１ｂ、１２ｂのゲート電圧ならびにゲート・ソース間容量Ｃｇｓが放電されｎｃｈ型ＭＯＳＦＥＴ１１ｂ、１２ｂがオフになる。本実施例では、ｎｃｈ型ＭＯＳＦＥＴ１１ｂ、１２ｂのオフへの切換わりタイミングを、ｎｃｈ型ＭＯＳＦＥＴ１１ａ、１２ａのオンへの切換わりタイミングより遅らせるような素子サイズにしたので、ｎｃｈ型ＭＯＳＦＥＴ１１ａ、１２ａのソース端子Ｓ１はｎｃｈ型ＭＯＳＦＥＴ１１ｂ、１２ｂにより低い抵抗でグランドに接続される。そのために、負荷９に電流が流れにくくなるので、図９（Ａ）に示した従来技術の回路に比べ負荷９の両端に発生するノイズを低減できる。

主スイッチ回路２５をオンからオフに切換えるには、制御信号Ｒｓｅｔ１を“Ｌ”とする。このときｐｃｈ型ＭＯＳＦＥＴ１４ｆがオンになり、ダイオード１５ｆ、ｐｃｈ型ＭＯＳＦＥＴ１４ｆ、容量２４ａ、信号源８、負荷９、オン状態のｎｃｈ型ＭＯＳＦＥＴ１１ａ、１２ａを電流が流れる。このとき始めはｎｃｈ型ＭＯＳＦＥＴ２２ｂはオン状態であるが、ｎｃｈ型ＭＯＳＦＥＴ２２ｂのオン抵抗による電圧降下により、ｎｃｈ型ＭＯＳＦＥＴ２２ｂのドレイン端子にゲートが接続されたｎｃｈ型ＭＯＳＦＥＴ２２ａ、１１ｂ、１２ｂは、それぞれのゲート電圧が上昇してオンになる。ｎｃｈ型ＭＯＳＦＥＴ２２ａをオンにすることにより、ｎｃｈ型ＭＯＳＦＥＴ２２ｂのゲート電圧ならびに容量２４ａ、ゲート・ソース間容量Ｃｇｓが放電されｎｃｈ型ＭＯＳＦＥＴ２２ｂ、１１ａ、１２ａがオフになる。ｎｃｈ型ＭＯＳＦＥＴ１１ａ、１２ａがオフのとき，寄生容量等により入力信号より出力の負荷側に電流が流れると、負荷９の両端にノイズが発生するが、ｎｃｈ型ＭＯＳＦＥＴ１１ａ、１２ａのソース端子Ｓ１はｎｃｈ型ＭＯＳＦＥＴ１１ｂ、１２ｂにより、低い抵抗でグランドに接続されているため、負荷９には電流が流れにくい。そのため、図９（Ａ）に示した従来技術の回路に比べ負荷の両端に発生するノイズを本実施例では低減できる。このように本実施例のスイッチ回路によって、ノイズが少ない高精度な信号のオン・オフ制御が可能となる。

本実施例の回路は図３（Ｂ）に示すような駆動信号を入力し、双方向主スイッチ１ａのオン・オフの切換え並びに、状態の更新時のみｐｃｈ型ＭＯＳＦＥＴ１４ｅ、１４ｆをオンにして逆阻止型駆動回路２ｅ、２ｆをオンにするので、実施例１と同様に損失が少ない。また素子の耐圧も実施例１の図１と同じ耐圧があればよく、図９（Ａ）に示した従来技術の回路に比べ小型化が可能である。さらに本実施例の回路では、逆阻止型駆動回路２ｅ、２ｆおよび保持回路３ｃを主スイッチ回路２５と短絡スイッチ回路２７とで共通化してあるので、回路規模を小さくでき、集積回路にする際のチップ面積をコンパクトにできる。

なお、実施例２と本実施例では保持回路３ｃ、３ｄに容量２４ａ、２４ｂ、２４ｃ、２４ｄを用いているが、ｎｃｈ型ＭＯＳＦＥＴ１２２ａ、２２ｂ、２２ｇ、２２ｈのゲート・ソース間容量Ｃｇｓが十分大きければ、これを容量２４ａ、２４ｂ、２４ｃ、２４ｄの代わりに用いることもできる。

図４は実施例１〜実施例３で説明したスイッチ回路をＳＯＩ半導体基板（Silicon on Insulator 半導体基板）に形成した半導体装置の説明図であり、図１のスイッチ回路の一部分についての断面構造を示す。図４では、支持基板４９であるＳｉ半導体基板上にＳｉＯ₂層５０が形成され、その上に形成されたｎ型Ｓｉ層５１、５２、６４、６５が、ＳｉＯ₂層５４、５５、５６、５７を埋め込んだトレンチ分離溝で分離されている。

図４の横型のｎｃｈ型ＭＯＳＦＥＴ７９、８０は、それぞれのゲート端子７６、ソース端子７７を互いに接続しており、図１のスイッチ回路の双方向主スイッチ１ａに相当する。図４でｐ型Ｓｉ層５３はチャネル、ｎ⁺ 型Ｓｉ層６０、６１はソース、ｎ型Ｓｉ層５１、５２はドレイン、ｎ⁺型Ｓｉ層５８、５９はドレインコンタクト層、６７、６９は絶縁ゲート電極、６６、７０はドレイン電極、６８はソース電極である。また図４には、スイッチである横型のｎｃｈ型ＭＯＳＦＥＴ７９、８０の付随素子の例として、それぞれゲート電圧安定用の容量８１とゲート保護のダイオード８２とを示している。なおｎ⁺ 型Ｓｉ層は、ｎ型Ｓｉ層と伝導型が同じでキャリア濃度は高い層を示す。

本実施例のスイッチ回路では素子間が絶縁膜であるＳｉＯ₂ で分離されているため、寄生容量が少なく、入出力信号の高周波数側や、大振幅領域での特性の劣化が少ない。

なお、本実施例では、サイズ低減の観点から、スイッチを構成するｎｃｈ型ＭＯＳＦＥＴのｐチャネル層を共通としているが、ｎ⁺ 型Ｓｉ層６０、６１の間にトレンチ分離溝を設けｎｃｈ型ＭＯＳＦＥＴ７９とｎｃｈ型ＭＯＳＦＥＴ８０とを分離しても何ら問題はない。

図５は本発明のスイッチ回路を誘電体分離半導体基板上に集積した半導体装置で、図１のスイッチ回路の一部分の断面構造を示す。図５で、支持基板４９であるＳｉ基板上にＳｉＯ₂層５０が形成され、その上に形成されたｎ型Ｓｉ層５１、５２、６４がＳｉＯ₂層５０で絶縁分離されている。図５では横型のｎｃｈ型ＭＯＳＦＥＴ７９、８０がそれぞれのゲート端子７６、ソース端子７７を互いに接続しており、図１のスイッチ回路の双方向主スイッチ１ａに相当する。ここでｐ型Ｓｉ層５３はチャネル、ｎ⁺ 型Ｓｉ層６０、６１はソース、ｎ型Ｓｉ層５１、５２はドレイン、ｎ⁺ 型Ｓｉ層５８、５９はドレインコンタクト層、６７、６９は絶縁ゲート電極、６６、７０はドレイン電極、６８はソース電極である。また図５には、ｎｃｈ型ＭＯＳＦＥＴ７９、８０の付随素子の例として、ゲート電圧安定用の容量８１を示す。

本実施例でも実施例４と同様に、素子間が絶縁膜であるＳｉＯ₂層で分離されているため、寄生容量が少なく、特に多数のスイッチを用いる場合において、入出力信号の高周波数側や、大振幅領域での特性の劣化が少ない。また、容易に高耐圧にできる。

なお、本実施例では、半導体基板上の素子サイズを低減するために、スイッチを構成するｎｃｈ型ＭＯＳＦＥＴのｐチャネル層を共通としているが、ｎ⁺ 型Ｓｉ層６０、６１の間にトレンチ分離溝を設けたり、ＳｉＯ₂層５０で分離した単結晶半導体領域を設けてｎｃｈ型ＭＯＳＦＥＴ７９とｎｃｈ型ＭＯＳＦＥＴ８０とを分離しても何ら問題はない。

図６は実施例１〜実施例５に示すスイッチ回路を用いて構成した、本実施例の超音波診断装置のブロック構成図である。図６で、実線は超音波送受信信号の流れを示し、破線は制御信号の流れを示す。図６に示すように、本実施例の超音波診断装置は、被験体の計測対象の部位に対して超音波を送受信する超音波探触子９９と、超音波探触子９９に送信波の送信フォーカス処理をして超音波送信する送信手段である送信回路系１００と、超音波探触子９９から出力される受信波の受信フォーカス処理をする整相手段を含む受信回路系１０１と、受信回路系１０１から出力される受信信号を用いて超音波断面像などを表示する表示画像情報出力するを超音波表示回路系１０２と、超音波表示回路系１０２から出力される超音波画像情報を表示する、例えばモニタなどの画像表示器１０３とを有する。

本実施例の超音波診断装置は、超音波探触子９９の振動子と送信回路系１００、受信回路系１０１の間で伝達される超音波信号の切換え装置に、実施例１〜実施例５に示すスイッチ回路を図７のスイッチ回路１０４として備えている。このスイッチ回路１０４は、図７に示すように送信回路系１００および受信回路系１０１と、超音波探触子９９の間に設けられ、超音波探触子９９内の超音波を送受信する複数の振動子に対して、複数の超音波送受信チャンネルの中から、１つの送受信チャンネルを選択する、あるいは全ての送受信チャンネルを遮断する。

本実施例の超音波診断装置は、実施例１〜実施例５に示すスイッチ回路を振動子と送信回路系、受信回路系の間で伝達される超音波信号の切換え装置に用いたことにより、スイッチ切換え時のスパイク電圧の低減、および、信号遮断性能の向上が可能である。スパイク電圧の低減により、スパイク電圧によって振動子で励起される超音波信号（ノイズ）、および受信回路系に入力される不要な超音波受信信号が低減される。また、基板への寄生容量が低減するために、高周波、大振幅の超音波信号を駆動可能となる。このように、本実施例の超音波診断装置によれば超音波信号のＳ／Ｎ比を改善し、超音波診断装置の画質の改善を図ることができる。

図８は実施例１〜実施例５に示すスイッチ回路を用いた本実施例の半導体テスタのブロック構成図である。図８において、実線は高圧信号の流れを示し、破線は制御信号の流れを示す。図８に示すように、半導体テスタは、被験体１１１の半導体に接触するプローブ１１２と、プローブ１１２に送信する試験信号を生成する試験信号発生装置１１５と、被験体１１１の半導体から出力される試験信号を測定する測定回路系１１６とを有する。

本実施例の半導体テスタは、プローブ１１２と試験信号発生装置１１５、測定回路系１１６の間で伝達される試験信号の切換え装置に、実施例１〜実施例５に示すスイッチ回路をスイッチ回路１１３として用いている。本実施例のスイッチ回路１１３は、試験信号発生装置１１５および測定回路系１１６と、プローブ１１２の間に設けられ、プローブ１１２内の複数の測定端子に対して、試験信号の印加または遮断を選択する。また、このスイッチ回路１１３は制御回路１１４によりオン・オフを制御される。

本実施例の半導体テスタは、実施例１〜実施例５に示すスイッチ回路を、測定端子と試験信号発生装置、測定回路系の間で伝達される試験信号の切換え装置に用いているので、スイッチ切換え時のスパイク電圧の低減、および、信号遮断性能が向上した。このようにスパイク電圧を低減できたので、被験体の半導体に印加されるノイズ、および受信回路系に入力されるノイズも低減してＳ／Ｎ比が改善し、半導体試験効率の改善を図ることができる。さらに、ディスクリートのリレー回路を用いることなく、半導体基板上に集積したスイッチ回路を用いるので、小型化、回路実装の簡易化が実現できる。

実施例１の回路図ならびに制御信号波形の説明図である。 実施例２の回路図ならびに制御信号波形の説明図である。 実施例３の回路図ならびに制御信号波形の説明図である。 実施例４の半導体装置の断面構造の説明図である。 実施例５の半導体装置の断面構造の説明図である。 実施例６の超音波診断装置のブロック構成図である。 実施例６の超音波診断装置のスイッチ回路部の詳細を示す構成図である。 実施例７の半導体テスタのブロック構成図である。 従来技術のの回路図ならびに制御信号波形の説明図である。

符号の説明

１、１ａ、１ｂ…双方向主スイッチ、２ａ〜２ｈ…逆阻止型駆動回路、３、３ａ〜３ｄ…保持回路、４、５…制御信号端子、６、７…入出力端子、８…信号源、９…負荷、１０、２５…主スイッチ回路、１１、１１ａ、１１ｂ、１２、１２ａ、１２ｂ、１４ａ、１４ｂ、２２ａ、２２ｂ、２２ｇ、２２ｈ、２８、７９、８０…ｎｃｈ型ＭＯＳＦＥＴ、１３、１３ａ、１３ｂ、１７、８１、２４ａ〜２４ｄ…容量、１４ｅ〜１４ｈ、１６ａ、１６ｂ…ｐｃｈ型ＭＯＳＦＥＴ、１５ａ〜１５ｈ、８２…ダイオード、１８、１９…抵抗、２０、３１…電圧源、２１、２６、２７…短絡スイッチ回路、２３ａ〜２３ｄ…定電圧ダイオード、４９…支持基板、５０、５４〜５７…ＳｉＯ₂ 層、５１、５２、６４、６５…ｎ型Ｓｉ層、５３、６３…ｐ型Ｓｉ層、５８〜６２、７８…ｎ⁺ 型Ｓｉ層、６６、７０…ドレイン電極、６７、６９…絶縁ゲート電極、６８…ソース電極、７２、７４、７５…電極、７６…ゲート端子、７７…ソース端子、９９…超音波探触子、１００…送信回路系、１０１…受信回路系、１０２…超音波表示回路系、１０３…画像表示器、１０４、１１３…スイッチ回路、１０５、１１４…制御回路、１１１…被験体、１１２…プローブ、１１５…試験信号発生装置、１１６…測定回路系、１２４…駆動信号生成回路。

Claims (11)

1. 複数個のＭＯＳＦＥＴのソース端子を互いに接続し、該複数個のＭＯＳＦＥＴのドレイン端子がそれぞれ入出力端子である主スイッチと、該主スイッチの制御信号をオン・オフし、該制御信号に対して正負双方向の値をとる電圧をオフにする逆阻止型駆動回路と、該逆阻止型駆動回路と前記主スイッチの制御端子との間に配置した保持回路とを備えたスイッチ回路において、
   前記接続したＭＯＳＦＥＴのソース端子を接地電位に接続する短絡スイッチ回路を備えていると共に、該短絡スイッチ回路は、互いにソース端子を接続した複数個のＭＯＳＦＥＴを有し、該複数個のＭＯＳＦＥＴのドレイン端子が、前記主スイッチのソース端子接続部と接地電位とに接続され、かつ、前記短絡スイッチ回路が、該短絡スイッチ回路の複数個のＭＯＳＦＥＴ制御端子に接続する別の逆阻止型駆動回路と、該別の逆阻止型駆動回路と短絡スイッチ回路との間に配置された別の保持回路とを備えていることを特徴とするスイッチ回路。
2. 請求項１に記載のスイッチ回路において、
   前記短絡スイッチ回路の別の保持回路が、容量であることを特徴とするスイッチ回路。
3. 請求項１に記載のスイッチ回路において、
   前記短絡スイッチ回路の別の保持回路が、複数の半導体スイッチ素子を備えたラッチ回路であることを特徴とするスイッチ回路。
4. 請求項１に記載のスイッチ回路において、
   前記逆阻止型駆動回路の正負双方向のそれぞれの耐電圧の絶対値が、前記制御端子への信号源と、前記入出力端子の電位差の絶対値以上であることを特徴とするスイッチ回路。
5. 請求項１に記載のスイッチ回路において、
   前記短絡スイッチ回路の複数個のＭＯＳＦＥＴ制御端子が、前記逆阻止型駆動回路と前記主スイッチの制御端子との間に配置された保持回路に接続されていることを特徴とするスイッチ回路。
6. 複数個のＭＯＳＦＥＴのソース端子を互いに接続し、該複数個のＭＯＳＦＥＴのドレイン端子がそれぞれ入出力端子である主スイッチと、該主スイッチの制御信号をオン・オフし、該制御信号に対して正負双方向の値をとる電圧をオフにする逆阻止型駆動回路と、該逆阻止型駆動回路と前記主スイッチの制御端子との間に配置した保持回路とを備えたスイッチ回路を、絶縁膜で素子形成領域を分離した半導体基板に形成した半導体装置において、
   前記絶縁膜で分離した素子形成領域に、前記接続したＭＯＳＦＥＴのソース端子を接地電位に接続する短絡スイッチ回路を形成すると共に、前記絶縁膜で分離した素子形成領域に形成した短絡スイッチ回路は、互いにソース端子を接続した複数個のＭＯＳＦＥＴを有し、該複数個のＭＯＳＦＥＴのドレイン端子が、前記主スイッチのソース端子接続部と接地電位とに接続され、かつ、前記絶縁膜で分離した素子形成領域に形成した短絡スイッチ回路が、該短絡スイッチ回路の複数個のＭＯＳＦＥＴ制御端子に接続する別の逆阻止型駆動回路と、該別の逆阻止型駆動回路と短絡スイッチ回路との間に配置された別の保持回路とを備えていることを特徴とする半導体装置。
7. 請求項６に記載の半導体装置において、
   前記絶縁膜で分離した素子形成領域に形成した短絡スイッチ回路は、前記短絡スイッチ回路の複数個のＭＯＳＦＥＴ制御端子が、前記逆阻止型駆動回路と前記主スイッチの制御端子との間に配置した保持回路に接続されていることを特徴とする半導体装置。
8. 被検体に超音波を照射する探触子と、該探触子に超音波信号を送信する送信回路系と、前記探触子の出力信号を受信する受信回路系と、該受信回路系の出力信号を入力して画像表示情報を出力する表示回路系と、該表示情報を入力して画像表示する画像表示器とを備えた超音波診断装置において、
   前記探触子に送信回路系と受信回路系との接続を切り替えるスイッチ回路を有し、該スイッチ回路は、複数個のＭＯＳＦＥＴのソース端子を互いに接続され、該複数個のＭＯＳＦＥＴのドレイン端子がそれぞれ入出力端子である主スイッチ、該主スイッチの制御信号をオン・オフし、該制御信号に対して正負双方向の値をとる電圧をオフにする逆阻止型駆動回路、該逆阻止型駆動回路と前記主スイッチの制御端子との間に配置された保持回路を備えたスイッチ回路と、前記接続したＭＯＳＦＥＴのソース端子を接地電位に接続する短絡スイッチ回路とを備え、該短絡スイッチ回路は、互いにソース端子を接続した複数個のＭＯＳＦＥＴを有し、該短絡スイッチ回路の複数個のＭＯＳＦＥＴのドレイン端子は、前記主スイッチのソース端子接続部と接地電位とに接続されていると共に、前記短絡スイッチ回路は、短絡スイッチ回路の複数個のＭＯＳＦＥＴ制御端子に接続する別の逆阻止型駆動回路と、該別の逆阻止型駆動回路と短絡スイッチ回路との間に配置された別の保持回路とを備えていることを特徴とする超音波診断装置。
9. 請求項８に記載の超音波診断装置において、
   前記短絡スイッチ回路の複数個のＭＯＳＦＥＴ制御端子は、前記逆阻止型駆動回路と前記主スイッチの制御端子との間に配置された保持回路に接続されていることを特徴とする超音波診断装置。
10. 被検体に試験信号を加えるプローブと、該プローブに試験信号を送信する試験信号発生装置と、前記プローブの出力信号を測定する測定回路系とを備えた半導体テスタにおいて、
    前記プローブに試験信号発生装置と測定回路系との接続を切り替えるスイッチ回路と、該スイッチ回路の制御回路とを有し、該スイッチ回路が、複数個のＭＯＳＦＥＴのソース端子を互いに接続され、該複数個のＭＯＳＦＥＴのドレイン端子がそれぞれ入出力端子である主スイッチ、該主スイッチの制御信号をオン・オフし、該制御信号に対して正負双方向の値をとる電圧をオフにする逆阻止型駆動回路、該逆阻止型駆動回路と前記主スイッチの制御端子との間に配置された保持回路を備えたスイッチ回路と、前記接続されたＭＯＳＦＥＴのソース端子を接地電位に接続する短絡スイッチ回路とを有し、該短絡スイッチ回路が、互いにソース端子を接続した複数個のＭＯＳＦＥＴを有し、該短絡スイッチ回路の複数個のＭＯＳＦＥＴのドレイン端子が、前記主スイッチのソース端子接続部と接地電位とに接続されていると共に、前記短絡スイッチ回路は、短絡スイッチ回路の複数個のＭＯＳＦＥＴ制御端子に接続する別の逆阻止型駆動回路と、該別の逆阻止型駆動回路と短絡スイッチ回路との間に配置した別の保持回路とを備えていることを特徴とする半導体テスタ。
11. 請求項１０に記載の半導体テスタにおいて、
    前記短絡スイッチ回路の複数個のＭＯＳＦＥＴ制御端子は、前記逆阻止型駆動回路と前記主スイッチの制御端子との間に配置された保持回路に接続されていることを特徴とする半導体テスタ。

Images