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JPH09266268A - 半導体装置の製造方法および半導体装置のパッケージ - Google Patents

半導体装置の製造方法および半導体装置のパッケージ

Info

Publication number
JPH09266268A
JPH09266268A JP8074571A JP7457196A JPH09266268A JP H09266268 A JPH09266268 A JP H09266268A JP 8074571 A JP8074571 A JP 8074571A JP 7457196 A JP7457196 A JP 7457196A JP H09266268 A JPH09266268 A JP H09266268A
Authority
JP
Japan
Prior art keywords
main surface
hole
metal foil
semiconductor device
insulating substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP8074571A
Other languages
English (en)
Inventor
Masaki Watanabe
正樹 渡辺
Akiyoshi Sawai
章能 澤井
Kiichi Narutaki
喜一 鳴瀧
Tomoaki Hashimoto
知明 橋本
Masatoshi Yasunaga
雅敏 安永
Jun Shibata
潤 柴田
Hiroshi Seki
博司 関
Kazuhiko Kurabuchi
和彦 蔵渕
Katsunori Asai
勝乗 浅井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Semiconductor Engineering Corp
Mitsubishi Electric Corp
Original Assignee
Renesas Semiconductor Engineering Corp
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Semiconductor Engineering Corp, Mitsubishi Electric Corp filed Critical Renesas Semiconductor Engineering Corp
Priority to JP8074571A priority Critical patent/JPH09266268A/ja
Priority to US08/738,935 priority patent/US6005289A/en
Priority to TW085113595A priority patent/TW332962B/zh
Priority to DE19650296A priority patent/DE19650296A1/de
Priority to CNB961179139A priority patent/CN1138302C/zh
Priority to KR1019960071161A priority patent/KR100213857B1/ko
Publication of JPH09266268A publication Critical patent/JPH09266268A/ja
Priority to US09/400,912 priority patent/US6256875B1/en
Pending legal-status Critical Current

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Abstract

(57)【要約】 【課題】 プリント基板型ボール・グリッド・アレイの
プリント基板に形成される配線の間隔を狭くする。 【解決手段】 配線層２０ａ，２２ａは、メッキが施さ
れていない分だけ従来より薄く形成されている。また、
配線層１９ａ，２３ａは、メッキが一層だけであるた
め、従来より薄く形成されている。薄く形成されている
配線層１９ａ，２０ａ，２２ａ，２３ａは、配線間隔を
狭く形成しやすくなっている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、プリント基板型
ボール・グリッド・アレイ（以下ＢＧＡという。）パッ
ケージを備える半導体装置の製造方法および半導体装置
のパッケージに関し、特に複数のプリント配線基板を積
層してなるプリント基板型ＢＧＡパッケージを備える半
導体装置の製造方法および半導体装置のパッケージに関
するものである。
【０００２】
【従来の技術】図５７は従来の半導体装置の構成を示す
断面図である。図５７において、１はプリント基板型Ｂ
ＧＡパッケージを備える半導体装置、２は半導体装置１
内に設置されたチップ、３はチップ２を載置するスラ
グ、４はスラグ３にチップを接着するダイボンド樹脂、
５はチップ２の周囲に設けられその一方主面にスラグ３
が接着された枠、６は枠５とスラグ３を接着する接着
剤、７は枠５の他方主面に形成された半田ボール、８は
チップ２と枠５との間の電気的接続を行うためのワイ
ヤ、９はチップ２を収納するために枠５の中央部に形成
されたキャビティ、１０はキャビティ９を埋めてチップ
２を密封するための封止樹脂、１１は枠５の他方主面に
開口部を取り囲むように形成され封止樹脂１０の流出を
防止するダムである。
【０００３】枠５は、積層された２枚の両面プリント基
板１５，１６および両面プリント基板１５，１６を接着
するためのプリプレグ１７で構成されている。両面プリ
ント基板１５は、絶縁基板１８の両面に配線層１９，２
０を有している。また、両面プリント基板１６は、絶縁
基板２１の両面に配線層２２，２３を有している。両面
プリント基板１５，１６の両側の配線層１９，２０間お
よび配線層２２，２３間は、インタースティシャルバイ
アホールによって配線される。また、両面プリント基板
１５，１６間は、スルーホール２４によって配線され
る。そして、半導体装置１が搭載されるボードとチップ
２との間の信号および電源のやり取りは、ワイヤ８と配
線層１９，２０，２２，２３とスルーホール２４、イン
タースティシャルバイアホール２５および半田ボール７
等を介して行われる。
【０００４】次に、図５７に示した従来のプリント基板
型ＢＡＧパッケージの製造方法について図４３ないし図
５７を用いて説明する。まず、両面に銅箔３０，３１が
ラミネートされた両面プリント基板１５が準備される
（図４３参照。）。次に、両面プリント基板１５を貫通
する、インタースティシャルバイアホール用の孔３２が
形成される（図４４参照。）。そして、孔３２が形成さ
れた両面プリント基板１５に銅メッキが施されて銅メッ
キ層３３が形成されることにより、インタースティシャ
ルバイアホール２５が形成される（図４５参照。）。さ
らに、図４６に示すように、インタースティシャルバイ
アホール２５が樹脂３４で埋められ、両面プリント基板
１５を貫通する隙間がなくなる。次に、両面プリント基
板１５の配線層２０がパターニングされる（図４７参
照。）。また、図４３から図４７に示した工程と同様の
工程を経て、樹脂３４で埋められたインタースティシャ
ルバイアホール２５が形成されるとともに配線層２２が
パターニングされた両面プリント基板１６（図４８参
照。）が準備される。両面プリント基板１６には、銅箔
３５，３６およびその上に形成された銅メッキ層３７が
ある。
【０００５】次に、図４７に示した両面プリント基板１
５と図４８に示した両面プリント基板１６がプリプレグ
１７で接着され、両面プリント基板１５と両面プリント
基板１６の集合体である積層プリント基板３８が形成さ
れる（図４９参照。）。積層プリント基板３８の中央部
の両面プリント基板１５，１６間には、図５７に示した
キャビティ９を形成するための空洞３９が設けられる。
積層プリント基板３８のプリプレグ１７が挿入されてい
る領域４１に、積層プリント基板３８を貫通する孔４０
が形成される（図５０参照。）。そして、孔４０が形成
された積層プリント基板３８に銅メッキが施されて銅メ
ッキ層４２が形成されることにより、スルーホール２４
が形成される（図５１参照。）。銅メッキを施すために
積層プリント基板３８がメッキ液に浸される。しかし、
この時、インタースティシャルバイアホール２５が樹脂
埋めされているなどの処置が施されており、空洞３９が
密封されているため、メッキ液は空洞３９内に侵入しな
い。次に、図５２に示すようにスルーホール２４が樹脂
４３で埋められる。そして、配線層１９がパターニング
される（図５３参照。）。同時に、空洞３９の上部領域
４４にある配線層１９の銅箔３０および銅メッキ層３
３，４２が除去される。そして、上部領域４４内の絶縁
基板１８をルーターにより開口して、開口部４５が形成
される。開口後、ニッケル・金メッキが施され、銅メッ
キ層３７，４２の上に、ニッケル・金メッキ層４６が形
成される（図５４参照。）。
【０００６】次に、図５５に示すように配線層２３がパ
ターニングされる。この時同時に、空洞３９の下部領域
４７にある銅箔３５および銅メッキ層３７，４２が除去
される。そして、図５６に示すように、下部領域４７内
に開口部４８が形成されることによって枠５が完成し、
接着剤６によってこの枠５にスラグ３が接着される。
【０００７】チップ２をスラグ３にダイボンド樹脂４で
接着し、チップ２とニッケル・金メッキ層４６間をワイ
ヤ８で接続する。ダム１１が貼り付けられた後に、キャ
ビティ９に封止樹脂１０が充填されてパッケージの封止
がなされる。その後、半田ボール７が配線層１９のニッ
ケル・金メッキ層４６の上に形成され、プリント基板型
ＢＧＡパッケージが完成する（図５７参照。）。
【０００８】
【発明が解決しようとする課題】従来の半導体装置およ
びその製造方法は以上のように構成されているので、配
線層２０，２２の銅箔３１，３６の上には銅メッキ層３
３，３７が形成され、配線層１９，２３の銅箔３０，３
７の上には２重に銅メッキ層３３または３７と銅メッキ
層４２が形成されるため、配線層１９，２０，２２，２
３が厚くなり、配線層１９，２０，２２，２３に形成さ
れるパターンピッチを小さくすることが困難であるとい
う問題があった。
【０００９】この問題点について、図５８，図５９を用
いて説明する。図５８は配線層５０Ａが銅箔５２と銅メ
ッキ層５１で形成されている場合について最小ピッチで
パターンを形成したときの状態を示す断面図である。形
成されたパターンはパターニングの条件で決まる所定の
傾斜５３を持つ。図５８において、５５は最小限必要な
パターン間の間隔、５４はパターンのピッチを示してい
る。図５９は配線層５０Ｂが銅箔５２のみで形成されて
いる場合について最小ピッチでパターンを形成したとき
の状態を示す断面図である。図５８のパターンの断面と
同様に、図５９のパターンはパターニングの条件で決ま
る所定の傾斜５３を持つ。図５９において、５５は最小
限必要なパターン間の間隔、５６はパターンのピッチを
示している。図５８と図５９を比較して分かるように、
ピッチ５６に比べてピッチ５４が広くなり、配線層の厚
みが増すと配線パターを狭ピッチにすることが難しくな
る。
【００１０】また、メッキを施す工程として、スルーホ
ール２４とインタースティシャルバイアホール２５のメ
ッキを別々に行わなければならないため、製造工程数が
多くなるという問題がある。
【００１１】さらに、製造工程おいて、スルーホール２
４の形成時に積層プリント基板３８をメッキ液に浸す必
要があるため、インタースティシャルバイアホール２４
を樹脂で埋める工程を省略することができないという問
題がある。
【００１２】この発明は上記の問題点を解消するために
なされたもので、スルーホールとインタースティシャル
バイアホールのメッキを同時に行うことによって製造工
程数を削減することを目的とし、また、インタースティ
シャルバイアホールを形成するためのメッキにおいて銅
箔にメッキ層が形成されないようにすることで狭ピッチ
のパターニングを容易にすることを目的とする。さら
に、樹脂でインタースティシャルバイアホールを埋める
工程を省略可能なプリント基板型ＢＧＡパッケージを有
する半導体装置の製造方法を得ることを目的とする。
【００１３】
【課題を解決するための手段】第１の発明に係る半導体
装置の製造方法は、絶縁基板、該絶縁基板の第１の主面
に形成された第１の金属箔、および第２の主面に形成さ
れた第２の金属箔を有し、前記第１の金属箔を貫通して
前記第２の金属箔に達するとともに該第２の金属箔で蓋
をされた第１の孔が形成されている第１のプリント基板
を準備する工程と、前記第１の孔に蓋をしている領域を
残して前記第２の金属箔をパターニングする工程と、前
記第１の孔に蓋をしている領域に面し、かつ密封されて
いる空洞を形成するように所定の部材を前記絶縁基板の
前記第２の主面に接着する工程と、前記第１の孔にメッ
キを施して前記第１および第２の金属箔を接続する第１
の導電経路を形成する工程と、前記第１の導電経路を形
成する工程の後に、前記第１のプリント基板と前記所定
の部材を含む集合体に対し前記空洞に達する開口部を形
成する工程とを備えて構成される。
【００１４】第２の発明に係る半導体装置の製造方法
は、第１の発明の半導体装置の製造方法において、前記
第１のプリント基板を準備する工程は、前記絶縁基板の
前記第１の主面に前記第１の金属箔を形成する工程と、
前記絶縁基板と前記第１の金属箔を貫通する前記第１の
孔を形成する工程と、前記絶縁基板の前記第２の主面に
前記第２の金属箔をラミネートする工程とを備えて構成
される。
【００１５】第３の発明に係る半導体装置の製造方法
は、第１の発明の半導体装置の製造方法において、前記
第１のプリント基板を準備する工程は、前記第１および
第２の主面にそれぞれ前記第１および第２の金属箔が設
けられている前記絶縁基板を準備する工程と、前記第１
の孔を形成すべき領域に前記第１の金属箔をパターニン
グする工程と、パターニングされた前記第１の金属箔側
からレーザ光線を照射する工程とを備えて構成される。
【００１６】第４の発明に係る半導体装置の製造方法
は、第１、第２または第３の発明の半導体装置の製造方
法において、前記所定の部材は、前記絶縁基板の前記第
２の主面と接着される第１の主面、第２の主面、および
該第２の主面に形成された第３の金属箔を有する積層体
を含み、前記第１の導電経路を形成する工程の前に、前
記第３の金属箔から前記第１の金属箔へ貫通する第２の
孔を形成する工程をさらに備え、前記第１の導電経路を
形成する工程において、前記第３の金属箔と前記第１の
金属箔を接続する第２の導電経路を同時に形成すること
を特徴とする。
【００１７】第５の発明に係る半導体装置の製造方法
は、第４の発明の半導体装置の製造方法において、前記
積層体は、前記第３の金属箔が形成された第１の主面、
第２の主面、および該第２の主面に形成された第４の金
属箔を有する第２のプリント基板を含み、前記第１の導
電経路を形成する工程の前に、前記第１のプリント基板
に対し前記第３の金属箔を貫通して前記第４の金属箔に
達するとともに該第４の金属箔で蓋をされた第３の孔を
形成する工程をさらに備えて構成される。
【００１８】第６の発明に係る半導体装置の製造方法
は、第５の発明の半導体装置の製造方法において、前記
積層体は、第１の主面に前記第３の金属箔を有するとと
もに第２の主面に凹部を有する絶縁基体、および第１の
主面に第４の金属箔を有するとともに第２の主面に第５
の金属箔を有し、前記第４の金属箔を貫通して前記第５
の金属箔に達するとともに該第５の金属箔で蓋をされた
第３の孔が形成されている第２のプリント基板を準備す
る工程と、前記第３の孔に蓋をしている領域を残して前
記第５の金属箔をパターニングする工程と、前記絶縁基
体の前記第２の主面と前記第２のプリント基板の第２の
主面を接着する工程と、前記第３の孔にメッキを施して
前記第４および第５の金属箔を接続する第３の導電経路
を形成する工程とを経て形成されることを特徴とする。
【００１９】第７の発明に係る半導体装置の製造方法
は、第１ないし第６のいずれかの半導体装置の製造方法
において、前記第１の孔は、スリット状の孔を含むこと
を特徴とする。
【００２０】第８の発明に係る半導体装置の製造方法
は、第７の発明の半導体装置の製造方法において、前記
開口部を形成する工程は、前記スリット状の孔の外壁を
残してその内壁を削り取って該スリット状の孔の底部断
面を露出させる工程と、前記スリット状の孔の前記外壁
の上部をザグリ加工によって削り取る工程と、前記スリ
ット状の孔の前記底部上にパッドを形成する工程とを備
えて構成される。
【００２１】第９の発明に係る半導体装置のパッケージ
は、半導体チップを載置するためのキャビティが形成さ
れる部分が中空になるように積層された複数の両面プリ
ント基板を備える半導体装置のパッケージであって、前
記複数の両面プリント配線基板のうちの少なくとも一つ
は、第１および第２の主面並びに前記第１の主面から第
２の主面へ貫通する貫通孔を有する絶縁基板と、前記絶
縁基板の前記第１の主面に配設され、前記貫通孔と一致
する開口部を有する第１の金属箔と、前記絶縁基板の前
記第２の主面に配設され、前記貫通孔の蓋となる領域を
有する第２の金属箔と、前記貫通孔内に配設され前記第
１の金属箔と前記第２の金属箔とを接続する金属配線と
を備えて構成される。
【００２２】第１０の発明に係る半導体装置のパッケー
ジは、第９の発明の半導体装置のパッケージにおいて、
前記貫通孔は、スリット状の孔を含むことを特徴とす
る。
【００２３】第１１の発明に係る半導体装置のパッケー
ジは、半導体チップを載置するためのキャビティを囲
む、積層された複数の両面プリント基板を備える半導体
装置のパッケージであって、前記複数の両面プリント配
線基板のうちの少なくとも一つは、第１および第２の主
面、前記キャビティを構成するための開口部を有する絶
縁基板と、前記絶縁基板の前記第１の主面に配設された
第１の配線層と、前記絶縁基板の前記第２の主面に配設
された第２の配線層と、前記第１の配線層に設けられた
第１のパッドと、前記第２の配線層の前記第１の主面の
側に設けられた第２のパッドとを備えて構成される。
【００２４】第１２の発明に係る半導体装置のパッケー
ジは、半導体チップを載置するためのキャビティが形成
される部分が中空になるように積層された複数の両面プ
リント基板を備える半導体装置のパッケージであって、
前記複数の両面プリント配線基板のうちの少なくとも一
つは、第１および第２の主面並びに前記第１の主面から
第２の主面へ貫通するスリット状の貫通孔を有する絶縁
基板と、前記絶縁基板の前記第１の主面に配設され、前
記貫通孔と一致する開口部を有する第１の配線層と、前
記絶縁基板の前記第２の主面に配設され、前記貫通孔と
一致する開口部を有する第２の配線層と、前記貫通孔内
に配設され前記第１の配線層と前記第２の配線層の間を
接続する金属配線とを備えて構成される。
【００２５】
【発明の実施の形態】
実施の形態１．以下この発明の実施の形態１による半導
体装置の製造方法について説明する。図１ないし図１４
はそれぞれ半導体装置の製造の一工程を示す断面図であ
る。図１に示す工程から図１４に示す工程までを順に経
ることによって実施の形態１による半導体装置が完成す
る。まず、図１に示すように、絶縁基板１８の一方主面
に銅箔３０が形成されたプリント基板１５ｂが準備され
る。プリント基板１５ｂは銅箔と絶縁基板からなる一種
の積層体である。図２に示すように、このプリント基板
１５ｂを貫通する、インタースティシャルバイアホール
用の孔６０が形成される。次に、銅箔３１ａが絶縁基板
１８の他方主面にラミネートされ、両面プリント基板１
５ａが形成される（図３参照。）。そして、図４に示す
ように配線層２０ａの銅箔３１ａがパターニングされ
る。この時、孔６０の蓋をしている領域６１の銅箔３１
ａは、エッチングされずに残される。この時、パターニ
ングされる配線層２０ａは、銅箔３１ａだけで構成され
ているので、図４７に示した配線層２０のパターニング
に比べて配線パターンのピッチを狭くすることができ
る。また、図１ないし図４に示した工程と同様の工程を
経て、インタースティシャルバイアホール用の孔６２が
形成されるとともに配線層２２ａがパターニングされた
両面プリント基板１６ａ（図５参照。）が準備される。
ただし、インタースティシャルバイアホール用の孔６２
が形成されている領域６３の銅箔３６ａは残される。パ
ターニングされている配線層２２ａは、銅箔３６ａだけ
で構成されているので、図４８に示したパターニングさ
れる配線層２２に比べて配線パターンのピッチを狭くす
ることができる。次に、図４に示した両面プリント基板
１５ａと図５に示した両面プリント基板１６ａがプリプ
レグ１７で接着され、両面プリント基板１５ａと両面プ
リント基板１６ａの集合体である積層プリント基板３８
ａが形成される（図６参照。）。積層プリント基板３８
ａの中央部の両面プリント基板１５ａ，１６ａ間には、
プリプレグ１７が挿入されずに、キャビティを形成する
ための空洞３９が設けられる。積層プリント基板３８ａ
のプリプレグ１７が挿入されている領域６４に、積層プ
リント基板３８ａを貫通する孔６５が形成される（図７
参照。）。そして、孔６５が形成された積層プリント基
板３８ａに銅メッキが施されて銅メッキ層６６が形成さ
れることにより、スルーホール２４およびインターステ
ィシャルバイアホール２５ａが形成される（図８参
照。）。その際、銅箔３１ａ，３６ａは、従来よりある
洗浄技術によりメッキ層６６と接触する面について金属
面が露出されていることはいうまでもない。銅メッキを
施すために積層プリント基板３８ａがメッキ液に浸され
る。しかし、図７に示したように、インタースティシャ
ルバイアホール用の孔６０，６２が銅箔３１ａ、３６ａ
によって蓋されており、空洞３９が密封されているた
め、メッキ液は空洞３９内に侵入しない。
【００２６】次に、図９に示すようにスルーホール２４
およびインタースティシャルバイアホール２５ａが樹脂
６７で埋められる。そして、配線層１９ａがパターニン
グされる（図１０参照。）。その際に、空洞３９の上部
領域４４にある銅箔３０および銅メッキ層６６も除去さ
れる。この時、パターニングされる配線層１９ａの厚み
は、図５３に示したパターニングされる時の従来の配線
層１９に比べて銅メッキ層４２に相当する分みだけ薄く
なっているので、微細なパターンの作成が容易になる。
そして、上部領域４４内の絶縁基板１８をルーターによ
り開口して、開口部４５が形成される。開口後、ニッケ
ル・金メッキが施され、銅メッキ層３６ａ，６６の上
に、ニッケル・金メッキ層６９が形成される（図１１参
照。）。次に、図１２に示すように、配線層２３ａがパ
ターニングされる。その際に、空洞３９の下部領域４７
にある銅箔３５および銅メッキ層６６が除去される。パ
ターニングされる配線層２３ａは、銅箔３５および銅メ
ッキ層６６によって構成されており、図５５に示したパ
ターニングされる時の従来の配線層２３と比べて銅メッ
キ層４２の分だけ薄くなる。従って、配線層２３ａのパ
ターンの微細化が容易になる。
【００２７】そして、図１３に示すように、下部領域４
７内に開口部４８が形成されることによって枠５ａが完
成し、接着剤６によってスラグ３が接着される。図１４
に示すように、チップ２をスラグ３にダイボンド樹脂４
で接着し、チップ２とニッケル・金メッキ層６９間をワ
イヤ８で接続する。ダム１１が貼り付けられた後に、キ
ャビティ９に封止樹脂１０が充填されてパッケージの封
止がなされる。その後、半田ボール７が配線層１９のニ
ッケル・金メッキ層の上に形成され、プリント基板型Ｂ
ＧＡパッケージを有する半導体装置１ａが完成する。図
１５は、図１４に示したプリント基板型ＢＧＡパッケー
ジの構成を示す斜視図である。図１５においては、図１
４に示した樹脂１０が省略されているか、または、樹脂
１０を注入する前の状態を示す。図１５において、図１
４と同一符号のものは図１４の同一符号部分に相当する
部分である。また、図１６は図１５に示したプリント基
板型ＢＧＡパッケージの中央部を拡大した平面図であ
る。図１６において、７０ａ、７０ｂは上段７３に設け
られ電源電圧および接地電圧を供給するための電源・グ
ランドリング、７１はステッチ位置を揃えるために電源
・グランドリング７０ａ，７０ｂから突出して設けられ
たワイヤボンドパッド、７２ａは枠５ａの下段７４に設
けられたワイヤボンドパッド、７２ｂは枠５ａの上段７
３に設けられたワイヤボンドパッド、７５は下段７４に
設けられ電源電圧または接地電圧を供給するための電源
・グランドプレーン、７６はステッチ位置を揃えるため
に電源・グランドプレーン７５から突出して設けられた
ワイヤボンドパッドであり、その他図１４と同一符号の
ものは図１４の同一符号部分と同様の部分である。図１
７は、図１６とは異なるステッチ位置を持つような、図
１５に示したプリント基板型ＢＧＡパッケージの他の態
様の平面図である。図１７に示したプリント基板型ＢＧ
Ａパッケージは、ワイヤボンドパッド７１，７６を設け
ずに、ワイヤボンドのステッチ位置をリング上に設けた
ことを特徴としている。このような図１６または図１７
に示したいずれの構成のプリント基板型ＢＧＡパッケー
ジについても実施の形態１に示した発明を適用できるこ
とはいうまでもない。
【００２８】以上のように、実施の形態１による半導体
の製造方法では、図１０および図１２の工程において、
配線層１９ａ，２３ａの銅箔３１および銅メッキ層６６
または銅箔３５および銅メッキ層６０で形成された薄い
層をパターニングするため、細微化が容易になる。ま
た、図４および図５に示した配線層２０ａ，２２ａのエ
ッチングにおいても、銅箔３１ａ，３６ａの上に銅メッ
キ層が形成されていないので、従来より微細なパターニ
ングが可能になる。図１から図１４に示した製造工程
と、図４３から図５７の製造工程を比較する。従来の工
程では、スルーホール２４とインタースティシャルバイ
アホール２５の形成および樹脂の埋め込みが、スルーホ
ール２４とインタースティシャルバイアホール２５で別
々に行われている。それに対して、図１から図１４の工
程では、スルーホール２４とインタースティシャルバイ
アホール２５ａについて、その形成と樹脂の埋め込みが
同時に行われ、工程が短縮されている。また、従来の半
導体装置に比べて実施の形態１による半導体装置は、イ
ンタースティシャルバイアホール２５ａにおいて銅箔３
１ａ，３６ａが蓋となっているため、両面プリント基板
の２つの面の間を遮断でき、製造時にメッキ液の侵入等
を防ぐことができ、製造が容易なる。なお、両面プリン
ト基板１６ａのインタースティシャルバイアホール２５
ａを樹脂で埋める工程は、このインタースティシャルバ
イアホール２５ａ上の導体パターンにワイヤボンドをす
る必要がない場合およびソルダーレジストをコートする
等の必要がない場合には、省略してもよい。また、スル
ーホール２４および両面プリント基板１５ａのインター
スティシャルバイアホール２５ａを樹脂で埋める工程
は、ソルダーレジストをコートする等の必要がなければ
省略してもよい。図８で示した全ての樹脂埋め工程を省
略する場合には、さらに工程が短縮できる。
【００２９】実施の形態２．次に、この発明の実施の形
態２による半導体装置の製造方法を図１８ないし図３３
を用いて説明する。図１８に示す工程から図３３に示す
工程までを順に経ることによって実施の形態２による半
導体装置が完成する。まず、図１〜図４に示した工程と
同様の工程を経て、図１８に示すような両面プリント基
板８０を準備する。両面プリント基板８０は絶縁基板８
１を備えて構成されており、絶縁基板８１の一方主面に
はパターニングされた銅箔８２が形成され、他方主面に
は銅箔８３が形成されている。銅箔８３および絶縁基板
８１を貫通する孔８４が形成される領域８５には、孔８
４の蓋をするために銅箔８２が残されている。次に、図
１９に示すように、一方主面に銅箔８８が形成され、他
方主面に凹部８９が形成されている絶縁基体８７を作成
する。そして、図１８の両面プリント基板８０の一方主
面と図１９の絶縁基体８７の他方主面がプリプレグ９１
で接着されて積層プリント基板９０が形成される（図２
０参照。）。次に、この積層プリント基板も絶縁基体と
絶縁基板と銅箔からなる一種の積層体である。積層プリ
ント基板９０の中央部には、空洞９２が設けられてい
る。積層プリント基板９０の銅メッキが行われ、銅メッ
キ層９３が銅箔８３の上および銅箔８８の上に形成され
る。また、孔８４にも銅メッキ層９３が形成され、それ
によって銅箔８２，８３を接続するインタースティシャ
ルバイアホール９４が形成される（図２１参照。）。こ
の時、図２０に示したように、インタースティシャルバ
イアホール用の孔８４が銅箔８２によって蓋されてお
り、空洞９２にメッキ液が侵入することはない。
【００３０】次に、図２２に示すように、インターステ
ィシャルバイアホール９４が樹脂９５で埋められる。そ
して、図２３に示すように、銅箔８３と銅メッキ層９３
で構成された配線層９６がパターニングされる。この時
に、空洞９２の下側の領域９７にある銅箔８３および銅
メッキ９３も同時に除去される（図２４参照。）。図１
８に示した両面プリント基板８０と同様にして、両面プ
リント基板１００を準備する。両面プリント基板１００
は絶縁基板１０１を備えて構成されており、絶縁基板１
０１の一方主面にはパターニングされた銅箔１０２が形
成され、他方主面には銅箔１０３が形成されている。銅
箔１０３および絶縁基板１０１を貫通する孔１０４が形
成される領域１０５には、孔１０４の蓋をするために銅
箔１０２が残されている。図１８の両面プリント基板１
００の一方主面と図２３の積層プリント基板９０を構成
している両面プリント基板８０の他方主面側がプリプレ
グ１０７で接着され、積層プリント基板９０と両面プリ
ント基板１００の集合体である積層プリント基板１０６
が形成される（図２５参照。）。積層プリント基板１０
６の中央部の両面プリント基板１００と積層プリント基
板９０間には、プリプレグ１０７が挿入されずに、キャ
ビティを形成するための空洞１０８が設けられる。積層
プリント基板１０６のプリプレグ９１，１０７が挿入さ
れている領域に、積層プリント基板１０６を貫通する孔
１０９が形成される（図２６参照。）。そして、孔１０
９が形成された積層プリント基板１０６に銅メッキが施
されて銅メッキ層１１２が形成されることにより、スル
ーホール１１０およびインタースティシャルバイアホー
ル１１１が形成される（図２７参照。）。この工程にお
いて、銅メッキを施すために積層プリント基板１０６が
メッキ液に浸される。しかし、図２６に示すように、イ
ンタースティシャルバイアホール用の孔１０４が銅箔１
０２によって蓋されており、空洞１０８が密封されてい
るため、メッキ液は空洞９２，１０８内に侵入しない。
【００３１】次に、図２８に示すようにスルーホール１
１０およびインタースティシャルバイアホール１１１が
樹脂１１３で埋められる。そして、配線層１１４がパタ
ーニングされる（図２９参照。）。その際に、スルーホ
ール１１０およびその周囲を除く領域１１５にある銅箔
８８および銅メッキ層９３，１１２も除去される。そし
て、上部領域１１６にザグリ加工を施し、蓋支持部１２
２は蓋が取り付けられる部分を形成されつつ開口され
る。さらに、絶縁基板８１に開口部１１７が形成され
る。開口後、ニッケル・金メッキが施され、銅箔８２，
１０２および銅メッキ層１１２の上に、ニッケル・金メ
ッキ層１１８が形成される（図３０参照。）。次に、図
３１に示すように、両面プリント基板１００の他方主面
側の配線層１２０がパターニングされる。その際に、キ
ャビティが形成される領域の下部領域１１９にある銅箔
１０３および銅メッキ層１１２が除去される。パターニ
ングされる配線層１２０は、銅箔１０３および銅メッキ
層１１２によって構成されており、図５に示したように
パターニングされるときの従来の配線層２３と比べて銅
メッキ層４２の分だけ薄くなる。従って、配線層１２０
のパターンの微細化が容易になる。
【００３２】そして、図３２に示すように、下部領域１
１９内に開口部１２１が形成されることによって枠５ｂ
が完成し、接着剤６によってスラグ３が接着される。チ
ップ２をスラグ３にダイボンド樹脂４で接着し、チップ
２とニッケル・金メッキ層１１８間をワイヤ８で接続す
る。蓋１３０をシールド樹脂１３１で貼り付け、パッケ
ージの封止がなされる。その後、半田ボール７が配線層
１９のニッケル・金メッキ層１１８の上に形成され、プ
リント基板型ＢＧＡパッケージを備える半導体装置１ｂ
が完成する。
【００３３】以上の工程により、インタースティシャル
バイアホール１１１およびスルーホール１１０を形成す
るための銅メッキを同時に行うことができ、インタース
ティシャルバイアホールとスルーホールの形成が別々に
行われていた従来に比べてメッキ工程を１回分減らすこ
とができる。そのため、プリント基板型ＢＧＡパッケー
ジの製造が短縮される。上記実施の形態２の説明では、
インタースティシャルバイアホール９４，１１１および
スルーホール１１０を全て樹脂９５，１１３で埋めた例
を示した。インタースティシャルバイアホール９４は、
積層プリント基板９０と両面プリント基板１００をプリ
プレグ１０７で接着するときに、プリプレグ１０７で埋
めることも可能であるため、樹脂９５で埋められていな
くてもよい。樹脂９５で埋める工程を省略することで、
さらにプリント基板型ＢＧＡパッケージの製造工程が短
縮される。また、インタースティシャルバイアホール１
１１を樹脂１１３で埋める工程は、その上に形成されて
いる導体パターンにワイヤボンドをする必要およびソル
ダーレジストをコートする等の必要がなければ省略して
もよい。スルーホール１１０を樹脂１１３で埋める工程
は、スルーホール１１０上にソルダーレジストをコート
する必要がなければ省略してもよい。このようにして２
８で示した樹脂埋め工程を省略する場合には、プリント
基板型ＢＧＡパッケージの製造工程が短縮できる。樹脂
９５および１１３についての全ての樹脂埋め工程をなく
すことによって製造コストを削減できる。また、銅箔８
２，１０２にはパターニングされるまでに１度も銅メッ
キが施されず、銅箔８３，１０３には１度しか銅メッキ
が施されない。そのため、枠５ｂの絶縁基板８１，１０
１の両側に形成された配線層１２０，１２３〜１２５は
従来よりも薄くなり、狭ピッチな導体パターンを形成す
るのに適したものとなる。
【００３４】なお、上記実施の形態２の説明では、２枚
の両面プリント基板８０，１００を積層する場合につい
て説明したが、図１８に示した両面プリント基板８０と
同様の両面プリント基板を準備して図２５の工程の前に
図２０〜図２３に示したようにその新たに準備した両面
プリント基板を両面プリント基板８０に接着して同様の
工程を繰り返し、さらに新たな両面プリント基板を準備
して同様の工程を繰り返すような手順を付加することに
より、さらに多くの両面プリント基板を積層することが
可能になる。そのようにして構成されるプリント基板型
ＢＧＡパッケージの製造方法も実施の形態２の製造工程
で構成されたプリント基板型ＢＧＡパッケージの製造方
法と同様の効果を奏する。
【００３５】実施の形態３．次に、この発明の実施の形
態３による半導体装置およびその製造方法について図３
４〜図３６を用いて説明する。図３４，図３５は、例え
ば、実施の形態１の図４に示した工程における銅箔の構
成を示す平面図である。図３４に示した銅箔１４０は、
図４の銅箔３０に相当するものであり、図３５に示した
銅箔１４２，１４３は図４の銅箔３１に相当するもので
ある。また、図３４，図３５は、例えば、実施の形態２
の図１８に示した工程における銅箔の構成を示す平面図
と見ることもできる。この場合、図３４の銅箔１４０は
図１８の銅箔８２に相当するものであり、図３５の銅箔
１４２，１４３は図１８の銅箔８３に相当するものであ
る。図３４の銅箔１４０はインタースティシャル用の円
形の孔１４１を備えている。図３５の銅箔１４２，１４
３には電源電圧Ｖｄｄと接地電圧ＧＮＤが与えられる。
そのため、銅箔１４２，１４３の間には、これらの絶縁
を行うための抜き部分１４５が設けられている。また、
スルーホール等と選択的に接続するために抜き部分１４
４が設けられている。
【００３６】しかし、複数の小さなインタースティシャ
ルバイアホールで銅箔１４０，１４２を接続するとイン
タースティシャルバイアホールのインダクタンスが大き
くなる。そこで、実施の形態１に示した半導体装置にお
いて、図２に示すインタースティシャルバイアホール用
の孔６０をあける工程を、図３６に示すように半導体チ
ップ２を収納する部分の周辺にスリット状のインタース
ティシャルバイアホール用の孔１４７をあける工程に変
えることでスリット状のインタースティシャルバイアホ
ールを持つプリント基板型ＢＧＡを製造することができ
る。このようにインタースティシャルバイアホールの形
状をスリット状にすることによってインタースティシャ
ルバイアホールのインダクタンスが下がることができ
る。
【００３７】図４または図５の両面プリント基板１５
ａ，１６ａでも同様にスリット状のインタースティシャ
ルバイアホールを設け、配線層２０ａまたは配線層２３
ａを電源プレーンもしくはグランドプレーンにした場合
は、さらに電源もしくはグランドのインダクタンスを低
減することができる。
【００３８】また、実施の形態５に示した半導体装置に
おいて、図１８に示すインタースティシャルバイアホー
ル用の孔８４があけられた両面プリント基板８０を準備
する工程で、図３６に示すように半導体チップ２を収納
する部分の周辺にスリット状のインタースティシャルバ
イアホール用の孔１４７をあける工程に変えることでス
リット状のインタースティシャルバイアホールを持つプ
リント基板型ＢＧＡを製造することができる。
【００３９】図３３の絶縁基板８１または１０１に形成
されるインタースティシャルバイアホールをスリット状
にするとともに、配線層１２０または配線層１２４を電
源プレーンもしくはグランドプレーンにした場合は、さ
らに電源もしくはグランドのインダクタンスを低減する
等の電気的特性の優れた構造とすることができる。
【００４０】実施の形態４．次に、この発明の実施の形
態４による半導体装置の製造方法について図３７ないし
図３９を用いて説明する。図３７において、３８ｂは積
層プリント基板、１５０は絶縁基板１８に形成されたス
リット状のインタースティシャルバイアホールであり、
その他図１０と同一符号のものは図１０の同一符号部分
に相当する部分である。スリット状のインタースティシ
ャルバイアホール１５０は実施の形態４で説明したよう
に形成できる。図３７に示すような積層プリント基板３
８ｂが準備される。図３７のインタースティシャルバイ
アホール１５０は、例えば、図３６に示したスリット状
のインタースティシャルバイアホール１４７のようなも
のである。次に、積層プリント基板３８ｂの上部にザク
リ加工によって開口部４５ａを形成する。開口部４５ａ
の端部は、インタースティシャルバイアホール１５０の
側壁の一方を削って形成される。従って、開口部３５ａ
が形成された後は、インタースティシャルバイアホール
１５０の底部および他方の側壁が残る。次に、インター
スティシャルバイアホール１５０の底部が残るように、
エンドミル等でザグリ加工することによって他方の側壁
およびそれに導通する配線層１９ａの導体パターンが削
り取られる。バイアホールの底部の上にもニッケル・金
メッキ層６９が形成され（図３８参照。）、このバイア
ホールの底部は、配線層２０ａのワイヤボンドパッドと
して用いられる。このようなザグリ加工を施すことによ
ってインタースティシャルバイアホール１５０をパッド
として用いることができるのは、インタースティシャル
バイアホール１５０が底部を有しているためである。図
３９に、この底部をワイヤボンドパッドとして用いてワ
イヤ８を接続したときの半導体装置の断面を示す。ま
た、この底部をワイヤボンドパッドとして用いることを
可能としている一つの要因は、インタースティシャルバ
イアホール１５０のスリット状の形状にある。図３９の
半導体装置の断面と図１４の半導体装置の断面を比較す
ると分かるように、配線層１９，２０ａに接続されるワ
イヤ８の間隔を半導体装置の厚み方向に広くすることが
でき、これらのワイヤ８の短絡を防止することができ
る。
【００４１】実施の形態５．次に、この発明の実施の形
態５による半導体装置の製造方法について図４０ないし
図４２を用いて説明する。図４０ないし図４２に示した
工程は、実施の形態１の図１ないし図３に示した工程に
代わる工程である。図４０に示すように、まず、両面プ
リント基板１６０を準備する。次に、一方の銅箔３０に
パターニングを行い、インタースティシャルバイアホー
ル用の孔を形成する領域１６１の銅箔３０を除去する
（図４１参照。）。そして、図４２に示すように、銅箔
３０の側からレーザ光線を照射して、インタースティシ
ャルバイアホール用の孔１６２を形成する。このように
して、インタースティシャルバイアホール用の孔１６２
を形成することにより、銅箔３１をラミネートする工程
を銅箔３０をラミネートする工程と同時に行うことがで
きる。実施の形態５の説明において、実施の形態１によ
る半導体装置の製造工程の一部を置き換える例を示した
が、実施の形態５の工程は、実施の形態２に用いること
もでき、上記実施の形態と同様の効果を奏する。なお、
上記各実施の形態の説明で、銅箔を用いた例を示した
が、他の金属箔を用いてもよく上記実施の形態と同様の
効果を奏する。
【００４２】
【発明の効果】以上説明したように、請求項１記載の発
明の半導体装置の製造方法によれば、第１の孔に蓋をし
ている領域を残して第２の金属箔をパターニングする工
程と、第１の孔に蓋をしている領域に面し、かつ密封さ
れている空洞を形成するように所定の部材を絶縁基板の
第２の主面に接着する工程とを備えて構成されており、
第２の金属箔には第１の導電経路を形成する際のメッキ
が施されず、第２の金属箔だけをパターニングするた
め、薄い導電体層をパターニングでき、パターニングさ
れた配線間のピッチを狭くできるという効果がある。
【００４３】請求項２記載の発明の半導体装置の製造方
法によれば、絶縁基板の第１の主面に第１の金属箔を形
成する工程と、絶縁基板と第１の金属箔を貫通する第１
の孔を形成する工程と、絶縁基板の第２の主面に第２の
金属箔をラミネートする工程とを備えて構成されてお
り、従来の工程の順序を入れ換えて実現できるため、第
１のプリント基板を容易に準備することができるという
効果がある。
【００４４】請求項３記載の発明の半導体装置の製造方
法によれば、第１および第２の主面にそれぞれ第１およ
び第２の金属箔が設けられている絶縁基板を準備する工
程と、第１の孔を形成すべき領域に第１の金属箔をパタ
ーニングする工程と、パターニングされた第１の金属箔
側からレーザ光線を照射する工程とを備えて構成されて
おり、両面に金属箔が設けられている絶縁基板を用いる
ことができ、第１のプリント基板を容易に準備すること
ができるという効果がある。
【００４５】請求項４記載の発明の半導体装置の製造方
法によれば、第１の導電経路を形成する工程において、
第３の金属箔と第１の金属箔を接続する第２の導電経路
を同時に形成するので、第１および第２の導電経路を別
々に形成する工程に比べて、導電経路を形成するための
メッキ等の工程を削減することができ、製造工程を短縮
することができるという効果がある。
【００４６】請求項５記載の発明の半導体装置の製造方
法によれば、第１の導電経路を形成する工程の前に、第
１のプリント基板に対し第３の金属箔を貫通して第４の
金属箔に達するとともに該第４の金属箔で蓋をされた第
３の孔を形成する工程を備えて構成されているので、第
１の孔に第１の導電経路を形成すると同時に第３の項に
導電経路を形成することができ、製造工程を短縮するこ
とができるという効果がある。
【００４７】請求項６記載の発明の半導体装置の製造方
法によれば、絶縁基体および第２のプリント基板を接着
することで形成された積層体を用いており、絶縁基体と
第２のプリント基板との間には空洞ができるので、絶縁
基体に蓋を支持する部分を設けるとともに、第２のプリ
ント基板の第２の主面のパターニングされた第５の金属
箔を用いてボンディングが可能な半導体装置を得ること
ができるという効果がある。
【００４８】請求項７記載の発明の半導体装置の製造方
法によれば、第１の孔は、スリット状の孔であるため、
インタースティシャルバイアホールの抵抗値を削減でき
るという効果がある。
【００４９】請求項８記載の発明の半導体装置の製造方
法によれば、スリット状の孔の外壁を残してその内壁ま
で削り取って該スリット状の孔の底部断面を露出させる
工程と、スリット状の孔の外壁の上部を削り取りスリッ
ト状の孔の底部を露出するためのざぐり加工を施す工程
とにより露出された、スリット状の孔の外壁および底部
上にパッドが形成されるので、絶縁基板の第１の主面お
よび第２の主面に相当する高さにパッドを形成すること
ができ、パッドの高さを違えることによって製造が容易
になるという効果がある。
【００５０】請求項９記載の発明の半導体装置のパッケ
ージによれば、絶縁基板の第２の主面に配設され、貫通
孔の蓋となる領域を有する第２の金属箔を備えて構成さ
れているので、絶縁基板の第１および第２の主面間の間
が遮断されているので、例えば第１の金属箔のメッキ等
の際に第２の金属箔がメッキ液等の液体や気体に曝され
ることがなく、製造が容易な半導体装置のパッケージを
得ることができるという効果がある。
【００５１】請求項１０記載の発明の半導体装置のパッ
ケージによれば、スリット状の孔を貫通孔としてそれに
金属配線がなされるので、金属配線の抵抗値を小さくす
ることができるという効果がある。
【００５２】請求項１１記載の発明の半導体装置のパッ
ケージによれば、第１および第２のパッドが、いずれも
第１の主面側に設けられており、しかし、第１および第
２のパッドの高さが絶縁基板の厚さの分だけ異なるの
で、ボンディングされたワイヤが短絡する可能性を小さ
くすることができるという効果がある。
【００５３】請求項１２記載の発明の半導体装置のパッ
ケージによれば、貫通孔内に配設され第１の配線層と第
２の配線層の間を接続する金属配線は、スリット状にな
るので、第１の配線層と第２の配線層との接続抵抗を小
さくすることができるという効果がある。
【図面の簡単な説明】
【図１】 実施の形態１の半導体装置の一製造工程を示
す断面図である。
【図２】 実施の形態１の半導体装置の一製造工程を示
す断面図である。
【図３】 実施の形態１の半導体装置の一製造工程を示
す断面図である。
【図４】 実施の形態１の半導体装置の一製造工程を示
す断面図である。
【図５】 実施の形態１の半導体装置の一製造工程を示
す断面図である。
【図６】 実施の形態１の半導体装置の一製造工程を示
す断面図である。
【図７】 実施の形態１の半導体装置の一製造工程を示
す断面図である。
【図８】 実施の形態１の半導体装置の一製造工程を示
す断面図である。
【図９】 実施の形態１の半導体装置の一製造工程を示
す断面図である。
【図１０】 実施の形態１の半導体装置の一製造工程を
示す断面図である。
【図１１】 実施の形態１の半導体装置の一製造工程を
示す断面図である。
【図１２】 実施の形態１の半導体装置の一製造工程を
示す断面図である。
【図１３】 実施の形態１の半導体装置の一製造工程を
示す断面図である。
【図１４】 実施の形態１の半導体装置の一製造工程を
示す断面図である。
【図１５】 実施の形態１の半導体装置の構成を示す斜
視図である。
【図１６】 実施の形態１の半導体装置の構成を示す平
面図である。
【図１７】 実施の形態１の半導体装置の構成を示す平
面図である。
【図１８】 実施の形態２の半導体装置の一製造工程を
示す断面図である。
【図１９】 実施の形態２の半導体装置の一製造工程を
示す断面図である。
【図２０】 実施の形態２の半導体装置の一製造工程を
示す断面図である。
【図２１】 実施の形態２の半導体装置の一製造工程を
示す断面図である。
【図２２】 実施の形態２の半導体装置の一製造工程を
示す断面図である。
【図２３】 実施の形態２の半導体装置の一製造工程を
示す断面図である。
【図２４】 実施の形態２の半導体装置の一製造工程を
示す断面図である。
【図２５】 実施の形態２の半導体装置の一製造工程を
示す断面図である。
【図２６】 実施の形態２の半導体装置の一製造工程を
示す断面図である。
【図２７】 実施の形態２の半導体装置の一製造工程を
示す断面図である。
【図２８】 実施の形態２の半導体装置の一製造工程を
示す断面図である。
【図２９】 実施の形態２の半導体装置の一製造工程を
示す断面図である。
【図３０】 実施の形態２の半導体装置の一製造工程を
示す断面図である。
【図３１】 実施の形態２の半導体装置の一製造工程を
示す断面図である。
【図３２】 実施の形態２の半導体装置の一製造工程を
示す断面図である。
【図３３】 実施の形態２の半導体装置の一製造工程を
示す断面図である。
【図３４】 実施の形態３の半導体装置を説明するため
の平面図である。
【図３５】 実施の形態３の半導体装置を説明するため
の平面図である。
【図３６】 実施の形態３の半導体装置の構成を示す平
面図である。
【図３７】 実施の形態４の半導体装置の一製造工程を
示す断面図である。
【図３８】 実施の形態４の半導体装置の一製造工程を
示す断面図である。
【図３９】 実施の形態４の半導体装置の一製造工程を
示す断面図である。
【図４０】 実施の形態５の半導体装置の一製造工程を
示す断面図である。
【図４１】 実施の形態５の半導体装置の一製造工程を
示す断面図である。
【図４２】 実施の形態５の半導体装置の一製造工程を
示す断面図である。
【図４３】 従来の半導体装置の一製造工程を示す断面
図である。
【図４４】 従来の半導体装置の一製造工程を示す断面
図である。
【図４５】 従来の半導体装置の一製造工程を示す断面
図である。
【図４６】 従来の半導体装置の一製造工程を示す断面
図である。
【図４７】 従来の半導体装置の一製造工程を示す断面
図である。
【図４８】 従来の半導体装置の一製造工程を示す断面
図である。
【図４９】 従来の半導体装置の一製造工程を示す断面
図である。
【図５０】 従来の半導体装置の一製造工程を示す断面
図である。
【図５１】 従来の半導体装置の一製造工程を示す断面
図である。
【図５２】 従来の半導体装置の一製造工程を示す断面
図である。
【図５３】 従来の半導体装置の一製造工程を示す断面
図である。
【図５４】 従来の半導体装置の一製造工程を示す断面
図である。
【図５５】 従来の半導体装置の一製造工程を示す断面
図である。
【図５６】 従来の半導体装置の一製造工程を示す断面
図である。
【図５７】 従来の半導体装置の一製造工程を示す断面
図である。
【図５８】 半導体装置の配線の厚みと間隔の関係を説
明するための断面図である。
【図５９】 半導体装置の配線の厚みと間隔の関係を説
明するための断面図である。
【符号の説明】
２ チップ、３ スラグ、７ 半田ボール、８ ワイ
ヤ、１５，１５ａ，１６，１６ａ，８０，１００，１６
０ 両面プリント基板、１８，２１ 絶縁基板、３０，
３１，３１ａ，３５，３６，３６ａ，１４０，１４２，
１４６ 銅箔、８７ 絶縁基体、２４，１１０ スルー
ホール、２５，２５ａ，９４ インタースティシャルバ
イアホール。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 澤井 章能 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 鳴瀧 喜一 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 橋本 知明 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 安永 雅敏 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 柴田 潤 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 関 博司 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 蔵渕 和彦 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 浅井 勝乗 兵庫県伊丹市瑞原四丁目１番地 菱電セミ コンダクタシステムエンジニアリング株式 会社内

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 絶縁基板、該絶縁基板の第１の主面に形
    成された第１の金属箔、および第２の主面に形成された
    第２の金属箔を有し、前記第１の金属箔を貫通して前記
    第２の金属箔に達するとともに該第２の金属箔で蓋をさ
    れた第１の孔が形成されている第１のプリント基板を準
    備する工程と、 前記第１の孔に蓋をしている領域を残して前記第２の金
    属箔をパターニングする工程と、 前記第１の孔に蓋をしている領域に面し、かつ密封され
    ている空洞を形成するように所定の部材を前記絶縁基板
    の前記第２の主面に接着する工程と、 前記第１の孔にメッキを施して前記第１および第２の金
    属箔を接続する第１の導電経路を形成する工程と、 前記第１の導電経路を形成する工程の後に、前記第１の
    プリント基板と前記所定の部材を含む集合体に対し前記
    空洞に達する開口部を形成する工程とを備える、半導体
    装置の製造方法。
  2. 【請求項２】 前記第１のプリント基板を準備する工程
    は、 前記絶縁基板の前記第１の主面に前記第１の金属箔を形
    成する工程と、 前記絶縁基板と前記第１の金属箔を貫通する前記第１の
    孔を形成する工程と、 前記絶縁基板の前記第２の主面に前記第２の金属箔をラ
    ミネートする工程とを備える、請求項１記載の半導体装
    置の製造方法。
  3. 【請求項３】 前記第１のプリント基板を準備する工程
    は、 前記第１および第２の主面にそれぞれ前記第１および第
    ２の金属箔が設けられている前記絶縁基板を準備する工
    程と、 前記第１の孔を形成すべき領域に前記第１の金属箔をパ
    ターニングする工程と、 パターニングされた前記第１の金属箔側からレーザ光線
    を照射する工程とを備える、請求項１記載の半導体装置
    の製造方法。
  4. 【請求項４】 前記所定の部材は、前記絶縁基板の前記
    第２の主面と接着される第１の主面、第２の主面、およ
    び該第２の主面に形成された第３の金属箔を有する積層
    体を含み、 前記第１の導電経路を形成する工程の前に、前記第３の
    金属箔から前記第１の金属箔へ貫通する第２の孔を形成
    する工程をさらに備え、 前記第１の導電経路を形成する工程において、前記第３
    の金属箔と前記第１の金属箔を接続する第２の導電経路
    を同時に形成することを特徴とする、請求項１、請求項
    ２または請求項３記載の半導体装置の製造方法。
  5. 【請求項５】 前記積層体は、前記第３の金属箔が形成
    された第１の主面、第２の主面、および該第２の主面に
    形成された第４の金属箔を有する第２のプリント基板を
    含み、 前記第１の導電経路を形成する工程の前に、前記第１の
    プリント基板に対し前記第３の金属箔を貫通して前記第
    ４の金属箔に達するとともに該第４の金属箔で蓋をされ
    た第３の孔を形成する工程をさらに備える、請求項４記
    載の半導体装置の製造方法。
  6. 【請求項６】 前記積層体は、 第１の主面に前記第３の金属箔を有するとともに第２の
    主面に凹部を有する絶縁基体、および第１の主面に第４
    の金属箔を有するとともに第２の主面に第５の金属箔を
    有し、前記第４の金属箔を貫通して前記第５の金属箔に
    達するとともに該第５の金属箔で蓋をされた第３の孔が
    形成されている第２のプリント基板を準備する工程と、 前記第３の孔に蓋をしている領域を残して前記第５の金
    属箔をパターニングする工程と、 前記絶縁基体の前記第２の主面と前記第２のプリント基
    板の第２の主面を接着する工程と、 前記第３の孔にメッキを施して前記第４および第５の金
    属箔を接続する第３の導電経路を形成する工程とを経て
    形成されることを特徴とする、請求項５記載の半導体装
    置の製造方法。
  7. 【請求項７】 前記第１の孔は、スリット状の孔を含む
    ことを特徴とする、請求項１ないし請求項６のいずれか
    一項に記載の半導体装置の製造方法。
  8. 【請求項８】 前記開口部を形成する工程は、 前記スリット状の孔の外壁を残してその内壁を削り取っ
    て該スリット状の孔の底部断面を露出させる工程と、 前記スリット状の孔の前記外壁の上部をザグリ加工によ
    って削り取る工程と、 前記スリット状の孔の前記底部上にパッドを形成する工
    程とを備える、請求項７記載の半導体装置の製造方法。
  9. 【請求項９】 半導体チップを載置するためのキャビテ
    ィが形成される部分が中空になるように積層された複数
    の両面プリント基板を備える半導体装置のパッケージに
    おいて、 前記複数の両面プリント配線基板のうちの少なくとも一
    つは、 第１および第２の主面並びに前記第１の主面から第２の
    主面へ貫通する貫通孔を有する絶縁基板と、 前記絶縁基板の前記第１の主面に配設され、前記貫通孔
    と一致する開口部を有する第１の金属箔と、 前記絶縁基板の前記第２の主面に配設され、前記貫通孔
    の蓋となる領域を有する第２の金属箔と、 前記貫通孔内に配設され前記第１の金属箔と前記第２の
    金属箔とを接続する金属配線とを備える、半導体装置の
    パッケージ。
  10. 【請求項１０】 前記貫通孔は、スリット状の孔を含
    む、請求項９記載の半導体装置のパッケージ。
  11. 【請求項１１】 半導体チップを載置するためのキャビ
    ティを囲む、積層された複数の両面プリント基板を備え
    る半導体装置のパッケージにおいて、 前記複数の両面プリント配線基板のうちの少なくとも一
    つは、 第１および第２の主面、前記キャビティを構成するため
    の開口部を有する絶縁基板と、 前記絶縁基板の前記第１の主面に配設された第１の配線
    層と、 前記絶縁基板の前記第２の主面に配設された第２の配線
    層と、 前記第１の配線層に設けられた第１のパッドと、 前記第２の配線層の前記第１の主面の側に設けられた第
    ２のパッドとを備える、半導体装置のパッケージ。
  12. 【請求項１２】 半導体チップを載置するためのキャビ
    ティが形成される部分が中空になるように積層された複
    数の両面プリント基板を備える半導体装置のパッケージ
    において、 前記複数の両面プリント配線基板のうちの少なくとも一
    つは、 第１および第２の主面並びに前記第１の主面から第２の
    主面へ貫通するスリット状の貫通孔を有する絶縁基板
    と、 前記絶縁基板の前記第１の主面に配設され、前記貫通孔
    と一致する開口部を有する第１の配線層と、 前記絶縁基板の前記第２の主面に配設され、前記貫通孔
    と一致する開口部を有する第２の配線層と、 前記貫通孔内に配設され前記第１の配線層と前記第２の
    配線層の間を接続する金属配線とを備える、半導体装置
    のパッケージ。
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US08/738,935 US6005289A (en) 1996-03-28 1996-10-24 Package for semiconductor device laminated printed circuit boards
TW085113595A TW332962B (en) 1996-03-28 1996-11-07 The manufacture and package of semiconductor device
DE19650296A DE19650296A1 (de) 1996-03-28 1996-12-04 Verfahren zum Herstellen eines Halbleiterbauelements
CNB961179139A CN1138302C (zh) 1996-03-28 1996-12-23 半导体器件的制造方法和半导体器件的封装
KR1019960071161A KR100213857B1 (ko) 1996-03-28 1996-12-24 반도체장치의 제조방법 및 반도체장치의 패키지
US09/400,912 US6256875B1 (en) 1996-03-28 1999-09-22 Method for manufacturing semiconductor device

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TW (1) TW332962B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100396796B1 (ko) * 2001-07-27 2003-09-02 삼성전기주식회사 고성능 ｂｇａ 기판의 제조방법 및 상기 방법에 적용되는지그

Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1999026458A1 (fr) * 1997-11-19 1999-05-27 Ibiden Co., Ltd. Carte de cablage imprime multicouche et son procede de fabrication
US6172419B1 (en) 1998-02-24 2001-01-09 Micron Technology, Inc. Low profile ball grid array package
WO2001063991A1 (fr) * 2000-02-25 2001-08-30 Ibiden Co., Ltd. Carte a circuits imprimes multicouche et procede de production d'une carte a circuits imprimes multicouche
CN1278413C (zh) * 2000-09-25 2006-10-04 揖斐电株式会社 半导体元件及其制造方法、多层印刷布线板及其制造方法
JP3634735B2 (ja) * 2000-10-05 2005-03-30 三洋電機株式会社 半導体装置および半導体モジュール
DE10065722B9 (de) * 2000-12-29 2004-09-09 Robert Bosch Gmbh Verfahren zur Herstellung einer elektrischen Verbindung und Vorrichtung mit einer elektrischen Verbindung
JP2002343899A (ja) * 2001-05-17 2002-11-29 Sharp Corp 半導体パッケージ用基板、半導体パッケージ
US7021520B2 (en) 2001-12-05 2006-04-04 Micron Technology, Inc. Stacked chip connection using stand off stitch bonding
KR100430001B1 (ko) * 2001-12-18 2004-05-03 엘지전자 주식회사 다층기판의 제조방법, 그 다층기판의 패드 형성방법 및 그다층기판을 이용한 반도체 패키지의 제조방법
US6608376B1 (en) * 2002-03-25 2003-08-19 Lsi Logic Corporation Integrated circuit package substrate with high density routing mechanism
US7894203B2 (en) * 2003-02-26 2011-02-22 Ibiden Co., Ltd. Multilayer printed wiring board
JP4591809B2 (ja) * 2003-06-27 2010-12-01 エルピーダメモリ株式会社 微細化に対応したメモリアレイ領域のレイアウト方法
TWI220307B (en) * 2003-10-15 2004-08-11 Benq Corp Thermal enhanced package structure and its formation method
US7453141B2 (en) * 2005-02-18 2008-11-18 Shinko Electric Industries Co., Ltd. Semiconductor device package, method of manufacturing the same, and semiconductor device
CN100505227C (zh) * 2005-11-30 2009-06-24 全懋精密科技股份有限公司 半导体封装直接电性连接的基板结构
KR100743020B1 (ko) * 2006-09-19 2007-07-26 삼성전기주식회사 패키지용 인쇄회로기판 및 그 제조방법
KR100772113B1 (ko) * 2006-09-28 2007-11-01 주식회사 하이닉스반도체 입체 인쇄회로 기판
TW200906263A (en) * 2007-05-29 2009-02-01 Matsushita Electric Ind Co Ltd Circuit board and method for manufacturing the same
US8188379B2 (en) * 2008-07-04 2012-05-29 Unimicron Technology Corp. Package substrate structure
US20110147069A1 (en) * 2009-12-18 2011-06-23 International Business Machines Corporation Multi-tiered Circuit Board and Method of Manufacture
US8510936B2 (en) * 2009-12-29 2013-08-20 Subtron Technology Co., Ltd. Manufacturing method of package carrier
WO2011099820A2 (en) * 2010-02-12 2011-08-18 Lg Innotek Co., Ltd. Pcb with cavity and fabricating method thereof
JP6296687B2 (ja) 2012-04-27 2018-03-20 キヤノン株式会社 電子部品、電子モジュールおよびこれらの製造方法。
JP5885690B2 (ja) 2012-04-27 2016-03-15 キヤノン株式会社 電子部品および電子機器
JP2013243340A (ja) 2012-04-27 2013-12-05 Canon Inc 電子部品、実装部材、電子機器およびこれらの製造方法
JP5903337B2 (ja) * 2012-06-08 2016-04-13 新光電気工業株式会社 半導体パッケージ及びその製造方法
CN203015273U (zh) * 2012-12-24 2013-06-19 奥特斯(中国)有限公司 印制电路板
JP5960633B2 (ja) * 2013-03-22 2016-08-02 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
TWI492258B (zh) * 2013-05-10 2015-07-11 Darfon Electronics Corp 發光鍵盤及其導光板模組與製造方法
US10219384B2 (en) 2013-11-27 2019-02-26 At&S Austria Technologie & Systemtechnik Aktiengesellschaft Circuit board structure
AT515101B1 (de) 2013-12-12 2015-06-15 Austria Tech & System Tech Verfahren zum Einbetten einer Komponente in eine Leiterplatte
US11523520B2 (en) 2014-02-27 2022-12-06 At&S Austria Technologie & Systemtechnik Aktiengesellschaft Method for making contact with a component embedded in a printed circuit board
AT515447B1 (de) 2014-02-27 2019-10-15 At & S Austria Tech & Systemtechnik Ag Verfahren zum Kontaktieren eines in eine Leiterplatte eingebetteten Bauelements sowie Leiterplatte
CN106470523B (zh) * 2015-08-19 2019-04-26 鹏鼎控股(深圳)股份有限公司 柔性电路板及其制作方法
CN107404804B (zh) * 2016-05-20 2020-05-22 鹏鼎控股(深圳)股份有限公司 电路板及其制作方法
US11035491B2 (en) 2017-07-03 2021-06-15 Continental Automotive Systems, Inc. Fuel pump solenoid having hydraulic damping
KR102063470B1 (ko) * 2018-05-03 2020-01-09 삼성전자주식회사 반도체 패키지
FR3093271B1 (fr) * 2019-02-25 2021-11-05 Safran Electronics & Defense Carte électronique comprenant des composants dans des cavités et des plages de brasage partagées
KR20210142631A (ko) 2019-03-26 2021-11-25 미쓰비시 마테리알 가부시키가이샤 절연 회로 기판
JP7124969B2 (ja) * 2019-06-27 2022-08-24 株式会社村田製作所 電子部品モジュール
CN114793394A (zh) * 2021-01-25 2022-07-26 碁鼎科技秦皇岛有限公司 封装电路结构及其制作方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5315072A (en) 1992-01-27 1994-05-24 Hitachi Seiko, Ltd. Printed wiring board having blind holes
US5352926A (en) * 1993-01-04 1994-10-04 Motorola, Inc. Flip chip package and method of making
US5490324A (en) 1993-09-15 1996-02-13 Lsi Logic Corporation Method of making integrated circuit package having multiple bonding tiers
JP3598525B2 (ja) * 1993-09-27 2004-12-08 イビデン株式会社 電子部品搭載用多層基板の製造方法
JPH07202069A (ja) * 1993-12-30 1995-08-04 Ibiden Co Ltd 電子部品搭載装置及びその製造方法
JP3617073B2 (ja) * 1994-03-25 2005-02-02 イビデン株式会社 電子部品搭載用基板及びその製造方法
JPH07273241A (ja) * 1994-03-31 1995-10-20 Matsushita Electric Works Ltd チップキャリア
US5524339A (en) * 1994-09-19 1996-06-11 Martin Marietta Corporation Method for protecting gallium arsenide mmic air bridge structures
US5622588A (en) * 1995-02-02 1997-04-22 Hestia Technologies, Inc. Methods of making multi-tier laminate substrates for electronic device packaging
JP3292798B2 (ja) 1995-10-04 2002-06-17 三菱電機株式会社 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100396796B1 (ko) * 2001-07-27 2003-09-02 삼성전기주식회사 고성능 ｂｇａ 기판의 제조방법 및 상기 방법에 적용되는지그

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