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JPH0982832A - 半導体パッケージの製造方法 - Google Patents

半導体パッケージの製造方法

Info

Publication number
JPH0982832A
JPH0982832A JP7241487A JP24148795A JPH0982832A JP H0982832 A JPH0982832 A JP H0982832A JP 7241487 A JP7241487 A JP 7241487A JP 24148795 A JP24148795 A JP 24148795A JP H0982832 A JPH0982832 A JP H0982832A
Authority
JP
Japan
Prior art keywords
wiring pattern
cavity
circuit board
semiconductor package
resist
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP7241487A
Other languages
English (en)
Inventor
Mitsuharu Shimizu
満晴 清水
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinko Electric Industries Co Ltd
Original Assignee
Shinko Electric Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinko Electric Industries Co Ltd filed Critical Shinko Electric Industries Co Ltd
Priority to JP7241487A priority Critical patent/JPH0982832A/ja
Priority to US08/713,551 priority patent/US5804422A/en
Priority to KR1019960040841A priority patent/KR100230657B1/ko
Publication of JPH0982832A publication Critical patent/JPH0982832A/ja
Pending legal-status Critical Current

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Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection

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  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

(57)【要約】 【課題】 配線パターンのボンディング部の接続性を向
上させ、信頼性の高い半導体パッケージが確実に得られ
るようにする。 【解決手段】 キャビティ26を形成する孔と前記孔の
周縁部にボンディング部を有する配線パターン16とが
設けられた複数の回路基板10aを接着シート14によ
り積層するとともに、これらの回路基板の最外層にキャ
ビティを密閉する基板10bを接着シートを介して積層
することにより積層体を形成し、該積層体に前記配線パ
ターンと外部接続端子とを接続するための貫通孔を設
け、該貫通孔にめっきを施した後、キャビティの上面を
密閉している基板10bにキャビティを形成するための
開口を形成する半導体パッケージの製造方法において、
前記回路基板の配線パターンを形成した面に感光性レジ
スト30を塗布し、後工程でボンディング部を被覆した
部位を除去可能とする露光処理を感光性レジスト30に
施すことによりボンディング部に保護被膜を設けた後、
回路基板10aを積層し、キャビティ26を開口した
後、保護被膜30aを除去する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は半導体パッケージの
製造方法に関し、とくに樹脂基板を複数枚積層して成る
半導体パッケージの製造方法に関する。
【0002】
【従来の技術】PPGA(Plastic Pin Grid Array) あ
るいはPBGA(Plastic Ball GridArray)等の半導体
パッケージは、ガラスエポキシ、ガラスポリイミド、B
Tレジン等の電気的絶縁性を有する基板表面に銅箔等の
導体層を被着形成した樹脂基板を積層して形成される。
図9は多層の半導体パッケージを製造する従来方法を示
す(特公平2−5014号)。この製造方法は半導体素
子を収容するキャビティを形成するための基板と、積層
体を形成した時点においてはキャビティを密閉するため
の基板とを用いることを特徴とする。
【0003】キャビティを形成するための基板とキャビ
ティを密閉するための基板はともに上記の導体層を被着
形成した樹脂基板によって形成される。図9(a) で10
aは積層体の内部に組み入れられキャビティを形成する
ための回路基板であり、10bはキャビティを密閉する
ための基板である。回路基板10aはキャビティを形成
するための孔12が設けられるとともに、上記の導体層
を被着形成した樹脂基板の導体層部分をエッチングして
所定の配線パターンが形成される。基板10bは孔12
が設けられず、導体層もエッチング等の処理が施されて
いない樹脂基板である。
【0004】14は複数枚の回路基板10aおよび基板
10bを互いに貼り合わせて基板の積層体を形成するた
めの接着シートである。接着シートとしてはたとえばガ
ラス繊維に接着剤を含浸させてフィルム状としたフィル
ム材(プリプレグ)が用いられる。この接着シート14
を各回路基板10aの間および回路基板10aと基板1
0bとの間に挟み、真空中で加圧加熱することにより一
体化した積層体が得られる(図9(b) )。接着シート1
4には各回路基板10aに設けた孔12の孔サイズに合
わせてあらかじめ開口孔が設けられている。
【0005】回路基板10aとなる両面銅張り樹脂基板
などに配線パターンを形成する方法は、導体層の表面に
レジストパターンを形成し、導体層をエッチングする通
常の方法が適用できる。接着シート14を用いて回路基
板の積層体を形成した後、積層体に各層間の配線パター
ンを接続するための貫通孔20をドリル加工等により形
成し、無電解めっきにより貫通孔20の内面に導通用の
めっき層(例えば銅めっき層)22を設け、めっき層2
2と基板10bの外面の導体層に電解めっき(たとえば
銅めっき)を施した後、積層体の外面の導体層をエッチ
ングして外部接続端子を接合するランド24等の配線パ
ターンを形成する。
【0006】次に、キャビティを開口する面側の基板1
0bに孔加工を施し、キャビティ26を開口させた後、
内部の回路基板10aに形成された配線パターン16の
露出部分にニッケルめっき、金めっき等のめっきを施
す。最後に、ランド24にはんだボール等の外部接続端
子28を接合して製品とする(図9(d) )。また、貫通
孔内にリードピンを挿入して外部接続端子とすることも
できる。
【0007】
【発明が解決しようとする課題】上記の半導体パッケー
ジの製造方法はキャビティを形成する孔12を設けた回
路基板10aを孔12を設けていない基板10bによっ
て挟むようにして積層体を形成し、この積層体に対して
貫通孔20を設けたり無電解めっきを施したりすること
で、これらの無電解めっき等の処理から内層の回路基板
10aを隔離することができ、回路基板10aに設けた
配線パターン16がこれらの処理の際にめっき液等で侵
されるといった問題を解消することができるという利点
がある。
【0008】ところが、上述した従来の製造方法では回
路基板10aおよび基板10bを貼り合わせるために接
着シート14を使用していることから、これらの基板を
積層して一体化する際に接着シート14から接着剤が流
れ出して配線パターン16に付着してしまったり、接着
シート14がガラス繊維を接着剤で固めたものであるこ
とからガラス繊維の小片がシートから剥離してキャビテ
ィ内で露出する配線パターン16のボンディング部に付
着するといったことが生じる。
【0009】接着シート14は加圧および加熱して基板
を貼り合わせる際になるべく接着剤が流れ出ないものを
選んで使用するのであるが、接着剤が配線パターン16
に付着してしまうと、配線パターン16として所定のボ
ンディング面積が確保できなくなるといった問題が生
じ、不良品の発生原因となる。これを防止する方法とし
て、従来は基板10bを孔あけしてキャビティ26を開
口させた後、アルミナ粉末を吹きつけるジェットスクラ
ブ処理等で不要な接着剤を除去することが行われてい
る。
【0010】しかしながら、このような処理を行っても
配線パターン16に付着した接着剤をとり除くことは困
難で、ボンディング部での電気的接続の信頼性が十分で
なかったり、またジェットスクラブ処理等を施すことに
よって配線パターン16が削られて細くなり、所要のボ
ンディング面積が得られなくなるという問題があった。
【0011】本発明はこれらの問題点を解消すべくなさ
れたものであり、その目的とするところは、接着シート
を用いて樹脂基板を積層して多層の半導体パッケージを
作成する際に、配線パターンのボンディング部に不要な
接着剤が付着するといったことを防止し、配線パターン
として所要のボンディング面積を確保して信頼性の高い
半導体パッケージを確実に得ることができる半導体パッ
ケージの製造方法を提供しようとするものである。
【0012】
【課題を解決するための手段】本発明は上記目的を達成
するため次の構成を備える。すなわち、キャビティを形
成する孔と前記孔の周縁部にボンディング部を有する配
線パターンとが設けられた複数の回路基板を各回路基板
間に接着シートを介在させて積層するとともに、これら
の回路基板の最外層に前記複数層の回路基板によって形
成されたキャビティを密閉する基板を接着シートを介し
て積層することにより積層体を形成し、該積層体に前記
配線パターンと外部接続端子とを接続するための貫通孔
を設け、該貫通孔にめっきを施した後、前記キャビティ
の上面を密閉している基板にキャビティを形成するため
の開口を形成する半導体パッケージの製造方法におい
て、前記回路基板の配線パターンを形成した面に感光性
レジストを塗布し、後工程でボンディング部を被覆した
部位を除去可能とする露光処理を前記感光性レジストに
施すことにより前記ボンディング部に保護被膜を設けた
後、前記回路基板を積層し、前記キャビティを開口した
後、前記保護被膜を除去することを特徴とする。また、
前記キャビティの上面及び下面を密閉している基板にキ
ャビティを形成するための開口を形成することを特徴と
する。また、前記感光性レジストとしてネガ型レジスト
を使用し、配線パターンのボンディング部以外を露光処
理した後に回路基板を積層することを特徴とする。ま
た、前記感光性レジストとしてポジ型レジストを使用
し、配線パターンのボンディング部を露光処理した後に
回路基板を積層することを特徴とする。また、前記保護
被膜を溶剤等を用いて溶解除去することを特徴とする。
【0013】
【発明の実施の形態】以下、本発明の好適な実施の形態
につき添付図面に基づいて説明する。図1は導体層とし
て銅箔を両面に被着形成した樹脂基板を用いて多層の半
導体パッケージを形成する回路基板を作製する方法を示
す。図1(a) は銅箔11を両面に被着形成した樹脂基板
10の断面図を示す。12はキャビティを形成するため
樹脂基板10に設けた孔である。樹脂基板10はガラス
エポキシ、ガラスポリイミド、BTレジンといった電気
的絶縁性を有する樹脂材を基材としている。
【0014】図1(b) はこの樹脂基板10に対しエッチ
ング処理を施して両面に配線パターン16を形成した状
態である。配線パターン16は銅箔11の表面にレジス
トを塗布し、形成すべきパターンにしたがって露光して
レジストパターンを形成し、レジストが被覆された部位
以外の銅箔11をエッチングして除去することによって
形成される。配線パターン16を形成した基板を以下で
は回路基板10aという。
【0015】ワイヤボンディングにより半導体素子と接
続する配線パターン16のボンディング部はこの孔12
の周縁部近傍に形成される。回路基板10aに設ける孔
12は回路基板10aを積層して積層体を形成した際
に、各段の回路基板10aのボンディング部の領域が確
保されるように回路基板10aごとあらかじめ孔サイズ
を設定する。
【0016】銅箔11をエッチングして配線パターン1
6を形成した後、回路基板10aの配線パターン16を
形成した面に感光性レジスト30を塗布する(図1(c)
)。本実施形態では感光性レジスト30としてネガ型
の感光性レジストを使用する。図1(d) は回路基板10
aに塗布した感光性レジスト30に露光している状態を
示す。ネガ型の感光性レジストは露光した部位が現像
後、除去されずに残る部位であり、露光されない部位が
現像によって溶解除去される。この露光処理では配線パ
ターン16のボンディング部を除いた部位、すなわち回
路基板10を積層した際に重ね合わさる範囲を露光す
る。これは、回路基板10aを接着する部分については
感光性レジスト30を残し、ボンディング部を被覆する
感光性レジスト30を後工程で除去できるようにするた
めである。
【0017】感光性レジスト30は配線パターン16の
ボンディング部を被覆することを目的とし、同時に配線
パターン16を含む回路基板10aの表面全体に塗布す
ることにより、配線パターン16を形成したことによっ
て回路基板10aの表面に生じた凹凸をならして回路基
板10aの表面を平坦面にするという作用も有してい
る。回路基板10aの表面には配線パターン16による
凹凸ができるが、感光性レジスト30を所定の厚さで塗
布することにより回路基板10aの表面が平坦面にな
り、接着シート14(プリプレグ)により回路基板10
aを積層する際に確実に接着することができるようにな
る。
【0018】本実施形態では回路基板10aの上下面に
各々配線パターン16を設け、基板の下面については感
光性レジスト30全体をそのまま残すため全面にわたっ
て露光する。なお、上面の配線パターン16と下面の配
線パターン16とを電気的に接続するため孔12の内壁
面に導通用の導体部を設ける場合は、孔12の内壁面に
設けた導体部にも感光性レジスト30を塗布して導体部
を被覆する。その場合、孔12の内壁面の感光性レジス
ト30にも光照射しないようにし、導体部を被覆する感
光性レジスト30が後工程で除去できるようにする。
【0019】また、上記例では基材の両面に銅箔11を
被着形成した樹脂基板10を用いて回路基板10aを形
成したが、基材の片面のみに銅箔11を被着した樹脂基
板10を用いて回路基板10aを形成することもでき
る。この場合も配線パターン16を設けた面に感光性レ
ジスト30を塗布して同様に露光処理すればよい。な
お、この場合、回路基板10aの他方の面には感光性レ
ジスト30を塗布しなくてもよいが、感光性レジスト3
0を塗布すれば接着シート14による回路基板10aの
接合が確実になる。
【0020】図2は上記の処理を施した回路基板10a
を基板の各層間に接着シート14を挟んで貼り合わせる
ことにより積層体を形成した状態を示す。10b、10
bはキャビティを形成するための孔12を形成していな
い基板で、重ね合わせた回路基板10aの外面に接着シ
ート14を用いて接着している。この基板10b、10
bにより回路基板10aを積層して形成されるキャビテ
ィ26を密閉している。
【0021】本実施形態では接着シート14としていわ
ゆるプリプレグと呼ばれるシート材を使用した。プリプ
レグはガラス繊維を接着剤でシート状に固めたもので、
プリプレグを各層の回路基板10aの間および回路基板
10aと基板10bとの間に挟み、真空中で加圧しつつ
一定時間加熱することによって一体化した積層体が得ら
れる。配線パターン16の先端のボンディング部は感光
性レジスト30の保護被膜30aによって被覆されてい
る。
【0022】回路基板10aの表面を被覆した感光性レ
ジスト30は、配線パターン16のボンディング部を含
めて回路基板10aの全体を被覆しているから、回路基
板10aの間に接着シート14を挟んで回路基板10a
を積層する際、および回路基板10aと基板10bとを
接着する際に、接着シート14が加圧、加熱されて接着
剤が流れ出た場合でも配線パターン16のボンディング
部に接着剤が付着したりすることを確実に防止する。ま
た、接着シート14と回路基板10aを位置合わせして
重ね合わせるといった工程中に接着シート14から微小
な破片(ガラス繊維片など)が落ちた場合でもボンディ
ング部を汚れから保護することができる。
【0023】図3〜図5は半導体パッケージに配線パタ
ーン16と外部接続端子とを接続する接続部を形成する
工程を示す。図3は接続部の形成位置に貫通孔20を形
成した状態を示す。貫通孔20は積層体にドリル加工を
施して穿設することができる。なお、回路基板10の配
線パターン16はこのスルーホールと導通をとるか否
か、あらかじめ設定されてパターンが形成されている。
【0024】次に、無電解銅めっきを施し、貫通孔20
の内壁面に無電解銅めっき被膜32を形成し、さらに電
解銅めっきを施して、前記無電解銅めっき被膜32およ
び基板10bの外面の銅箔11上に電解銅めっき被膜3
4を形成する。図4は無電解銅めっきおよび電解銅めっ
きを施した後の状態を示す。
【0025】この状態から、次に、基板10bの外面の
導体層である電解銅めっき被膜34と銅箔11とをエッ
チングして配線パターンを形成する(図5)。基板10
bの外面に形成する配線パターンとしては外部接続端子
を接続するためのランド36a、あるいはコンデンサや
抵抗体などの回路部品を接続するための導体部36b、
あるいはヒ−トシンク材を取り付けるための導体部36
c等がある。
【0026】これらの貫通孔20を形成する工程、無電
解銅めっきおよび電解銅めっきを施す工程、電解銅めっ
き被膜34と銅箔11をエッチングして配線パターンを
形成する工程では、積層体の内部の回路基板10aは完
全に外部から遮断されている。したがって、これらの処
理操作中に回路基板10aの配線パターン16がめっき
液やエッチング液で侵されるといった心配がまったくな
い。
【0027】積層体の外面にランド36a等の配線パタ
ーンを形成した後、キャビティ26を密閉していた基板
10b、10bをルーター等を用いて孔あけし、キャビ
ティ26を開口させる。図6は両外層の基板10b、1
0bを孔あけしてキャビティ26を開口させた状態であ
る。
【0028】基板10b、10bを孔あけした状態で回
路基板10aの配線パターン16のボンディング部は感
光性レジスト30の保護被膜30aによって被覆されて
いる。この保護被覆30aは露光処理が施されていない
部位であり、アルカリ溶剤等の溶剤を用いて容易に除去
することができる。感光性レジスト30を溶剤で溶解除
去する際には、回路基板10aの配線パターン16や他
の導体部等に悪影響を与えずに取り除くことができるか
ら、配線パターン16のボンディング部は細幅化して所
要のボンディング面積が得られなかったり、異物が付着
したりすることなく露出させることができる。
【0029】次いでパッケージの外面にソルダーレジス
ト等の保護膜38を形成し、さらにボンディング部と半
導体素子との電気的接続を確実にするため、ボンディン
グ部に下地ニッケルめっきと金めっき37を施す。この
下地ニッケルめっきと金めっきは配線パターン16と導
通するランド部36a等の他の導体部にも同時に形成さ
れる。図7は、上記工程後、外部接続端子40、ヒート
シンク42、回路部品44を取り付けた状態を示す。こ
うして、回路基板10aを多層形成した半導体パッケー
ジが得られる。
【0030】なお、キャビティ26の底面となる基板1
0bには孔あけ加工を施さず、基板10bの外表面にヒ
ートシンク(放熱板)を接合してもよい。また、本実施
形態はキャビティダウン型の製品であるが、キャビティ
26の底面側に外部接続端子を接合するキャビティアッ
プ型の形態とすることも可能である。また、上記実施形
態ではキャビティ26を密閉する基板10bとして回路
基板10a表面に樹脂基板を積層して設けたが、樹脂基
板を積層するかわりにキャビティ26の外面の開口部周
縁に樹脂基板や絶縁フィルムなどを接合してキャビティ
26を密閉し、キャビティ26を開口する際には、それ
ら樹脂基板や絶縁フィルムを剥離するなどしてキャビテ
ィ26を開口させてもよい。キャビティ26を密閉する
基板としては、このようにキャビティ26を密閉する樹
脂基板や絶縁フィルムを概念として含むものである。ま
た、キャビティ26を形成するための開口を形成すると
いう概念には、このようにキャビティ26の開口部周縁
に接合してキャビティ26を密閉した樹脂基板や絶縁フ
ィルムを剥離するといった方法も含むものとする。
【0031】上記の実施形態で配線パターン16を保護
するために用いた感光性レジスト30は回路基板10a
を積層したり、基板10bを孔あけ加工する際に配線パ
ターン16のうちとくにボンディング部を保護する目的
で使用するものであり、上記製造工程で説明したよう
に、キャビティ26を開口した後は保護被膜30aは溶
剤等で溶解除去する。したがって、感光性レジスト30
は後工程で容易に除去できるものであればとくに材質が
限定されるものではない。
【0032】たとえば、上記例では感光性レジスト30
としてネガ型のレジストを使用したが、ネガ型にかえて
ポジ型のレジストを使用することもできる。ポジ型の感
光性レジストは露光した部位が現像処理によって溶解除
去されるから、回路基板10aにポジ型の感光性レジス
トを塗布した場合は、配線パターン16のボンディング
部のみ、すなわち後工程で溶解除去する範囲について露
光する。これ以後の工程は、前述したネガ型の感光性レ
ジストを使用した場合と同様である。基板10bを孔あ
けしてキャビティ26を開口させた後、溶剤を用いてボ
ンディング部の保護被膜30aを溶解除去する。感光性
レジストのボンディング部の範囲があらかじめ露光され
ているから露光部分が溶解除去される。
【0033】なお、ポジ型の感光性レジストを使用する
場合は、回路基板10aの表面に感光性レジストを塗布
した後、露光せずにそのまま回路基板10aの積層等を
行い、所要のめっき等を施し、基板10bに孔あけ加工
を施してキャビティ26を開口させた後、配線パターン
16のボンディング部に対応する部位の感光性レジスト
に露光して、ボンディング部の感光性レジストを溶解除
去する方法も可能である。
【0034】上記各実施形態のように、感光性レジスト
によって配線パターン16を被覆して保護する方法は、
配線パターン16のボンディング部から感光性レジスト
を除去した際の配線パターン16の表面の性状が安定
し、ニッケルめっき、金めっきを施した際にめっき被膜
が安定するといった利点がある。
【0035】なお、上記実施形態では外部接続端子40
としてはんだボールを使用した例を示したが、外部接続
端子40としてリードピンを使用することもできる。図
8にリードピンを使用した例を示す。リードピンを挿入
する貫通孔は回路基板を貫通していてもよいし、回路基
板の中途まで開口するものでもよい。
【0036】上記説明では、説明上、一つのパッケージ
部分の構成を取り上げて説明したが、樹脂基板を用いて
実際に半導体パッケージを製造する場合は、一度に複数
個の半導体パッケージが製造できるように大判の樹脂基
板を使用して多数個取りの形式で製造する。したがっ
て、配線パターンのパターニング等は大判の基板に対し
て行い、レジストの塗布、接着シートを用いた基板の貼
り合わせも大判の基板で作業する。
【0037】
【発明の効果】本発明に係る半導体パッケージの製造方
法によれば、上述したように、配線パターンのボンディ
ング部を感光性レジストを用いて被覆することによっ
て、作業工程中で配線パターンのボンディング部に異物
が付着するといったことを防止することができ、後工程
で保護被膜を除去することによって好適にボンディング
部を露出させることができ、電気的接続性の良好なボン
ディング部を確保することができ、信頼性の高い半導体
パッケージを得ることができる等の著効を奏する。
【図面の簡単な説明】
【図1】半導体パッケージの製造に用いる回路基板の製
法を示す説明図である。
【図2】基板を積層した積層体の断面図である。
【図3】基板の積層体に貫通孔を設けた状態の断面図で
ある。
【図4】貫通孔にめっきを施した状態の断面図である。
【図5】基板の電解銅めっき被膜および銅箔をパターン
形成した断面図である。
【図6】基板を孔あけ加工してキャビティを開口させた
状態の断面図である。
【図7】半導体パッケージの断面図である。
【図8】外部接続端子としてリードピンを用いた半導体
パッケージの断面図である。
【図9】多層半導体パッケージの従来の製法を示す説明
図である。
【符号の説明】 10a 回路基板 10b 基板 11 銅箔 12 孔 14 接着シート 16 配線パターン 18 レジスト 20 貫通孔 26 キャビティ 30 感光性レジスト 30a 保護被膜 32 無電解銅めっき被膜 34 電解銅めっき被膜 37 金めっき 38 保護膜 40 外部接続端子 42 ヒートシンク

Claims (5)

    【特許請求の範囲】
  1. 【請求項1】 キャビティを形成する孔と前記孔の周縁
    部にボンディング部を有する配線パターンとが設けられ
    た複数の回路基板を各回路基板間に接着シートを介在さ
    せて積層するとともに、これらの回路基板の最外層に前
    記複数層の回路基板によって形成されたキャビティを密
    閉する基板を接着シートを介して積層することにより積
    層体を形成し、 該積層体に前記配線パターンと外部接続端子とを接続す
    るための貫通孔を設け、該貫通孔にめっきを施した後、 前記キャビティの上面を密閉している基板にキャビティ
    を形成するための開口を形成する半導体パッケージの製
    造方法において、 前記回路基板の配線パターンを形成した面に感光性レジ
    ストを塗布し、 後工程でボンディング部を被覆した部位を除去可能とす
    る露光処理を前記感光性レジストに施すことにより前記
    ボンディング部に保護被膜を設けた後、前記回路基板を
    積層し、 前記キャビティを開口した後、前記保護被膜を除去する
    ことを特徴とする半導体パッケージの製造方法。
  2. 【請求項2】 キャビティの上面及び下面を密閉してい
    る基板にキャビティを形成するための開口を形成するこ
    とを特徴とする請求項1記載の半導体パッケージの製造
    方法。
  3. 【請求項3】 感光性レジストとしてネガ型レジストを
    使用し、配線パターンのボンディング部以外を露光処理
    した後に回路基板を積層することを特徴とする請求項1
    または2記載の半導体パッケージの製造方法。
  4. 【請求項4】 感光性レジストとしてポジ型レジストを
    使用し、配線パターンのボンディング部を露光処理した
    後に回路基板を積層することを特徴とする請求項1また
    は2記載の半導体パッケージの製造方法。
  5. 【請求項5】 保護被膜を溶剤等を用いて溶解除去する
    ことを特徴とする請求項1、2、3または4記載の半導
    体パッケージの製造方法。
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* Cited by examiner, † Cited by third party
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