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JP5960633B2 - 半導体装置の製造方法および半導体装置 - Google Patents

半導体装置の製造方法および半導体装置 Download PDF

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JP5960633B2
JP5960633B2 JP2013061089A JP2013061089A JP5960633B2 JP 5960633 B2 JP5960633 B2 JP 5960633B2 JP 2013061089 A JP2013061089 A JP 2013061089A JP 2013061089 A JP2013061089 A JP 2013061089A JP 5960633 B2 JP5960633 B2 JP 5960633B2
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正樹 渡邉
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伸治 馬場
宗治 徳永
宗治 徳永
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俊寛 岩▲崎▼
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Description

本発明は、半導体装置の製造技術および半導体装置に関し、例えば突起電極を介して半導体チップを配線基板上に搭載する半導体装置に適用して有効な技術に関する。
特開２００８−８０３９６号公報（特許文献１）には、電極表面にはんだをプリコートするのに用いられるはんだペースト組成物が、はんだ粉末もしくは析出型はんだ材料とフラックスとを含むことが記載されている。
また、特開平５−３０８１８４号公報（特許文献２）には、パッド上に部品リードの半田付けに必要な厚さの半田層を有する半田コート回路基板において、パッドの幅をパッド長手方向の一部で広くし、その幅広部に他の部分より半田層の厚さが厚い半田盛り上がり部を形成した構造が記載されている。
また、ＷＯ２００９／０３４６２８号公報（特許文献３）には、はんだプリコート基板において、接続導体パターンを、配線となる配線パターンと、電子部品に設けられたバンプが接合される位置に配線パターンと連続的に形成された接続パッドとから構成し、配線パターンの幅寸法に対し接続パッドの幅寸法が大きくなるような形状とすることが記載されている。
また、特開２０００−７７４７１号公報（特許文献４）には、フリップチップ実装基板において、導体パターンを、配線パターンとバンプが接合される接続パッドとにより構成し、さらに配線パターンの幅寸法に対し、接続パッドの幅寸法を大きくなるように構成する技術が記載されている。
特開２００８−８０３９６号公報 特開平５−３０８１８４号公報 ＷＯ２００９／０３４６２８号公報 特開２０００−７７４７１号公報
半導体チップの表面に接続端子としてのバンプ電極（突起電極）を形成し、このバンプ電極を介して、半導体チップを配線基板に実装した構造のＢＧＡ（Ball Grid Array)パッケージが存在する。
このＢＧＡパッケージの配線基板では、その表面において、半導体チップ側の複数のバンプ電極の配置に対応してこれらと接続するための複数のリード部が配置される領域が必要となる。この領域では、配線基板の表面に形成された絶縁膜の一部を開口し、複数のリード部が、この絶縁膜の開口部から露出するように並べて配置されている。
また、このようなＢＧＡの配線基板では、裏面側にＢＧＡの外部端子接続用の複数のランドが形成されており、表面側の複数のリード部のそれぞれが、裏面側の複数のランドのそれぞれと配線によって電気的に接続されている。
したがって、基板の表面側では、絶縁膜の開口部に露出したフリップチップ接続用の複数のリード部から絶縁膜の開口部の内側もしくは外側の何れかの領域にそれぞれの配線を引き出し、これらの配線を裏面側の複数のランドに引き回して接続している。
ところが、ＢＧＡの高機能化により、ピン数が増加して配線密度がさらに高くなると、基板の表面側において、絶縁膜の開口部の内側の領域と外側の領域を横断して引き回しを行わなければならない配線が必要となってくる。
なお、フリップチップ接続を行う際、半導体チップの複数のバンプ電極と配線基板の複数のリード部とを安定して接続するために、複数のリード部上に半田をプリコートする場合があるが、このとき、配線基板の絶縁部の開口部を横断し、その表面が露出した配線上にも半田がプリコートされることになる。
そして、本願発明者が、前述の開口部を横断する配線を備えた配線基板を用いてフリップチップ実装による接続を検討したところ、以下に説明する課題を見出した。
フリップチップ実装工程前の配線基板の複数のリード部上に半田をプリコートする工程において、複数のリード部上に半田を供給し、半田リフローを実施すると、リフロー後に開口部を横断する配線上の任意の場所に半田が溜まる場合がある。仮に、この半田が溜まった部分の半田高さが、半導体チップのバンプ電極の高さよりも高くなった場合、フリップチップ接続した時に、溜まった半田と半導体チップの表面とが接触（干渉）し、半導体チップが溜まった半田に持ち上げられ、その結果、半導体チップのバンプ電極が配線基板のリード部に届かなくなることによりバンプ電極とリード部の接続不良（未接続）が発生してしまう。
本願において開示される実施の形態の目的は、半導体装置のフリップチップ接続における接続信頼性を向上させることができる技術を提供することにある。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態の半導体装置の製造方法は、複数の端子が配置された第１面を有し、この第１面は、絶縁膜が開口されて成る第１領域と、第１領域の内側に位置する第２領域と、第１領域の外側に位置する第３領域とを有する配線基板を準備する工程と、複数の表面電極に突起電極が設けられた半導体チップを準備する工程と、を有するものである。さらに、半導体チップの複数の突起電極と配線基板の複数の端子とを接続部材を介して電気的に接続する工程を有するものである。また、配線基板の第１領域には、複数の端子と、第１領域を横断する配線とが配置され、この配線は、第１領域を横断する第１部分と、第２または第３領域から露出して複数の端子のうちの一部の端子に接続する第２部分とを有しており、第２部分の端子には突起電極が搭載され、第１部分は配線より幅が広い幅広部を有するものである。
一実施の形態によれば、半導体装置のフリップチップ接続の接続信頼性の向上を図ることができる。
実施の形態の半導体装置に搭載される半導体チップの主面の構造の一例を示す平面図である。 実施の形態の半導体装置の構造の一例を示す断面図である。 図２に示す半導体装置の詳細構造の一例を示す拡大部分断面図である。 図２に示す半導体装置における柱状バンプ電極の接続状態の一例を示す部分断面図である。 実施の形態の半導体装置に搭載される配線基板の上面の配線の引き回しの一例を示す部分平面図である。 図５に示すＢ部の構造の一例を示す拡大部分平面図である。 図５に示すＣ部の構造の一例を示す拡大部分平面図である。 実施の形態の半導体装置の組み立て手順の一例を示すフロー図と断面図である。 図８に示す組み立てで用いられる配線基板の構造の一例を示す平面図である。 図９に示す配線基板の製造における半田めっき形成前のリードの構造の一例を示す断面図である。 図９に示す配線基板の製造における半田めっき形成後のリードの構造の一例を示す断面図である。 図９に示す配線基板の製造におけるリフロー処理後の半田の状態の一例を示す断面図である。 図１２に示す半田の状態の一例を示す拡大平面図である。 実施の形態で用いられる配線基板のリフロー処理後の半田の状態の一例を示す部分平面図である。 図１４に示すＡ−Ａ線に沿って切断した構造を示す部分断面図である。 図８に示す組み立てのアンダーフィル塗布後の構造の一例を示す平面図である。 図８に示す組み立てのフリップチップ接続後の構造の一例を示す平面図である。 図１７に示すフリップチップ接続後の構造の一例を示す部分平面図である。 図１８に示すＡ−Ａ線に沿って切断した構造を示す部分断面図である。 実施の形態の第２変形例の半導体装置の組み立てで用いられる配線基板の構造を示す断面図である。 実施の形態の第２変形例の半導体装置の組み立てにおけるフリップチップ接続後の構造を示す断面図である。 実施の形態の第２変形例の半導体装置の組み立てにおけるアンダーフィル塗布後の構造を示す断面図である。 実施の形態の第２変形例の半導体装置の組み立てにおけるボールマウント後の構造を示す断面図である。 比較例の半導体装置におけるフリップチップ接続部の構造を示す部分平面図である。 図２４に示すＡ−Ａ線に沿って切断した構造を示す部分断面図である。
以下の実施の形態では特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
さらに、以下の実施の形態では便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。
また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良いものとする。
また、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
また、以下の実施の形態において、構成要素等について、「Ａからなる」、「Ａよりなる」、「Ａを有する」、「Ａを含む」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲等についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
＜図面を使用した課題の説明＞
はじめに、本願発明者が比較検討した半導体装置のフリップチップ接続における課題について、図面を参照しながら説明する。
図２４は本願発明者が検討を行った比較例の半導体装置におけるフリップチップ接続部の構造を示す部分平面図、図２５は図２４に示すＡ−Ａ線に沿って切断した構造を示す部分断面図である。
図２４に示すように、配線基板１０の上面１０ａにおいては、表面に絶縁膜１０ｂが配置され、絶縁膜１０ｂに形成された開口部１０ｃには、図２５に示す半導体チップ１とフリップチップ接続を行うための複数の端子（リード部）１０ｅが２列に配置され、露出している。さらに、複数の端子１０ｅのそれぞれの表面上には半田１１がプリコートされている。
また、配線基板１０では、絶縁膜１０ｂの開口部１０ｃに配置されたフリップチップ接続用の複数の端子１０ｅから絶縁膜１０ｂの開口部１０ｃの内側もしくは外側の何れかの領域にそれぞれの配線１０ｄを引き出し、これらの配線１０ｄが裏面側のバンプランドに引き回されている。この時、例えば半導体装置の高機能化により、ピン数が増加して配線密度がさらに高くなると、配線基板１０の上面１０ａ側において、絶縁膜１０ｂの開口部１０ｃの内側の領域と外側の領域を横断して引き回しを行う配線１０ｄ１が必要となってくる。
なお、複数の端子１０ｅのそれぞれの表面上には、半田１１がプリコートされるが、開口部１０ｃに配線１０ｄ１が形成される場合には、この配線１０ｄ１上にも半田１１がプリコートされる。つまり、配線１０ｄ上や配線１０ｄ１上に半田を供給し、半田リフローを実施すると、リフロー後、端子１０ｅ上および配線１０ｄ１上に半田１１が形成される。
このとき、開口部１０ｃを横断する配線１０ｄ１では、任意の場所に半田１１が溜まって、この溜まった部分の半田（以降、半田溜まりとも言う）の高さが高くなる場合がある。
その結果、図２５のＲ部に示すように、フリップチップ接続を行った際に、配線１０ｄ１上で溜まって形成された半田１１の高さが、本来、半導体チップ１のパッドＰＤに接続する端子１０ｅ上の半田１１の高さよりも高くなった場合、溜まって形成された半田１１と半導体チップ１の表面とが接触（干渉）し、半導体チップ１が、溜まって形成された半田１１によって持ち上げられる。
これにより、半導体チップ１のバンプ電極（バンプ電極１２）が、配線基板１０の端子１０ｅに届かなくなり、バンプ電極と端子１０ｅの接続不良（未接続）が発生することを本願発明者は見出した。
上記半田溜まりは、特に、開口部１０ｃにおける配線１０ｄ１の長さが長くなるにつれて形成され易い。すなわち、開口部１０ｃにおける配線１０ｄ１の長さが長い場合、リフロー時に加熱された配線１０ｄ１内では、温度分布が発生し、温度の高い部分の半田が最初に溶融する。そして、最初に溶融した半田に後から溶融した半田が集まることにより、この半田溜まりは形成される。
また、半田溜まりと半導体チップ１の表面とが接触すると、半導体チップ１が傾いて搭載されてしまい、半導体チップ１の実装不良も発生し易くなる。さらに、開口部１０ｃの配線１０ｄ１上に半田溜まりが形成されると、フリップチップ接続後の封止工程でアンダーフィルを充填した際に、半田溜まりの脇でボイドが形成され易くなり、半導体装置の信頼性に悪影響を及ぼすこともある。
なお、配線基板１０が貫通基板である場合、ビルドアップ基板のようにファインピッチ配線を形成して配線密度を高めにくい。そのため、配線密度を高めるために、開口部１０ｃを横断するような配線１０ｄ１を形成せざるを得なくなる。そのため、貫通基板を採用する場合は、上述の課題が更に発生し易い状況となる。
ここで、貫通基板は、複数のスルーホールやビアが基板の表裏面に貫通するように形成されたものである。そのため、ビルドアップ基板のようにビルドアップ層（配線層）を形成することができないため、配線密度を高めるためには不利な基板ではある。しかしながら、貫通基板は、ビルドアップ基板に比べてビルドアップ層を形成しない分、ビルドアップ基板に比べて安価な基板である。
そこで、本実施の形態では、安価な貫通電極基板を用いつつ、半導体装置のフリップチップ接続における接続信頼性を向上できる工夫を施している。以下に、この工夫を施した本実施の形態における半導体装置とその製造方法について説明する。
＜本実施の形態における半導体装置の構成＞
図１は実施の形態の半導体装置に搭載される半導体チップの主面の構造の一例を示す平面図、図２は実施の形態の半導体装置の構造の一例を示す断面図、図３は図２に示す半導体装置の詳細構造の一例を示す拡大部分断面図、図４は図２に示す半導体装置における柱状バンプ電極の接続状態の一例を示す部分断面図である。また、図５は実施の形態の半導体装置に搭載される配線基板の上面の配線の引き回しの一例を示す部分平面図、図６は図５に示すＢ部の構造の一例を示す拡大部分平面図、図７は図５に示すＣ部の構造の一例を示す拡大部分平面図である。
図１に示すように、本実施の形態の半導体装置に搭載される半導体チップ１は、四角形状をしており、半導体チップ１の主面（第１主面）１ａの各領域に柱状バンプ電極（突起電極）ＰＬＢＭＰ１および柱状バンプ電極ＰＬＢＭＰ２が形成されている。なお、これら柱状バンプ電極ＰＬＢＭＰ１および柱状バンプ電極ＰＬＢＭＰ２は、例えば、銅（Ｃｕ）からなる柱状部と、この柱状部上に形成された半田からなる接続部とから構成されている。柱状部の高さは、例えばここでは約３０μｍ程度であり、接続部の高さ（半田高さ）は約１５μｍ程度である。柱状部の形状は、円柱形状や直方体形状であり、平面視で見たときに、円柱形状のときの直径は約３０〜３５μｍ程度であり、直方体形状のときの１辺の長さは、約３０〜３５μｍ程度である。
具体的に、本実施の形態における半導体チップ１では、図１に示すように、半導体チップ１の主面１ａを、領域（第１領域）ＡＲ１と、この領域ＡＲ１の内側に位置する領域（第２領域）ＡＲ２と、この領域ＡＲ２のさらに内側に位置する領域（第４領域）ＡＲ４に分けている。そして、領域ＡＲ１に複数の柱状バンプ電極ＰＬＢＭＰ１が形成され、領域ＡＲ４に複数の柱状バンプ電極ＰＬＢＭＰ２が形成されている。つまり、柱状バンプ電極ＰＬＢＭＰ１と柱状バンプ電極ＰＬＢＭＰ２とは、領域ＡＲ２を挟んで離れて配置されている。このとき、領域ＡＲ１においては、複数列（図１では２列）にわたって複数の柱状バンプ電極ＰＬＢＭＰ１が形成されており、領域ＡＲ４においては、均等に複数の柱状バンプ電極ＰＬＢＭＰ２が形成されている。
なお、ここでは、領域ＡＲ１に配置された柱状バンプ電極ＰＬＢＭＰ１のそれぞれのバンプ間の最小ピッチは、領域ＡＲ４に配置された柱状バンプ電極ＰＬＢＭＰ２のそれぞれのバンプ間の最小ピッチよりも小さくなっている。領域ＡＲ１に配置された柱状バンプ電極ＰＬＢＭＰ１のそれぞれのバンプ間の最小ピッチは、ここでは約４０〜６０μｍ程度である。ただし、柱状バンプ電極ＰＬＢＭＰ１のそれぞれのバンプ間の最小ピッチが、柱状バンプ電極ＰＬＢＭＰ２のそれぞれのバンプ間の最小ピッチに対して同等以上になる場合でも、特に除外されるものではない。
一方、領域ＡＲ２には、柱状バンプ電極ＰＬＢＭＰ１および柱状バンプ電極ＰＬＢＭＰ２のいずれも形成されていない。
ただし、半導体チップ１は、その主面１ａの全体にバンプ電極ＢＭＰが形成されたものであってもよい。
次に、本実施の形態における半導体装置の構成について説明する。図２に示すように、本実施の形態の半導体装置は、貫通基板２を有し、この貫通基板２の下面である裏面（第２面）２ｂに複数の半田ボールＳＢが形成されている。一方、貫通基板２の上面（第１面）２ａには、半導体チップ１が搭載されている。
この時、半導体チップ１の主面１ａの複数の電極パッド（表面電極）１ｃのそれぞれに形成されている複数の柱状バンプ電極ＰＬＢＭＰ１および柱状バンプ電極ＰＬＢＭＰ２が、貫通基板２の上面２ａに形成されている端子（図示せず）と電気的に接続されるように、半導体チップ１が貫通基板２の上面２ａ上に配置されている。なお、複数の柱状バンプ電極ＰＬＢＭＰ１，２と貫通基板２の複数の上記端子とは、接続部材である半田３（４）を介して電気的に接続されている。
そして、半導体チップ１と貫通基板２の間に形成される隙間には、封止樹脂であるアンダーフィルＵＦが充填されている。このアンダーフィルＵＦは、エポキシ系樹脂である場合が多く、半導体チップ１と貫通基板２との接続信頼性を確保するために使用されている。
また、半導体チップ１の裏面（第２主面）１ｂは、上方を向いた状態で露出しているが、この裏面１ｂに、例えばヒートスプレッダ等の放熱部材が設けられていてもよい。
このように構成されている本実施の形態における半導体装置に関し、特に、貫通基板２の内部構造について、さらに詳細に説明する。図３に示すように、本実施の形態では、ガラスクロスを含有するコア層ＣＲＬによって貫通基板２が形成されている。この貫通基板２においては、貫通基板２の上面２ａから裏面２ｂへ貫通するスルーホールＴＨ１、ＴＨ２、ＴＨ３が形成されている。
そして、貫通基板２の上面２ａの表面には、ソルダレジスト膜（絶縁膜）２ｃが形成されており、このソルダレジスト膜２ｃは、スルーホールＴＨ１、ＴＨ２、ＴＨ３の内部にも充填されている。ソルダレジスト膜２ｃには、図５に示すように、開口部（領域ＡＲ１）が形成されており、この開口部に複数の端子（ランドパターン、フットパターン）ＴＥ１や複数の端子（ランドパターン、フットパターン）ＴＥ２が露出している。
例えば、貫通基板２の上面２ａには、複数の端子ＴＥ１が形成されており、複数の端子ＴＥ１の一部は、貫通基板２の上面２ａで、スルーホールＴＨ１と電気的に接続され、複数の端子ＴＥ１の他の一部は、同じく貫通基板２の上面２ａで、スルーホールＴＨ２と電気的に接続されている。
また、貫通基板２の上面２ａには、複数の端子ＴＥ２も形成されており、複数の端子ＴＥ２は、貫通基板２の上面２ａで、スルーホールＴＨ３と電気的に接続されている。さらに、貫通基板２の上面２ａ上には、半導体チップ１が搭載されており、この半導体チップ１に形成されている柱状バンプ電極ＰＬＢＭＰ１と、貫通基板２の上面２ａに形成されている端子ＴＥ１と、が電気的に接続されている。
同様に、半導体チップ１に形成されている柱状バンプ電極ＰＬＢＭＰ２と、貫通基板２の上面２ａに形成されている端子ＴＥ２と、が電気的に接続されている。つまり、貫通基板２は、コア層ＣＲＬの表裏面に１層の配線層しか有していない構造であり、本実施の形態の半導体装置は、その配線層に柱状バンプ電極が直接電気的に接続された構造であると言える。
一方、図３に示すように、貫通基板２の裏面２ｂにも、ソルダレジスト膜２ｃが形成されている。そして、ソルダレジスト膜２ｃには、開口部が形成されており、この開口部から複数の裏面端子（ランド）ＢＴＥ１が露出している。これらの裏面端子ＢＴＥ１は、貫通基板２の裏面２ｂで、スルーホールＴＨ１、ＴＨ２、ＴＨ３に電気的に接続されており、これらの裏面端子ＢＴＥ１上に半田ボールＳＢが搭載されている。
具体的に、本実施の形態の貫通基板２では、コア層ＣＲＬ（０．４ｍｍ程度）による基板厚（上面２ａおよび裏面２ｂの配線厚を考慮）は、０．５ｍｍ程度であり、スルーホール径は１５０μｍ程度である。
次に、本実施の形態の貫通基板２に形成されるスルーホールＴＨ１、ＴＨ２、ＴＨ３の形成位置や、貫通基板２の上面２ａに形成される端子ＴＥ１や端子ＴＥ２の形成位置について説明する。
まず、図３において、貫通基板２上には半導体チップ１が搭載されており、以下に示すような領域に分割される。すなわち、貫通基板２上の領域のうち、半導体チップ１が搭載されていない外側の領域を領域（第３領域）ＡＲ３と定義する。そして、半導体チップ１上の領域に関し、図１に示した領域区分に対応して、半導体チップ１の領域ＡＲ１と、半導体チップ１の領域ＡＲ２と、半導体チップ１の領域ＡＲ４とに分割する。このようにして、貫通基板２の上面２ａの領域は、図３に示すように、上述した４つの領域に分割することができる。
ここで、領域ＡＲ３について説明する。貫通基板２において、領域ＡＲ３には、複数のスルーホールＴＨ２が形成されている。つまり、貫通基板２の上面２ａの領域のうち領域ＡＲ３に複数のスルーホールＴＨ２が形成されている一方、端子ＴＥ１や端子ＴＥ２は形成されていない。特に、スルーホールＴＨ２は、端子ＴＥ１と電気的に接続されるが、この端子ＴＥ１は、スルーホールＴＨ２が形成されている領域ＡＲ３には形成されていない。
続いて、領域ＡＲ１について説明する。貫通基板２において、領域ＡＲ１には、複数の端子ＴＥ１が形成されている。つまり、貫通基板２の上面２ａの領域のうち領域ＡＲ１に複数の端子ＴＥ１が形成されている一方、スルーホールＴＨ１、ＴＨ２、ＴＨ３は形成されていない。特に、複数の端子ＴＥ１のうちの一部の端子ＴＥ１は、スルーホールＴＨ１と電気的に接続され、複数の端子ＴＥ１のうちの他の一部の端子ＴＥ１は、スルーホールＴＨ２と電気的に接続されるが、これらのスルーホールＴＨ１やスルーホールＴＨ２は、端子ＴＥ１が形成されている領域ＡＲ１には形成されていない。
なお、半導体チップ１における領域ＡＲ１には、複数の柱状バンプ電極ＰＬＢＭＰ１が形成されており、半導体チップ１の領域ＡＲ１に形成されている柱状バンプ電極ＰＬＢＭＰ１は、貫通基板２の領域ＡＲ１に形成されている端子ＴＥ１と直接接続されている。
次に、領域ＡＲ２について説明する。貫通基板２において、領域ＡＲ２には、複数のスルーホールＴＨ１が形成されている。つまり、貫通基板２の上面２ａの領域のうち領域ＡＲ２に複数のスルーホールＴＨ１が形成されている一方、端子ＴＥ１や端子ＴＥ２は形成されていない。特に、スルーホールＴＨ１は、端子ＴＥ１と電気的に接続されるが、この端子ＴＥ１は、スルーホールＴＨ１が形成されている領域ＡＲ２には形成されていない。なお、半導体チップ１における領域ＡＲ２には、複数の柱状バンプ電極ＰＬＢＭＰ１および柱状バンプ電極ＰＬＢＭＰ２が形成されていない。
さらに、領域ＡＲ４について説明する。貫通基板２において、領域ＡＲ４には、複数のスルーホールＴＨ３および複数の端子ＴＥ２が形成されている。つまり、貫通基板２の上面２ａの領域のうち領域ＡＲ４に複数のスルーホールＴＨ３と複数の端子ＴＥ２が同じ領域に形成されている。特に、スルーホールＴＨ３は、端子ＴＥ２と電気的に接続されるが、この端子ＴＥ２も、スルーホールＴＨ３が形成されている領域ＡＲ４に形成されている。なお、半導体チップ１における領域ＡＲ４には、複数の柱状バンプ電極ＰＬＢＭＰ２が形成されており、半導体チップ１の領域ＡＲ４に形成されている柱状バンプ電極ＰＬＢＭＰ２は、貫通基板２の領域ＡＲ４に形成されている端子ＴＥ２と直接接続されている。
次に、図４を用いて、半導体チップ１と貫通基板２との間との隙間（スタンドオフ）について説明する。本実施の形態では、図４に示すように、貫通基板２上には端子ＴＥ１が形成されており、この端子ＴＥ１上に柱状バンプ電極ＰＬＢＭＰ１が搭載される。この柱状バンプ電極ＰＬＢＭＰ１は、例えば、銅（Ｃｕ）からなる柱状部と、この柱状部上に形成された半田からなる接続部とから構成される。この柱状バンプ電極ＰＬＢＭＰ１は、例えば、窒化シリコン膜からなるパッシベーション膜（表面保護膜）ＰＡＳに形成された開口部ＯＰに形成されており、柱状バンプ電極ＰＬＢＭＰ１は、開口部ＯＰから露出するパッドＰＤ（図２の電極パッド１ｃ）上に形成されている。そして、このパッドＰＤは、層間絶縁膜ＩＬ上に形成されている。
このように構成されている柱状バンプ電極ＰＬＢＭＰ１では、柱状バンプ電極ＰＬＢＭＰ１の大きさを小さくしても、銅からなる柱状部によって、半導体チップ１と貫通基板２との間の隙間（スタンドオフ）Ｔが、小さくはならない。つまり、柱状バンプ電極ＢＭＰは、半田からなる接続部と、その接続部（半田）の融点よりも高い融点を有する柱状部（銅）とで構成されている。
そのため、図２に示すように半導体チップ１を貫通基板２上に実装し、半導体チップ１の柱状バンプ電極ＰＬＢＭＰ１と貫通基板２の端子ＴＥ１とを、柱状バンプ電極ＰＬＢＭＰ１の接続部（半田）を高温（例えば２４０〜２６０℃程度）で溶融させて電気的に接続する際、バンプ電極ＰＬＢＭＰ１の柱状部（銅）の融点は接続部（半田）の融点より高いので、高温にした時に溶融することはない。
したがって、半導体チップ１と貫通基板２との間の図４に示す隙間（スタンドオフ）Ｔが、柱状バンプ電極ＰＬＢＭＰ１の柱状部（銅）の高さよりも小さくなることはない。この結果、図４に示すような柱状バンプ電極ＰＬＢＭＰ１を使用する場合、柱状バンプ電極ＰＬＢＭＰ１自体の大きさを小さくしても、スタンドオフＴを確保できるので、アンダーフィルの充填性の低下や、半導体チップ１と貫通基板２との接続信頼性の低下を抑制することができる。このことから、本実施の形態における半導体チップ１では、例えば、図２および図３に示すように、柱状バンプ電極ＰＬＢＭＰ１や柱状バンプ電極ＰＬＢＭＰ２を使用している。
なお、ここでは、柱状バンプ電極ＰＬＢＭＰ１の柱状部は銅である場合を例に挙げて説明したが、接続部の半田よりも融点が高い（金属）材料であれば問題は無い。また、柱状バンプ電極ＰＬＢＭＰ１の接続部の半田は、Ｓｎ−Ａｇ系やＳｎ−Ａｇ−Ｃｕ系の鉛フリー対応の半田を用いることが好ましい。
次に、本実施の形態の貫通基板２の上面２ａの構成を、スルーホールＴＨ１、ＴＨ２、ＴＨ３および端子ＴＥ１、ＴＥ２の位置関係が明瞭となるように図５の部分平面図を用いて説明する。図５では、概ね、貫通基板２の上面２ａの全領域のうちの１／４の領域が示されている。また、図５においては、領域ＡＲ１、領域ＡＲ２、領域ＡＲ３および領域ＡＲ４が図示されている。
ここで、図３と図５に示すように、領域ＡＲ３は、平面視において半導体チップ１の外周よりも外側に位置する領域である。別の表現をすると、領域ＡＲ３は、平面視において、半導体チップ１と重ならない領域ともいえる。さらに、領域ＡＲ１、領域ＡＲ２および領域ＡＲ４は、平面視において半導体チップ１の外周よりも内側に位置する領域である。別の表現をすると、領域ＡＲ１、領域ＡＲ２および領域ＡＲ４は、平面視において、半導体チップ１と重なっている領域ともいえる。
図５において、領域ＡＲ１には、複数の端子ＴＥ１が形成されている。具体的に、領域ＡＲ１においては、２列にわたって複数の端子ＴＥ１が形成されており、例えば、外側に近い列に配置されている端子ＴＥ１の数は、内側に近い列に配置されている端子ＴＥ１の数よりも多くなっている。
そして、外側に近い列に配置されている端子ＴＥ１は、領域ＡＲ３に形成されているスルーホールＴＨ２と電気的に接続されている。具体的に、領域ＡＲ３には、複数のスルーホールＴＨ２が形成されており、これらのスルーホールＴＨ２に接触するようにランドＬＮＤ２が形成されている。そして、このランドＬＮＤ２と、外側に近い列に配置されている端子ＴＥ１とが、第２配線２ｅで接続されている。
一方、内側に近い列に配置されている端子ＴＥ１は、領域ＡＲ２に形成されているスルーホールＴＨ１と電気的に接続されている。具体的に、領域ＡＲ２には、複数のスルーホールＴＨ１が形成されており、これらのスルーホールＴＨ１に接触するようにランドＬＮＤ１が形成されている。そして、このランドＬＮＤ１と、内側に近い列に配置されている端子ＴＥ１とが、第１配線２ｄで接続されている。
また、領域ＡＲ４には、複数のスルーホールＴＨ３および複数の端子ＴＥ２が形成されている。領域ＡＲ４に形成されている端子ＴＥ２は、同じく領域ＡＲ４に形成されているスルーホールＴＨ３と電気的に接続されている。具体的に、領域ＡＲ４には、複数のスルーホールＴＨ３が形成されており、これらのスルーホールＴＨ３に接触するようにランドＬＮＤ３が形成されている。そして、このランドＬＮＤ３と、端子ＴＥ２とが、第３配線２ｆで接続されている。つまり、端子ＴＥ１と端子ＴＥ２とは、領域ＡＲ２を挟んで離れて配置されている。
＜本実施の形態における半導体装置の特徴＞
本実施の形態における半導体装置は上記のように構成されており、以下に、その特徴について詳細に説明する。
本実施の形態の半導体装置では、その貫通基板２において、図３に示す上面２ａに形成されたソルダレジスト膜２ｃが開口されて成る図５に示す領域ＡＲ１（第１領域）に複数の端子ＴＥ１が内側と外側とで２列にわたって設けられているが、さらに、この領域ＡＲ１を横断して領域ＡＲ２と領域ＡＲ３とに跨がる配線２ｇが配置されている。
すなわち、本実施の形態の半導体装置は、貫通基板２を採用しており、多ピン化に対応して配線密度を高めるのはビルドアップ基板に比べて困難である。そのため、ソルダレジスト膜２ｃの開口領域である領域ＡＲ１を横断して領域ＡＲ２と領域ＡＲ３とに跨がる配線２ｇを設けることで、配線密度を高める対策が施されている。
この領域ＡＲ１を横断する配線２ｇは、図６に示すように、領域ＡＲ１を横断する第１部分２ｈと、領域ＡＲ２（もしくは領域ＡＲ３）から露出して複数の端子ＴＥ１のうちの一部の端子ＴＥ１に接続する第２部分２ｉとを有しており、さらに第１部分２ｈは配線２ｇより幅が広い幅広部２ｊを有している。
この幅広部２ｊは、半田をプリコートする際に、この配線２ｇ上に形成される半田を分散し、かつ集めるものである。これにより、配線２ｇ上における半田溜まりの形成を防止または低減することができる。
したがって、領域ＡＲ１に配置される配線２ｇには、複数の幅広部２ｊが配置されている方が好ましい。つまり、複数の幅広部２ｊが配置されることで、半田の分散数を増やすことができ、半田溜まりの発生を抑制することができる。
また、後述する図１４のＰ部に示すように、領域ＡＲ１に配置された配線２ｇに複数の幅広部２ｊが形成されている場合、第１部分２ｈ（図６参照）における隣り合う幅広部２ｊの配線２ｇの延在方向Ｅの距離Ｌが、第２部分２ｉ（図６参照）における端子ＴＥ１と配線２ｇの延在方向Ｆの合わせた長さ（Ｌ１＋Ｌ２）を超えないように複数の幅広部２ｊを配置する。
言い換えると、配線２ｇの第１部分２ｈにおける隣り合う幅広部２ｊ間の延在方向Ｅの距離Ｌが、第２部分２ｉにおける端子ＴＥ１と配線２ｇの延在方向Ｆの合わせた長さ（Ｌ１＋Ｌ２）を超えるような場合に、上記隣り合う幅広部２ｊ間に他の幅広部２ｊを配置する。
すなわち、領域ＡＲ１に露出して配置される配線２ｇにおいて、配線２ｇのみの部分の長さをなるべく短くして、半田プリコートによってこの配線２ｇ上に形成される半田３（半田層、図１４参照）を分散させ、かつ各幅広部２ｊに上記半田３を集めるものである。これは、半田材が配線上で溶融された際に流れて幅広部分に集まるという特性を有しているため、この特性を利用し、複数配置された幅広部２ｊに上記半田３を分散させ、かつ各幅広部２ｊに集めるものである。
これにより、領域ＡＲ１に露出する配線２ｇに半田溜まりが形成されることを防止または低減することができる。
また、図６に示すように、開口領域である領域ＡＲ１において、配線２ｇの第１部分２ｈと第２部分２ｉは、領域ＡＲ２のソルダレジスト膜２ｃの下部で電気的に接続されている。
すなわち、配線２ｇは、一端には第２部分２ｉの端子ＴＥ１が形成され、領域ＡＲ１を横断する第１部分２ｈには複数の幅広部２ｊが形成されており、複数の幅広部２ｊが配置された第１部分２ｈで領域ＡＲ１を横断した配線２ｇは、基板内方に向けて領域ＡＲ２に延び、さらに領域ＡＲ２で延在方向を領域ＡＲ１の方向に変え、再度領域ＡＲ１に露出して第２部分２ｉとなる。そして、この第２部分２ｉに端子ＴＥ１が形成されている。
なお、配線２ｇの第１部分２ｈは、領域ＡＲ１において複数の端子ＴＥ１の配列の比較的端部付近に多く配置されている（図５のＢ部参照）。これは、半導体装置のピン数増加等で配線密度が大きくなった際に、領域ＡＲ１に設けられる端子ＴＥ１の数も増えることにより、配線２ｇを配置する箇所は、端子ＴＥ１の配列の中央寄りよりも端部付近に寄り易いためである。
つまり、端子ＴＥ１の配列の中央寄りよりも端部付近の方がスペースに余裕が在るため、配線２ｇは、端子ＴＥ１の配列の端部付近に配置する方が好ましい。ただし、図５のＣ部に示すように、領域ＡＲ１を横断する配線２ｇは、端子ＴＥ１の配列の中央寄りに配置してもよい。
なお、配線２ｇは、信号用配線であってもよいし、ＧＮＤ用配線あるいは電源用配線であってもよい。
そこで、図７は、配線２ｇがＧＮＤ用配線の場合の配線パターンの一例を示すものである。配線２ｇがＧＮＤ用配線の場合には、配線２ｇは、領域ＡＲ３もしくは領域ＡＲ２あるいはその両者でプレーン配線２ｋに接続している場合が多い。図７に示す配線２ｇの場合、一方の端部は、領域ＡＲ３でプレーン配線２ｋと接続し、かつこのプレーン配線２ｋから再度延在し、領域ＡＲ１に露出して第２部分２ｉとなりそこに端子ＴＥ１が形成されている。また、他方の端部は、領域ＡＲ２において、他のプレーン配線２ｋに接続されている。
また、配線２ｇは、図６および後述する図１４のＱ部に示すように、第１部分２ｈにおいて、配線２ｇを屈曲させる屈曲部２ｍを有していてもよい。ただし、屈曲部２ｍに半田材が集まり過ぎて半田溜まりが形成されることは避けなければならない。
したがって、図６に示すように、配線２ｇの第１部分２ｈが屈曲部２ｍを有している場合には、第１部分２ｈに設ける複数の幅広部２ｊの配置を工夫する。まず、屈曲部２ｍの近傍に複数の幅広部２ｊを配置する。さらに、屈曲部２ｍの両側のスペースに余裕がある場合には、図６のＥ部およびＦ部に示すように、屈曲部２ｍを挟むように屈曲部２ｍの両側に幅広部２ｊを配置することが好ましい。
また、図６のＧ部に示すように、屈曲部２ｍが多角にわたって複数形成されている場合、すなわち、屈曲部２ｍが多数形成されていて、配線２ｇの直線部分が短い場合には、複数設けられた幅広部２ｊのうちの一部の幅広部２ｊが屈曲部２ｍと重なるように配置する。
このように屈曲部２ｍの両側にスペースが在る場合、屈曲部２ｍを挟むようにその両側に幅広部２ｊを配置し、また、屈曲部２ｍの両側の配線２ｇの直線部分が短くスペースが少ない場合、屈曲部２ｍと重なるように幅広部２ｊを配置する。
したがって、屈曲部２ｍを挟むようにその両側に幅広部２ｊを配置するか、もしくは幅広部２ｊが屈曲部２ｍと重なるように幅広部２ｊを配置することにより、屈曲部２ｍに集まる半田材を分散させ、かつ各幅広部２ｊに半田材を低い高さに集めることができる。
なお、半田プリコートにより、後述する図１５に示すように、各端子ＴＥ１および幅広部２ｊ上には、半田（半田層）３が形成される。そして、フリップチップ接続後、後述する図１９に示すように、配線２ｇの第２部分２ｉ（図６参照）の端子ＴＥ１には柱状バンプ電極ＰＬＢＭＰ１（２）（突起電極）が搭載され、一方、第１部分２ｈの幅広部２ｊ上には柱状バンプ電極ＰＬＢＭＰ１（２）は搭載されずに半田３のみが形成された状態となる。
＜本実施の形態における半導体装置の製造方法＞
本実施の形態における半導体装置は、上記のように構成されており、以下に、その製造方法の一例について図面を参照しながら説明する。
図８は実施の形態の半導体装置の組み立て手順の一例を示すフロー図と断面図、図９は図８に示す組み立てで用いられる配線基板の構造の一例を示す平面図、図１０は図９に示す配線基板の製造における半田めっき形成前のリードの構造の一例を示す断面図、図１１は図９に示す配線基板の製造における半田めっき形成後のリードの構造の一例を示す断面図である。また、図１２は図９に示す配線基板の製造におけるリフロー処理後の半田の状態の一例を示す断面図、図１３は図１２に示す半田の状態の一例を示す拡大平面図、図１４は実施の形態で用いられる配線基板のリフロー処理後の半田の状態の一例を示す部分平面図、図１５は図１４に示すＡ−Ａ線に沿って切断した構造を示す部分断面図である。さらに、図１６は図８に示す組み立てのアンダーフィル塗布後の構造の一例を示す平面図、図１７は図８に示す組み立てのフリップチップ接続後の構造の一例を示す平面図、図１８は図１７に示すフリップチップ接続後の構造の一例を示す部分平面図、図１９は図１８に示すＡ−Ａ線に沿って切断した構造を示す部分断面図である。
まず、図８のステップＳ１に示す基板準備を行う。ここでは、本実施の形態における貫通基板２を用意する。この貫通基板２には、その上面２ａに、例えば、図５に示すように、複数の端子ＴＥ１、ＴＥ２、複数のスルーホールＴＨ１、ＴＨ２およびＴＨ３等が形成されている。
さらに、端子ＴＥ１が２列配置で設けられた、ソルダレジスト膜２ｃの開口領域である領域ＡＲ１を有しており、この領域ＡＲ１には、この領域ＡＲ１を横断して領域ＡＲ２と領域ＡＲ３とに跨がる配線２ｇが設けられている。さらに、配線２ｇは、図５〜図７に示すように、上記実施の形態の貫通基板２と同様に領域ＡＲ１を横断する第１部分２ｈと、領域ＡＲ２から露出して複数の端子ＴＥ１のうちの一部の端子ＴＥ１に接続する第２部分２ｉとを有しており、かつ第１部分２ｈは配線２ｇより幅が広い幅広部２ｊが配置されている。
なお、配線２ｇの第１部分２ｈには、後述する図１４のＰ部に示すように、隣り合う幅広部２ｊの第１部分２ｈ（図６参照）における配線２ｇの延在方向Ｅの距離Ｌが、第２部分２ｉ（図６参照）における端子ＴＥ１と配線２ｇの延在方向Ｆの合わせた長さ（Ｌ１＋Ｌ２）を超えないように複数の幅広部２ｊが配置されている。
さらに、このような貫通基板２の端子ＴＥ１、ＴＥ２に対して半田プリコートを行い、それぞれの端子ＴＥ１、ＴＥ２上に、図９に示すように半田（半田層）３を形成する。
上記半田プリコートでは、例えば、電解Ｓｎ（錫）めっき処理等により、貫通基板２における図１０に示すソルダレジスト膜２ｃから露出した端子ＴＥ１（ＴＥ２）に半田３を形成し、その後、半田プリコートを行う。なお、端子ＴＥ１（ＴＥ２）は、例えば銅配線である。その際、まず、図１１に示すように、電解Ｓｎめっき処理等を行って、端子ＴＥ１（ＴＥ２）を半田３により覆う。さらに、図１２に示すように、リフロー処理を行って端子ＴＥ１（ＴＥ２）上に半田３をプリコートする。
なお、図１０〜図１２に示す半田プリコート処理については、各幅広部２ｊについても同様である。すなわち、半田プリコート処理が行われると、図１４に示すように、領域ＡＲ１において、複数の端子ＴＥ１および各幅広部２ｊにそれぞれ半田３がプリコートされる。
その際、本実施の形態の貫通基板２では、領域ＡＲ１に露出し、かつこの領域ＡＲ１を横断する配線２ｇには、複数の幅広部２ｊ（例えば、図１４のＰ部もしくはＱ部）が形成されているため、半田プリコート時に流動する半田を各幅広部２ｊに分散させることができ、そして半田をそれぞれの幅広部２ｊに集めることができる。
なお、幅広部２ｊと端子ＴＥ１の平面視の形状（平面視での縦と横の長さ等）を略同一にしておくことが好ましく、これにより、図１５に示すように、幅広部２ｊ上にプリコートされる半田３と、端子ＴＥ１上にプリコートされる半田３の高さを、ほぼ均一な高さに形成することができる。
ここで、ソルダレジスト膜２ｃの開口領域である領域ＡＲ１における端子ＴＥ１と配線２ｇのそれぞれの幅について説明する。図１３に示すように、絶縁膜であるソルダレジスト膜２ｃから領域ＡＲ１に露出する配線２ｇの幅をＷ１とし、端子ＴＥ１の幅をＷ２とすると、Ｗ１＜Ｗ２であり、かつ端子ＴＥ１の幅Ｗ２は、Ｗ２＝（１．５〜３．０）×Ｗ１である。なお、前記Ｗ１、Ｗ２については、端子ＴＥ２についても同様である。
また、幅広部２ｊの平面視の幅や大きさについては、端子ＴＥ１と同じであることが好ましい。幅広部２ｊの幅や大きさを端子ＴＥ１の幅や大きさと同一にしておくことにより、端子ＴＥ１と幅広部２ｊとで、プリコートされる半田３の厚さや大きさも略同じにすることができる。
すなわち、図１５に示すように、幅広部２ｊ上の半田３と端子ＴＥ１上の半田３とで、それぞれの高さを均一にすることができる。
次に、図８のステップＳ２に示すチップ準備を行う。なお、図１および図２に示すように、半導体チップ１には、その主面１ａの複数の電極パッド（表面電極）１ｃに、複数の柱状バンプ電極（突起電極）ＰＬＢＭＰ１，２が設けられている。
これら柱状バンプ電極ＰＬＢＭＰ１，２は、ダイシング前のウエハ段階で図示しない半導体ウエハに設けられたものであり、各柱状バンプ電極ＰＬＢＭＰ１，２の先端には、半田４が配置（形成）されている。
次に、図８のステップＳ３の樹脂先塗布を行う。ここでは、図１６に示す貫通基板２の上面２ａのチップ搭載領域（具体的には、図５に示す領域ＡＲ１＋領域ＡＲ２＋領域ＡＲ４）にアンダーフィルＵＦを塗布する。アンダーフィルＵＦは、例えば、エポキシ系樹脂であるが、速硬化性樹脂ＮＣＰ(Non-ConductivePaste)を用いることが好ましい。
次に、ステップＳ４に示すフリップチップ接続を行う。図８に示すように、貫通基板２の上面２ａ上に半導体チップ１をフリップチップ接続によって搭載する。具体的には、半導体チップ１に形成されている複数の柱状バンプ電極ＰＬＢＭＰ１，２を、図５に示す貫通基板２に形成されている複数の端子ＴＥ１，２に直接接触するように、貫通基板２上に半導体チップ１を搭載し、高温に加熱する。
その結果、柱状バンプ電極ＰＬＢＭＰ１，２上の半田４と貫通基板２の各端子ＴＥ１，２上の半田３が溶融し、貫通基板２の端子ＴＥ１，２と柱状バンプ電極ＰＬＢＭＰ１，２の銅とが、接続部材である半田３（４）を介して電気的に接続する。
これにより、図１７に示すようにフリップチップ接続が行われる。
この時、半導体チップ１と貫通基板２との間の隙間にアンダーフィルＵＦが濡れ広がって充填される。さらに、アンダーフィルＵＦとして速硬化性樹脂ＮＣＰを用いている場合には、アンダーフィルＵＦは素早く硬化する。
ここで、本実施の形態では、半導体チップ１と貫通基板２との接続にサイズを小さくしても高さを確保できる柱状バンプ電極ＰＬＢＭＰ１，２を使用しているので、アンダーフィルＵＦの濡れ広がりが阻害されることはない。
なお、フリップチップ接続完了後は、図１９に示すように、各端子ＴＥ１上には、突起電極（柱状バンプ電極ＰＬＢＭＰ１）が搭載されているが、幅広部２ｊ上には、突起電極は搭載されていない。
次に、図８のステップＳ５に示すボールマウントを行う。ここでは、貫通基板２の裏面（チップ搭載面とは反対側の面）２ｂに複数の半田ボールＳＢを搭載する。以上のようにして、本実施の形態における半導体装置を製造することができる。
本実施の形態によれば、貫通基板２のソルダレジスト膜２ｃの開口領域（領域ＡＲ１）を横断する配線２ｇの一方の側（端子ＴＥ１）に突起電極が搭載され、かつ他方の側に突起電極が搭載されない幅広部２ｊが形成されたことにより、各端子ＴＥ１への半田プリコート時のリフロー処理において、図１４に示すように、配線２ｇ上の半田３を幅広部２ｊに分散させて配置することができる。
すなわち、領域ＡＲ１に露出して配置される配線２ｇにおいて、配線２ｇのみの部分の長さをなるべく短くして、半田プリコート時にこの配線２ｇ上に形成される半田３を分散させ、かつ幅広部２ｊに半田３を集めることができる。これは、半田材が配線上で溶融された際に流れて幅広部分に集まるという特性を有しているため、この特性を利用することで、配線２ｇに設けられた幅広部２ｊに半田３を分散させて集めるものである。
これにより、図１５に示すように、各端子ＴＥ１上の半田３と幅広部２ｊ上の半田３の高さのバラツキの低減化を図ることができる。
つまり、図２５に示すように、配線１０ｄ１上の半田が局所的に偏って集まって半田１１の高さが高くなる箇所（半田溜まり）が形成されることを抑制化できる。言い換えると、本実施の形態では、図１８および図１９に示すように、各端子ＴＥ１の半田３と幅広部２ｊ上の半田３の高さの均一化を図ることができる。
これにより、フリップチップ接続した際に、図２５のＲ部およびＳ部に示すような配線１０ｄ１上に溜まった半田１１と半導体チップ１の表面とが接触（干渉）して、半導体チップ１が、溜まった半田１１に持ち上げられ、これにより、半導体チップ１のバンプ電極１２が端子１０ｅ上の半田１１に届かなくなるような不具合の発生を防止または低減化することができる。その結果、フリップチップ接続における突起電極（本実施の形態では、柱状バンプ電極ＰＬＢＭＰ１，２）の接続不良の低減化を図ることができる。
また、本実施の形態においては、フリップチップ接続した際に、図２５に示すように、配線１０ｄ１上に溜まった半田１１と半導体チップ１の表面とが接触（干渉）して半導体チップ１が傾いて実装されることを防止または低減化できる。
さらに、フリップチップ接続後に、予め基板上に塗布されていたアンダーフィルＵＦが基板−チップ間に充填される際に、図２５のように配線１０ｄ１上に溜まった半田１１よってボイドが形成され易いが、本実施の形態の場合には、半田３の局所的に高い部分が形成されないため、アンダーフィルＵＦにおけるボイドの形成の抑制化を図ることができる。
これらにより、半導体装置のフリップチップ接続における接続信頼性を向上させることができる。
＜第１変形例＞
上記実施の形態では、貫通基板２を準備する際に、貫通基板２の各端子ＴＥ１に半田３をプリコートする場合について説明したが、予め端子ＴＥ１に半田３がプリコートされた貫通基板２を納入し、この貫通基板２を用いて半導体装置の組み立てを行ってもよい。
この場合、半田３のプリコート工程を省くことができ、半導体装置の組み立ての効率を向上させることができる。
＜第２変形例＞
図２０は実施の形態の第２変形例の半導体装置の組み立てで用いられる配線基板の構造を示す断面図、図２１は第２変形例の半導体装置の組み立てにおけるフリップチップ接続後の構造を示す断面図、図２２は第２変形例の半導体装置の組み立てにおけるアンダーフィル塗布後の構造を示す断面図、図２３は第２変形例の半導体装置の組み立てにおけるボールマウント後の構造を示す断面図である。
上記実施の形態では、フリップチップ接続を行う前に貫通基板２上にアンダーフィルＵＦを塗布し、アンダーフィル塗布後、フリップチップ接続を行う組み立て方法について説明したが、フリップチップ接続後に、半導体チップ１と貫通基板２との間にアンダーフィルＵＦを充填する組み立て方法を採用してもよい。
図２０〜図２３を用いてこの場合の組み立て手順を説明する。まず、図２０に示すように、本実施の形態における貫通基板２を準備する。この貫通基板２には、例えば、図５に示すように、複数の端子ＴＥ１、ＴＥ２、および複数のスルーホールＴＨ１、ＴＨ２、ＴＨ３等が形成されている。
さらに、端子ＴＥ１が２列配置で設けられた、ソルダレジスト膜２ｃの開口領域である領域ＡＲ１を有しており、この領域ＡＲ１には、この領域ＡＲ１を横断して領域ＡＲ２と領域ＡＲ３とに跨がる配線２ｇが設けられている。さらに、配線２ｇは、図５〜図７に示すように、上記実施の形態の貫通基板２と同様に領域ＡＲ１を横断する第１部分２ｈに、配線２ｇより幅が広い複数の幅広部２ｊが配置されている。なお、複数の幅広部２ｊは、図１４のＰ部に示すように、隣り合う幅広部２ｊの第１部分２ｈ（図６参照）における配線２ｇの延在方向Ｅの距離Ｌが、第２部分２ｉ（図６参照）における端子ＴＥ１と配線２ｇの延在方向Ｆの合わせた長さ（Ｌ１＋Ｌ２）を超えないように配置されている。
次に、図２１に示すように、貫通基板２上に半導体チップ１を搭載する。このとき搭載される半導体チップ１の主面１ａには、例えば柱状バンプ電極ＰＬＢＭＰ１および柱状バンプ電極ＰＬＢＭＰ２が形成されている。そして、半導体チップ１に形成されている柱状バンプ電極ＰＬＢＭＰ１，２を貫通基板２に形成されている端子ＴＥ１（図５参照）に直接接触するように、貫通基板２上に半導体チップ１を搭載する。さらに、高温に加熱し、柱状バンプ電極ＰＬＢＭＰ１，２の半田４および貫通基板２の端子ＴＥ１上の半田３を溶融し、貫通基板２の端子ＴＥ１，２と柱状バンプ電極ＰＬＢＭＰ１，２の銅とを電気的に接続する。
次に、図２２に示すように、半導体チップ１と貫通基板２との隙間にアンダーフィルＵＦを充填する。ここで、本実施の形態では、半導体チップ１と貫通基板２との接続にサイズを小さくしても高さを確保できる柱状バンプ電極ＰＬＢＭＰ１，２を使用しているので、アンダーフィルＵＦの充填性を確保することができる。
次に、図２３に示すように、貫通基板２の裏面２ｂに半田ボールＳＢを搭載する。以上のようにして、本実施の形態の第２変形例の組み立てによっても上記実施の形態の半導体装置と同様の半導体装置を製造することができる。さらに、上記実施の形態と同様の効果を得ることができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、上記実施の形態では、半導体装置として、貫通基板２の裏面２ｂに半田ボールＳＢを搭載したＢＧＡパッケージ構造を例に挙げて説明したが、半田ボールＳＢを搭載しないＬＧＡ（Land Grid Array)パッケージでもよい。ＬＧＡの場合、半田ボールＳＢを搭載しないことにより、その分の材料コストを下げることができる。
また、上記実施の形態では、配線基板として、貫通基板２を用いた場合を一例として説明したが、上記配線基板として、ビルドアップ基板を用いてもよい。ビルドアップ基板を用いることにより、さらに配線密度を高めて配線のファインピッチ化に対応させることができる。
また、上記実施の形態では、半導体チップと配線基板とを電気的に接続する突起電極として、柱状バンプ電極ＰＬＢＭＰ１，２を採用した場合を一例として説明したが、上記突起電極として、金バンプ等を用いてもよい。さらに、突起電極と配線基板の端子とを接続する接続部材が半田の場合を説明したが、上記接続部材は半田に限定されるものではない。
１ 半導体チップ
１ａ 主面
１ｂ 裏面
１ｃ 電極パッド
２ 貫通基板
２ａ 上面
２ｂ 裏面
２ｃ ソルダレジスト膜
２ｄ 第１配線
２ｅ 第２配線
２ｆ 第３配線
２ｇ 配線
２ｈ 第１部分
２ｉ 第２部分
２ｊ 幅広部
２ｋ プレーン配線
２ｍ 屈曲部
３，４ 半田
１０ 配線基板
１０ａ 上面
１０ｂ 絶縁膜
１０ｃ 開口部
１０ｄ，１０ｄ１ 配線
１０ｅ 端子
１１ 半田
１２ バンプ電極
ＡＲ１，ＡＲ２，ＡＲ３，ＡＲ４ 領域
ＢＴＥ１ 裏面端子
ＣＲＬ コア層
ＩＬ 層間絶縁膜
ＬＮＤ１，ＬＮＤ２，ＬＮＤ３ ランド
ＯＰ 開口部
ＰＡＳ パッシベーション膜
ＰＤ パッド
ＰＬＢＭＰ１，ＰＬＢＭＰ２ 柱状バンプ電極
ＳＢ 半田ボール
Ｔ 隙間
ＴＥ１，ＴＥ２ 端子
ＴＨ１，ＴＨ２，ＴＨ３ スルーホール
ＵＦ アンダーフィル

Claims (16)

  1. （ａ）複数の端子が配置された第１面と、前記第１面とは反対側の第２面とを有し、前記第１面の表面に絶縁膜が形成され、さらに前記第１面は、前記絶縁膜が開口されて成る第１領域と、平面視で前記第１領域の内側に位置する第２領域と、平面視で前記第１領域の外側に位置する第３領域とを有する配線基板を準備する工程と、
    （ｂ）複数の表面電極が形成された第１主面と、前記第１主面とは反対側の第２主面と
    を有し、前記複数の表面電極に突起電極が設けられた半導体チップを準備する工程と、
    （ｃ）前記半導体チップの複数の前記突起電極と、前記配線基板の前記複数の端子とを、接続部材を介してそれぞれ電気的に接続して前記配線基板の前記第１面に前記半導体チップをフリップチップ接続する工程と、
    を有し、
    前記配線基板の前記第１領域には、前記複数の端子と、前記第１領域を横断して前記第２領域と前記第３領域とに跨がる配線とが配置され、
    前記配線は、前記第１領域を横断する第１部分と、前記第２領域または前記第３領域から露出して前記複数の端子のうちの一部の端子に接続する第２部分とを有し、
    前記第２部分の前記端子には前記突起電極が搭載され、前記第１部分は前記配線より幅が広い幅広部を有する半導体装置の製造方法。
  2. 請求項１に記載の半導体装置の製造方法において、
    前記配線の前記第１部分に複数の前記幅広部が配置され、隣り合う前記幅広部の前記第１部分における前記配線の延在方向の距離が、前記第２部分における前記端子と前記配線の延在方向の合わせた長さを超えないように前記複数の幅広部を配置する半導体装置の製造方法。
  3. 請求項１に記載の半導体装置の製造方法において、
    前記配線の前記第１部分に複数の前記幅広部と、前記配線を屈曲させる屈曲部とが配置され、前記屈曲部を挟むように前記複数の幅広部を配置する半導体装置の製造方法。
  4. 請求項１に記載の半導体装置の製造方法において、
    前記配線の前記第１部分に複数の前記幅広部と、前記配線を屈曲させる屈曲部とが配置され、前記複数の幅広部のうちの一部の幅広部が前記屈曲部と重なるように配置する半導体装置の製造方法。
  5. 請求項１に記載の半導体装置の製造方法において、
    前記配線の前記第１部分の前記幅広部には、前記突起電極は搭載されていない半導体装置の製造方法。
  6. 請求項１に記載の半導体装置の製造方法において、
    前記第２領域および第３領域に複数のスルーホールが設けられ、前記複数のスルーホールのそれぞれは、前記配線基板の前記第１面から前記第２面にかけて貫通している半導体装置の製造方法。
  7. 請求項１に記載の半導体装置の製造方法において、
    前記配線の前記第１部分と前記第２部分は、前記第２領域または前記第３領域の前記絶縁膜の下部で電気的に接続されている半導体装置の製造方法。
  8. 請求項１に記載の半導体装置の製造方法において、
    前記幅広部上に半田層が形成されている半導体装置の製造方法。
  9. 請求項１に記載の半導体装置の製造方法において、
    前記接続部材は半田である半導体装置の製造方法。
  10. 複数の表面電極が形成された第１主面と、前記第１主面とは反対側の第２主面とを有し、前記複数の表面電極に突起電極が設けられた半導体チップと、
    複数の前記突起電極に対応した複数の端子が配置された第１面と、前記第１面とは反対側の第２面とを有し、前記第１面に前記半導体チップが実装され、前記複数の突起電極と前記複数の端子とが、それぞれ接続部材を介して電気的に接続された配線基板と、
    前記半導体チップと前記配線基板との間に充填された封止樹脂と、
    を有し、
    前記配線基板の前記第１面の表面に絶縁膜が形成され、
    前記配線基板の前記第１面は、前記絶縁膜が開口されて成る第１領域と、平面視で前記第１領域の内側に位置する第２領域と、平面視で前記第１領域の外側に位置する第３領域とを有し、
    前記第１領域には、前記複数の端子と、前記第１領域を横断して前記第２領域と前記第３領域とに跨がる配線とが配置され、
    前記配線は、前記第１領域を横断する第１部分と、前記第２領域または前記第３領域から露出して前記複数の端子のうちの一部の端子に接続する第２部分とを有し、
    前記第２部分の前記端子には前記突起電極が搭載され、前記第１部分は前記配線より幅が広い幅広部を有する半導体装置。
  11. 請求項１０に記載の半導体装置において、
    前記配線の前記第１部分に複数の前記幅広部が配置され、隣り合う前記幅広部の前記第１部分における前記配線の延在方向の距離が、前記第２部分における前記端子と前記配線の延在方向の合わせた長さを超えないように前記複数の幅広部が配置されている半導体装置。
  12. 請求項１０に記載の半導体装置において、
    前記配線の前記第１部分に複数の前記幅広部と、前記配線を屈曲させる屈曲部とが配置され、前記屈曲部を挟むように前記複数の幅広部が配置されている半導体装置。
  13. 請求項１０に記載の半導体装置において、
    前記配線の前記第１部分に複数の前記幅広部と、前記配線を屈曲させる屈曲部とが配置され、前記複数の幅広部のうちの一部の幅広部が前記屈曲部と重なるように配置されている半導体装置。
  14. 請求項１０に記載の半導体装置において、
    前記第２領域および第３領域に複数のスルーホールが設けられ、前記複数のスルーホールのそれぞれは、前記配線基板の前記第１面から前記第２面にかけて貫通している半導体装置。
  15. 請求項１０に記載の半導体装置において、
    前記幅広部上に半田層が形成されている半導体装置。
  16. 請求項１０に記載の半導体装置において、
    前記接続部材は半田である半導体装置。
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