JPH09246490A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH09246490A JPH09246490A JP8053219A JP5321996A JPH09246490A JP H09246490 A JPH09246490 A JP H09246490A JP 8053219 A JP8053219 A JP 8053219A JP 5321996 A JP5321996 A JP 5321996A JP H09246490 A JPH09246490 A JP H09246490A
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Abstract
(57)【要約】
【課題】電極と金属酸化物からなる誘電体膜との界面に
抵抗層などの形成を抑制する。 【解決手段】ｐ型基板１上の一部に素子分離酸化膜２が
形成され、二つの素子分離酸化膜２に挟まれてｎ+ 拡散
層３（３ａ，３ｂ）が形成されている。ｎ+ 拡散層３ａ
と３ｂとを架けるように、基板１上にゲート絶縁膜４に
覆われたゲート電極５が形成されている。ゲート絶縁膜
４及び基板１上に層間絶縁膜６ａが形成されている。層
間絶縁膜６ａ上にはｎ+ 拡散層３ａと接続されたビット
線７が形成されている。層間絶縁膜６ａ及びビット線７
上に層間絶縁膜６ｂが形成されている。ｎ+ 拡散層３ｂ
上にｎ+ 多結晶シリコン８上にＴｉＮ膜９を介してＲｕ
膜１０が形成されている。Ｒｕ膜１０を覆ってＳｒＲｕ
Ｏ3 膜１１が形成され、その上にＳｒＴｉＯ3 膜１２が
形成され、その一部の上にＮｉ膜１３が形成されてい
る。
抵抗層などの形成を抑制する。 【解決手段】ｐ型基板１上の一部に素子分離酸化膜２が
形成され、二つの素子分離酸化膜２に挟まれてｎ+ 拡散
層３（３ａ，３ｂ）が形成されている。ｎ+ 拡散層３ａ
と３ｂとを架けるように、基板１上にゲート絶縁膜４に
覆われたゲート電極５が形成されている。ゲート絶縁膜
４及び基板１上に層間絶縁膜６ａが形成されている。層
間絶縁膜６ａ上にはｎ+ 拡散層３ａと接続されたビット
線７が形成されている。層間絶縁膜６ａ及びビット線７
上に層間絶縁膜６ｂが形成されている。ｎ+ 拡散層３ｂ
上にｎ+ 多結晶シリコン８上にＴｉＮ膜９を介してＲｕ
膜１０が形成されている。Ｒｕ膜１０を覆ってＳｒＲｕ
Ｏ3 膜１１が形成され、その上にＳｒＴｉＯ3 膜１２が
形成され、その一部の上にＮｉ膜１３が形成されてい
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に係わ
り、特に電極／金属酸化物／電極の積層構造からなるキ
ャパシタを有する半導体装置及びその製造方法に関す
る。
り、特に電極／金属酸化物／電極の積層構造からなるキ
ャパシタを有する半導体装置及びその製造方法に関す
る。
【０００２】
【従来の技術】近年、半導体記憶装置はさらにその集積
度を高め、１セルの面積も年々縮小している。セル面積
の縮小にともない、当然キャパシタに割り当てられる面
積も縮小しているが、１セルに必要なキャパシタの蓄積
電荷容量は感度やソフトエラーの点からそれほど小さく
できないという現状がある。
度を高め、１セルの面積も年々縮小している。セル面積
の縮小にともない、当然キャパシタに割り当てられる面
積も縮小しているが、１セルに必要なキャパシタの蓄積
電荷容量は感度やソフトエラーの点からそれほど小さく
できないという現状がある。
【０００３】蓄積容量を確保するために、近年では誘電
体膜として従来にない、高い誘電率を示す金属酸化物を
用いることが注目されている。しかし、金属酸化物は、
成膜時に酸化性雰囲気において４００から７００℃の成
膜温度を必要とすることなどから、下部電極材料はこれ
らの状況下でも安定で酸化されないことが必要である。
また微細な電極パターンを形成しなければならないの
で、下部電極材料は容易に加工できなければならない。
以上の点から下部電極材料として貴金属、特にＲｕある
いはＲｕの酸化物が注目されている。
体膜として従来にない、高い誘電率を示す金属酸化物を
用いることが注目されている。しかし、金属酸化物は、
成膜時に酸化性雰囲気において４００から７００℃の成
膜温度を必要とすることなどから、下部電極材料はこれ
らの状況下でも安定で酸化されないことが必要である。
また微細な電極パターンを形成しなければならないの
で、下部電極材料は容易に加工できなければならない。
以上の点から下部電極材料として貴金属、特にＲｕある
いはＲｕの酸化物が注目されている。
【０００４】図１０は従来のＲｕ膜を下部電極として用
いたＤＲＡＭのメモリセル部の断面図である。１はｐタ
イプシリコン基板で、２は素子分離酸化膜、３（３ａ，
３ｂ）はｎ+ 拡散層、４はゲート絶縁膜、５はゲート電
極（ワード線）、６（６ａ，６ｂ）は層間絶縁膜、７は
ビット線、８はｎ+ 多結晶シリコン、９は拡散防止膜で
あるＴｉＮ膜、１０は下部電極であるＲｕ膜、２８は誘
電体膜である（Ｂａ，Ｓｒ）ＴｉＯ3 膜、２９は上部電
極であるＷＮx 膜である。
いたＤＲＡＭのメモリセル部の断面図である。１はｐタ
イプシリコン基板で、２は素子分離酸化膜、３（３ａ，
３ｂ）はｎ+ 拡散層、４はゲート絶縁膜、５はゲート電
極（ワード線）、６（６ａ，６ｂ）は層間絶縁膜、７は
ビット線、８はｎ+ 多結晶シリコン、９は拡散防止膜で
あるＴｉＮ膜、１０は下部電極であるＲｕ膜、２８は誘
電体膜である（Ｂａ，Ｓｒ）ＴｉＯ3 膜、２９は上部電
極であるＷＮx 膜である。
【０００５】しかし、上記の構造においては、Ｒｕ膜１
０上に（Ｂａ，Ｓｒ）ＴｉＯ3 膜２８を形成した後の熱
処理工程によって、特にＲｕ膜１０と（Ｂａ，Ｓｒ）Ｔ
ｉＯ3 膜２８との界面に、酸化層が形成されるという問
題、あるいは構造変化にともなう界面のモフォロジーが
悪化するという問題がある。また（Ｂａ，Ｓｒ）ＴｉＯ
3 膜２８は多結晶体であるので、Ｒｕ膜１０に接する
（Ｂａ，Ｓｒ）ＴｉＯ3膜では格子定数の不整合が起こ
り、格子欠損や格子間原子が多い界面層が形成され、蓄
積容量が低下するという問題も発生する。
０上に（Ｂａ，Ｓｒ）ＴｉＯ3 膜２８を形成した後の熱
処理工程によって、特にＲｕ膜１０と（Ｂａ，Ｓｒ）Ｔ
ｉＯ3 膜２８との界面に、酸化層が形成されるという問
題、あるいは構造変化にともなう界面のモフォロジーが
悪化するという問題がある。また（Ｂａ，Ｓｒ）ＴｉＯ
3 膜２８は多結晶体であるので、Ｒｕ膜１０に接する
（Ｂａ，Ｓｒ）ＴｉＯ3膜では格子定数の不整合が起こ
り、格子欠損や格子間原子が多い界面層が形成され、蓄
積容量が低下するという問題も発生する。
【０００６】前記の問題を解決するため、Ｒｕ膜の変わ
りにＲｕＯ2 膜を下部電極に用いる方法も考えられる。
しかしＲｕＯ2 は極めて還元され易く、熱安定性に欠け
る材料であり、一方ＲｕＯ2 膜（下部電極）と接して形
成される拡散防止膜は酸化され易い材料であるので、Ｒ
ｕＯ2 膜は自ら還元し、拡散防止膜を酸化して、抵抗層
を形成してしまうという問題がある。また格子不整合の
問題は解決されない。
りにＲｕＯ2 膜を下部電極に用いる方法も考えられる。
しかしＲｕＯ2 は極めて還元され易く、熱安定性に欠け
る材料であり、一方ＲｕＯ2 膜（下部電極）と接して形
成される拡散防止膜は酸化され易い材料であるので、Ｒ
ｕＯ2 膜は自ら還元し、拡散防止膜を酸化して、抵抗層
を形成してしまうという問題がある。また格子不整合の
問題は解決されない。
【０００７】また他の方法として熱安定性に優れた材料
として導電性金属酸化膜、例えばＳｒＲｕＯ3 膜を電極
として用いる方法もあるが、微細加工が難しく下部電極
としては適当ではない。
として導電性金属酸化膜、例えばＳｒＲｕＯ3 膜を電極
として用いる方法もあるが、微細加工が難しく下部電極
としては適当ではない。
【０００８】
【発明が解決しようとする課題】上記したように、キャ
パシタの誘電体膜として金属酸化物を形成するには酸化
性雰囲気での４００℃〜７００℃の熱処理を必要とし、
この熱処理の際に誘電体膜と電極との界面に抵抗層や結
晶性の劣った界面層が形成されるので蓄積容量が低下す
るという問題があった。
パシタの誘電体膜として金属酸化物を形成するには酸化
性雰囲気での４００℃〜７００℃の熱処理を必要とし、
この熱処理の際に誘電体膜と電極との界面に抵抗層や結
晶性の劣った界面層が形成されるので蓄積容量が低下す
るという問題があった。
【０００９】本発明の目的は、金属酸化物と電極との界
面に抵抗層や結晶性の劣った界面層が形成されるのを防
止でき、キャパシタの蓄積容量増大をはかり得る半導体
装置及びその製造方法を提供することである。
面に抵抗層や結晶性の劣った界面層が形成されるのを防
止でき、キャパシタの蓄積容量増大をはかり得る半導体
装置及びその製造方法を提供することである。
【００１０】
（構成）本発明の半導体装置及びその製造方法は次のよ
うに構成されている。
うに構成されている。
【００１１】（１）本発明の半導体装置は、半導体基板
に形成された電極／金属酸化物／電極からなる積層構造
のキャパシタにおいて、前記電極と前記金属酸化物との
界面の少なくとも一方に、前記電極の構成元素の少なく
とも一つと前記金属酸化物の構成元素の少なくとも一つ
とを含む導電性の遷移層を設けてなる。
に形成された電極／金属酸化物／電極からなる積層構造
のキャパシタにおいて、前記電極と前記金属酸化物との
界面の少なくとも一方に、前記電極の構成元素の少なく
とも一つと前記金属酸化物の構成元素の少なくとも一つ
とを含む導電性の遷移層を設けてなる。
【００１２】（２）本発明の半導体装置の製造方法は、
半導体基板に第１の電極を形成する工程と、前記第１の
電極上に、前記第１の電極の構成元素の少なくとも一つ
と金属酸化物の構成元素の少なくとも一つとを含む材料
からなる導電性の遷移層を形成する工程と、前記遷移層
上に前記金属酸化物を形成する工程と、前記金属酸化物
上に第２の電極を形成する工程とを含む。
半導体基板に第１の電極を形成する工程と、前記第１の
電極上に、前記第１の電極の構成元素の少なくとも一つ
と金属酸化物の構成元素の少なくとも一つとを含む材料
からなる導電性の遷移層を形成する工程と、前記遷移層
上に前記金属酸化物を形成する工程と、前記金属酸化物
上に第２の電極を形成する工程とを含む。
【００１３】（３）前記電極の少なくとも一方はＲｕ，
Ｒｈ，Ｐｄ，Ａｇ，Ｒｅ，Ｏｓ，Ｉｒ，Ｐｔ，Ａｕの貴
金属あるいはこれらの酸化物を含む化合物であり、前記
金属酸化物は化学式αβＯ3 で表され、αはＢａ，Ｓ
ｒ，Ｐｂ，Ｌａ，Ｌｉ，Ｋの少なくとも一種を含み、β
はＺｒ，Ｓｎ，Ｔｉ，Ｔａ，Ｎｂの少なくとも一種を含
み、また前記遷移層は化学式γx δx Ｏ7-y で表され、
γはＢａ，Ｓｒ，Ｐｂ，Ｌａ，Ｌｉ，Ｚｒ，Ｓｎ，Ｔ
ｉ，Ｔａ，Ｎｂの少なくとも一種を含み、δは前記電極
を構成する前記貴金属であり、ｘは１または２であり、
ｙは０から４の整数である。
Ｒｈ，Ｐｄ，Ａｇ，Ｒｅ，Ｏｓ，Ｉｒ，Ｐｔ，Ａｕの貴
金属あるいはこれらの酸化物を含む化合物であり、前記
金属酸化物は化学式αβＯ3 で表され、αはＢａ，Ｓ
ｒ，Ｐｂ，Ｌａ，Ｌｉ，Ｋの少なくとも一種を含み、β
はＺｒ，Ｓｎ，Ｔｉ，Ｔａ，Ｎｂの少なくとも一種を含
み、また前記遷移層は化学式γx δx Ｏ7-y で表され、
γはＢａ，Ｓｒ，Ｐｂ，Ｌａ，Ｌｉ，Ｚｒ，Ｓｎ，Ｔ
ｉ，Ｔａ，Ｎｂの少なくとも一種を含み、δは前記電極
を構成する前記貴金属であり、ｘは１または２であり、
ｙは０から４の整数である。
【００１４】（４）特に、前記電極がＲｕ膜、Ｉｒ膜、
Ｒｅ膜あるいはその他の貴金属類である。
Ｒｅ膜あるいはその他の貴金属類である。
【００１５】（５）特に、前記遷移層がＳｒＲｕＯ
3 膜、ＳｒＩｒＯ3 膜等のＡＢＯ3 型の化合物、あるい
はＰｂ2 Ｒｅ2 Ｏ7-x 等のＡ2 Ｂ2 Ｏ7-x 型の化合物で
ある。
3 膜、ＳｒＩｒＯ3 膜等のＡＢＯ3 型の化合物、あるい
はＰｂ2 Ｒｅ2 Ｏ7-x 等のＡ2 Ｂ2 Ｏ7-x 型の化合物で
ある。
【００１６】（６）特に、前記金属酸化物が（Ｂａ，Ｓ
ｒ）ＴｉＯ3 膜、ＳｒＴｉＯ3 膜、Ｐｂ（Ｚｒ，Ｔｉ）
Ｏ3 膜、（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ3 膜、Ｂａ
（Ｔｉ，Ｓｎ）Ｏ3 膜等である。
ｒ）ＴｉＯ3 膜、ＳｒＴｉＯ3 膜、Ｐｂ（Ｚｒ，Ｔｉ）
Ｏ3 膜、（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ3 膜、Ｂａ
（Ｔｉ，Ｓｎ）Ｏ3 膜等である。
【００１７】（作用）キャパシタの誘電体膜を（Ｂａ，
Ｓｒ）ＴｉＯ3 膜、下部電極をＲｕ膜とした場合、金属
酸化物と電極の両層の構成元素を含む熱安定性に優れた
遷移層としては（Ｃａ，Ｓｒ）ＲｕＯ3 、（Ｂａ，Ｓ
ｒ）ＲｕＯ3 、Ｓｒ2 Ｒｕ2 Ｏ4 等のＲｕを含む導電性
金属酸化物が考えられる。ここではＳｒＲｕＯ3 を例に
取って、その作用を説明する。
Ｓｒ）ＴｉＯ3 膜、下部電極をＲｕ膜とした場合、金属
酸化物と電極の両層の構成元素を含む熱安定性に優れた
遷移層としては（Ｃａ，Ｓｒ）ＲｕＯ3 、（Ｂａ，Ｓ
ｒ）ＲｕＯ3 、Ｓｒ2 Ｒｕ2 Ｏ4 等のＲｕを含む導電性
金属酸化物が考えられる。ここではＳｒＲｕＯ3 を例に
取って、その作用を説明する。
【００１８】図１１はＳｒＲｕＯ3 膜の酸化雰囲気中及
び真空中での重量変化を示す図である。もし、ＳｒＲｕ
Ｏ3 に、構成元素の放出や多元素との結合等の構造変化
があると、重量が変化する。ＳｒＲｕＯ3 はこれらの雰
囲気中でも１２００Ｋまで安定であり、構成元素の放出
による重量の減少や酸素分子との反応などによる重量の
増加は見られない。高熱酸素雰囲気中のＲｕでは表面が
酸化され、ＲｕＯ2 となることによって表面モフォロジ
ーの悪化が起こるが、ＳｒＲｕＯ3 は酸化雰囲気中でも
熱的に安定であるので、表面モフォロジーの悪化はみら
れない。
び真空中での重量変化を示す図である。もし、ＳｒＲｕ
Ｏ3 に、構成元素の放出や多元素との結合等の構造変化
があると、重量が変化する。ＳｒＲｕＯ3 はこれらの雰
囲気中でも１２００Ｋまで安定であり、構成元素の放出
による重量の減少や酸素分子との反応などによる重量の
増加は見られない。高熱酸素雰囲気中のＲｕでは表面が
酸化され、ＲｕＯ2 となることによって表面モフォロジ
ーの悪化が起こるが、ＳｒＲｕＯ3 は酸化雰囲気中でも
熱的に安定であるので、表面モフォロジーの悪化はみら
れない。
【００１９】図１２はＳｒＲｕＯ3 の抵抗率と測定温度
の関係を示したものである。ＳｒＲｕＯ3 膜の室温での
抵抗率は３５０μΩ・ｃｍであり、Ｒｕの１５μΩ・ｃ
ｍに比べると２０倍以上高い抵抗率を有しているが、電
極として十分な低抵抗性を有していることがわかる。
の関係を示したものである。ＳｒＲｕＯ3 膜の室温での
抵抗率は３５０μΩ・ｃｍであり、Ｒｕの１５μΩ・ｃ
ｍに比べると２０倍以上高い抵抗率を有しているが、電
極として十分な低抵抗性を有していることがわかる。
【００２０】さらにＳｒＲｕＯ3 の結晶格子は（Ｂａx
Ｓｒ1-x ）ＴｉＯ3 と同様のペロブスカイト構造であ
り、格子定数はａ＝０．５５６ｎｍ，ｂ＝０．５５５ｎ
ｍ，ｃ＝０．７８６ｎｍである。これは（１００）面で
４５°ずれた状態で、ＳｒＲｕＯ3 の単位格子に（Ｂａ
x Ｓｒ1-x ）ＴｉＯ3 膜の２つの格子が重なり、極めて
近い格子定数を持っていることがわかる。従ってＳｒＲ
ｕＯ3 膜上に形成した（Ｂａx Ｓｒ1-x ）ＴｉＯ3 膜は
その界面近傍から良好な結晶性を有する。図１３にはラ
ザフォード公報散乱法によって測定した結晶性を示す。
ＳｒＲｕＯ3 膜上では良好な結晶性を示していることが
判る。
Ｓｒ1-x ）ＴｉＯ3 と同様のペロブスカイト構造であ
り、格子定数はａ＝０．５５６ｎｍ，ｂ＝０．５５５ｎ
ｍ，ｃ＝０．７８６ｎｍである。これは（１００）面で
４５°ずれた状態で、ＳｒＲｕＯ3 の単位格子に（Ｂａ
x Ｓｒ1-x ）ＴｉＯ3 膜の２つの格子が重なり、極めて
近い格子定数を持っていることがわかる。従ってＳｒＲ
ｕＯ3 膜上に形成した（Ｂａx Ｓｒ1-x ）ＴｉＯ3 膜は
その界面近傍から良好な結晶性を有する。図１３にはラ
ザフォード公報散乱法によって測定した結晶性を示す。
ＳｒＲｕＯ3 膜上では良好な結晶性を示していることが
判る。
【００２１】図１４にＳｒＲｕＯ3 膜上に形成された
（Ｂａ，Ｓｒ）ＴｉＯ3 膜の誘電率の周波数依存性を示
す。図１４において、●は誘電率を示し、○は誘電損失
特性ｔａｎδを示す。金属酸化物と電極界面に抵抗層が
形成されている場合には、周波数依存性を持ち、周波数
が高くなるにつれて誘電率は低くなる。しかしＳｒＲｕ
Ｏ3 膜上に形成した（Ｂａ，Ｓｒ）ＴｉＯ3 膜は全般的
に誘電率が高く、１０Ｈｚから１０5 Ｈｚでは誘電率の
落ち込みは１割以下であり、周波数の増加に伴う誘電率
の減少も少ない。従って、ＳｒＲｕＯ3 膜と（Ｂａ，Ｓ
ｒ）ＴｉＯ3 膜との界面に抵抗層は形成されていないと
いえる。
（Ｂａ，Ｓｒ）ＴｉＯ3 膜の誘電率の周波数依存性を示
す。図１４において、●は誘電率を示し、○は誘電損失
特性ｔａｎδを示す。金属酸化物と電極界面に抵抗層が
形成されている場合には、周波数依存性を持ち、周波数
が高くなるにつれて誘電率は低くなる。しかしＳｒＲｕ
Ｏ3 膜上に形成した（Ｂａ，Ｓｒ）ＴｉＯ3 膜は全般的
に誘電率が高く、１０Ｈｚから１０5 Ｈｚでは誘電率の
落ち込みは１割以下であり、周波数の増加に伴う誘電率
の減少も少ない。従って、ＳｒＲｕＯ3 膜と（Ｂａ，Ｓ
ｒ）ＴｉＯ3 膜との界面に抵抗層は形成されていないと
いえる。
【００２２】以上示したように、Ｒｕ電極上に（Ｂａ，
Ｓｒ）ＴｉＯ3 膜を形成するとき、遷移層としてＳｒＲ
ｕＯ3 を界面に挿入することによって熱的に安定で、界
面抵抗層や格子不整合による界面層を形成することがな
いので、高い蓄積容量を達成することができる。
Ｓｒ）ＴｉＯ3 膜を形成するとき、遷移層としてＳｒＲ
ｕＯ3 を界面に挿入することによって熱的に安定で、界
面抵抗層や格子不整合による界面層を形成することがな
いので、高い蓄積容量を達成することができる。
【００２３】さらに誘電体膜（金属酸化物）では経時的
に酸素空孔が増加する傾向があるので、誘電率が減少し
リーク電流が増加する原因となる。この時上部電極及び
下部電極との界面近傍に酸化物からなる遷移層が存在す
ると、酸化物から酸素が拡散し、酸素空孔を補償するこ
とができるので経時的な変化を低減することができ、よ
り高性能なキャパシタを形成することができる。
に酸素空孔が増加する傾向があるので、誘電率が減少し
リーク電流が増加する原因となる。この時上部電極及び
下部電極との界面近傍に酸化物からなる遷移層が存在す
ると、酸化物から酸素が拡散し、酸素空孔を補償するこ
とができるので経時的な変化を低減することができ、よ
り高性能なキャパシタを形成することができる。
【００２４】
（第１実施形態）図１は本発明の第１実施形態に係わる
ＤＲＡＭのメモリセル部の断面図である。ｐタイプシリ
コン基板１上の一部に素子分離酸化膜２が形成されてい
る。基板１上にゲート絶縁膜４を介してゲート電極（ワ
ード線）５が形成されている。素子分離酸化膜２で囲ま
れた素子形成領域において、ゲート電極５を挟んで両側
にｎ+ 拡散層３（３ａ，３ｂ）が形成されている。基板
１及びゲート電極５上に第１の層間絶縁膜６ａが形成さ
れている。第１の層間絶縁膜６ａ上にはｎ+ 拡散層３ｂ
と接続されたビット線７が形成されている。第１の層間
絶縁膜６ａ及びビット線７上に第２の層間絶縁膜６ｂが
形成されている。
ＤＲＡＭのメモリセル部の断面図である。ｐタイプシリ
コン基板１上の一部に素子分離酸化膜２が形成されてい
る。基板１上にゲート絶縁膜４を介してゲート電極（ワ
ード線）５が形成されている。素子分離酸化膜２で囲ま
れた素子形成領域において、ゲート電極５を挟んで両側
にｎ+ 拡散層３（３ａ，３ｂ）が形成されている。基板
１及びゲート電極５上に第１の層間絶縁膜６ａが形成さ
れている。第１の層間絶縁膜６ａ上にはｎ+ 拡散層３ｂ
と接続されたビット線７が形成されている。第１の層間
絶縁膜６ａ及びビット線７上に第２の層間絶縁膜６ｂが
形成されている。
【００２５】ｎ+ 拡散層３ａ上の層間絶縁膜６（６ａ，
６ｂ）のコンタクトホール中に、層間絶縁膜６の最上部
よりも低い高さにｎ+ 多結晶シリコン８が形成され、こ
の上に拡散防止膜であるＴｉＮ膜９が形成されている。
そしてＴｉＮ膜９及び層間絶縁膜６ｂの一部上にキャパ
シタの下部電極となるＲｕ膜１０が形成されている。こ
のＲｕ膜１０を覆って遷移層であるＳｒＲｕＯ3 膜１１
が形成されている。そしてＳｒＲｕＯ3 膜１１及び層間
絶縁膜６ｂ上にキャパシタの誘電体膜となるＳｒＴｉＯ
3 膜１２が形成され、この一部の上にキャパシタの上部
電極となるＮｉ膜１３が形成されている。
６ｂ）のコンタクトホール中に、層間絶縁膜６の最上部
よりも低い高さにｎ+ 多結晶シリコン８が形成され、こ
の上に拡散防止膜であるＴｉＮ膜９が形成されている。
そしてＴｉＮ膜９及び層間絶縁膜６ｂの一部上にキャパ
シタの下部電極となるＲｕ膜１０が形成されている。こ
のＲｕ膜１０を覆って遷移層であるＳｒＲｕＯ3 膜１１
が形成されている。そしてＳｒＲｕＯ3 膜１１及び層間
絶縁膜６ｂ上にキャパシタの誘電体膜となるＳｒＴｉＯ
3 膜１２が形成され、この一部の上にキャパシタの上部
電極となるＮｉ膜１３が形成されている。
【００２６】図２及び図３は本実施形態に係わる工程断
面図である。
面図である。
【００２７】まず、図２の（ａ）に示すように、ｐタイ
プシリコン基板１上の素子形成領域以外に素子分離酸化
膜２を形成した後、トランジスタのゲート絶縁膜４、ゲ
ート電極（ワード線）５、ｎ+ 拡散層３（３ａ，３ｂ）
を形成し、全面に第１の層間絶縁膜間６ａを積層する。
その後、ｎ+ 拡散層３ｂ上の第１の層間絶縁膜６ａにコ
ンタクトホールを開口し、ｎ+ 拡散層３ｂと接続するビ
ット線７を層間絶縁膜６ａ上に形成し、全面に第２の層
間絶縁膜６ｂを積層する。次にｎ+ 拡散層３ａ上の層間
絶縁膜６にコンタクトホールを開口し、ｎ+ 多結晶シリ
コン膜８を全面に堆積し、層間絶縁膜６上のｎ+ 多結晶
シリコン８を除去してコンタクトホール内に埋め込む。
この際ｎ+ 多結晶シリコン膜８の上部は第２の層間絶縁
膜６ｂの上部よりも少し低くして形成する。
プシリコン基板１上の素子形成領域以外に素子分離酸化
膜２を形成した後、トランジスタのゲート絶縁膜４、ゲ
ート電極（ワード線）５、ｎ+ 拡散層３（３ａ，３ｂ）
を形成し、全面に第１の層間絶縁膜間６ａを積層する。
その後、ｎ+ 拡散層３ｂ上の第１の層間絶縁膜６ａにコ
ンタクトホールを開口し、ｎ+ 拡散層３ｂと接続するビ
ット線７を層間絶縁膜６ａ上に形成し、全面に第２の層
間絶縁膜６ｂを積層する。次にｎ+ 拡散層３ａ上の層間
絶縁膜６にコンタクトホールを開口し、ｎ+ 多結晶シリ
コン膜８を全面に堆積し、層間絶縁膜６上のｎ+ 多結晶
シリコン８を除去してコンタクトホール内に埋め込む。
この際ｎ+ 多結晶シリコン膜８の上部は第２の層間絶縁
膜６ｂの上部よりも少し低くして形成する。
【００２８】次に図２の（ｂ）に示すように、Ａｒガス
を用いたスパッタ法によって拡散防止膜であるＴｉＮ膜
９を全面に堆積し、第２の層間絶縁膜６ｂ上のＴｉＮ膜
９を除去して、ＴｉＮ膜９をコンタクトホール内に埋め
込む。
を用いたスパッタ法によって拡散防止膜であるＴｉＮ膜
９を全面に堆積し、第２の層間絶縁膜６ｂ上のＴｉＮ膜
９を除去して、ＴｉＮ膜９をコンタクトホール内に埋め
込む。
【００２９】次に図２の（ｃ）に示すように、同様にＡ
ｒガスを用いたスパッタ法でＲｕ膜（下部電極）１０を
全面に堆積して適切に加工し、コンタクトホールの周囲
にのみ残るようにする。
ｒガスを用いたスパッタ法でＲｕ膜（下部電極）１０を
全面に堆積して適切に加工し、コンタクトホールの周囲
にのみ残るようにする。
【００３０】次に図３の（ｄ）に示すように、酸素ガス
を含むＡｒガスを用いたスパッタ法でＳｒＴｉＯ3 膜１
４を５ｎｍの膜厚で堆積する。
を含むＡｒガスを用いたスパッタ法でＳｒＴｉＯ3 膜１
４を５ｎｍの膜厚で堆積する。
【００３１】次に図３の（ｅ）に示すように、酸素雰囲
気中において５５０〜８００℃で熱処理し、Ｒｕ膜１０
の表面のみにＳｒＲｕＯ3 膜（遷移層）１１を形成す
る。さらに引き続いて酸素ガスを含むＡｒガスを用いた
スパッタ法でＳｒＴｉＯ3 膜（誘電体膜）１２を堆積
し、酸素を含む雰囲気中で５００〜８００℃で熱処理す
る。
気中において５５０〜８００℃で熱処理し、Ｒｕ膜１０
の表面のみにＳｒＲｕＯ3 膜（遷移層）１１を形成す
る。さらに引き続いて酸素ガスを含むＡｒガスを用いた
スパッタ法でＳｒＴｉＯ3 膜（誘電体膜）１２を堆積
し、酸素を含む雰囲気中で５００〜８００℃で熱処理す
る。
【００３２】図３の（ｆ）に示すように、Ａｒガスを用
いたスパッタ法でＮｉ膜（上部電極）１３を全面に堆積
し、適切に加工する。
いたスパッタ法でＮｉ膜（上部電極）１３を全面に堆積
し、適切に加工する。
【００３３】本実施形態においては、Ｒｕ膜（下部電
極）１０とＳｒＴｉＯ3 膜（誘電体膜）１２との界面に
ＳｒＲｕＯ3 膜（遷移層）１１を設けることによって、
Ｒｕ膜１０とＳｒＴｉＯ3 膜１２との界面に抵抗層や格
子不整合層を形成することがないので、誘電率の高いキ
ャパシタを形成することができる。
極）１０とＳｒＴｉＯ3 膜（誘電体膜）１２との界面に
ＳｒＲｕＯ3 膜（遷移層）１１を設けることによって、
Ｒｕ膜１０とＳｒＴｉＯ3 膜１２との界面に抵抗層や格
子不整合層を形成することがないので、誘電率の高いキ
ャパシタを形成することができる。
【００３４】（第２実施形態）図４は本発明の第２実施
形態に係わるＤＲＡＭのメモリセル部の断面図である。
なお図１と同一な部分には同一符号を付し、その詳しい
説明は省略する。本実施形態が先の第１実施形態と異な
る点は、拡散防止膜がＷＮx 膜１５であり、下部電極が
Ｉｒ膜１６であり、遷移層がＳｒＩｒＯ3 膜１７であ
り、誘電膜が（Ｂａ，Ｓｒ）ＴｉＯ3 膜１８であり、上
部電極がＷＮx 膜１９となっていることである。
形態に係わるＤＲＡＭのメモリセル部の断面図である。
なお図１と同一な部分には同一符号を付し、その詳しい
説明は省略する。本実施形態が先の第１実施形態と異な
る点は、拡散防止膜がＷＮx 膜１５であり、下部電極が
Ｉｒ膜１６であり、遷移層がＳｒＩｒＯ3 膜１７であ
り、誘電膜が（Ｂａ，Ｓｒ）ＴｉＯ3 膜１８であり、上
部電極がＷＮx 膜１９となっていることである。
【００３５】図５及び図６は本実施形態に係わるＤＲＡ
Ｍの工程断面図である。
Ｍの工程断面図である。
【００３６】まず、図５の（ａ）は図２の（ａ）の製造
工程と同様であるので、その説明を省略する。
工程と同様であるので、その説明を省略する。
【００３７】次に図５の（ｂ）に示すように、Ａｒガス
を用いたスパッタ法でＷＮx 膜１５を全面に堆積し、層
間絶縁膜６ｂ上のＷＮx 膜１５を除去してコンタクトホ
ール内に埋め込む。
を用いたスパッタ法でＷＮx 膜１５を全面に堆積し、層
間絶縁膜６ｂ上のＷＮx 膜１５を除去してコンタクトホ
ール内に埋め込む。
【００３８】次に図５の（ｃ）に示すように、同様にＡ
ｒ中でのスパッタ法でＩｒ膜１６を全面に堆積して適切
に加工し、ＷＮx 膜１５及び層間絶縁膜６上の一部に残
るようにする。
ｒ中でのスパッタ法でＩｒ膜１６を全面に堆積して適切
に加工し、ＷＮx 膜１５及び層間絶縁膜６上の一部に残
るようにする。
【００３９】その後、図６の（ｄ）に示すように、Ｓｒ
の有機金属化合物を用いたＭＯＣＶＤ法によってＳｒ酸
化物を薄く堆積した後、酸素を含む雰囲気中で５５０〜
８００℃で熱処理してＩｒ膜１６の表面のみにＳｒＩｒ
Ｏ3 膜１７を形成する。その後、Ｂａ，Ｓｒ，Ｔｉの有
機金属化合物を用いたＭＯＣＶＤ法によって、（Ｂａ，
Ｓｒ）ＴｉＯ3 膜１８を堆積し、酸素を含む雰囲気中で
５５０〜７００℃で熱処理する。
の有機金属化合物を用いたＭＯＣＶＤ法によってＳｒ酸
化物を薄く堆積した後、酸素を含む雰囲気中で５５０〜
８００℃で熱処理してＩｒ膜１６の表面のみにＳｒＩｒ
Ｏ3 膜１７を形成する。その後、Ｂａ，Ｓｒ，Ｔｉの有
機金属化合物を用いたＭＯＣＶＤ法によって、（Ｂａ，
Ｓｒ）ＴｉＯ3 膜１８を堆積し、酸素を含む雰囲気中で
５５０〜７００℃で熱処理する。
【００４０】そして図６の（ｅ）に示すように、さらに
（Ｂａ，Ｓｒ）ＴｉＯ3 膜１８の上部に上部電極となる
ＷＮx 膜１９を堆積し、適切に加工する。
（Ｂａ，Ｓｒ）ＴｉＯ3 膜１８の上部に上部電極となる
ＷＮx 膜１９を堆積し、適切に加工する。
【００４１】本実施形態が第１実施形態と異なる点は遷
移層の形成方法である。第１実施形態ではＡｒ中でのＳ
ｒＴｉＯ3 膜の堆積を途中で中断し、別の処理室に移し
て、熱処理を行いＳｒＲｕＯ3 膜（遷移層）を形成して
いるので、時間がかかる。一方本実施形態では、Ｓｒ酸
化物を堆積し熱処理を行ってＳｒＩｒＯ3 （遷移層）を
形成し、同一成長室で熱処理を行って（Ｂａ，Ｓｒ）Ｔ
ｉＯ3 膜（誘電体膜）１８を形成しているので、時間は
かからない。
移層の形成方法である。第１実施形態ではＡｒ中でのＳ
ｒＴｉＯ3 膜の堆積を途中で中断し、別の処理室に移し
て、熱処理を行いＳｒＲｕＯ3 膜（遷移層）を形成して
いるので、時間がかかる。一方本実施形態では、Ｓｒ酸
化物を堆積し熱処理を行ってＳｒＩｒＯ3 （遷移層）を
形成し、同一成長室で熱処理を行って（Ｂａ，Ｓｒ）Ｔ
ｉＯ3 膜（誘電体膜）１８を形成しているので、時間は
かからない。
【００４２】（第３実施形態）図７は本発明の第３実施
形態に係わるメモリセル部のＤＲＡＭの断面図である。
なお図２と同一な部分には同一符号を付し、その詳しい
説明は省略する。本実施形態が他の実施形態と異なるの
は、誘電体膜を２枚の遷移層で挟んだことにある。拡散
防止膜がＴａＮ膜２０からなり、下部電極がＲｅ膜２１
からなり、下部電極と誘電体膜に挟まれた遷移層がＰｂ
2 Ｒｅ2 Ｏ7-x 膜２２からなり、また層間絶縁膜６ｂ上
の遷移層が形成されていない部分にＰｂＺｒＯ3 膜２３
が形成され、誘電体膜がＰｂ（Ｚｒ，Ｔｉ）Ｏ3 膜２４
からなり、誘電体膜上に遷移層であるＰｂ2 Ｒｅ2 Ｏ
7-x 膜２５とＰｂ2 Ｒｅ2 Ｏ7-x 膜２６が形成され、Ｐ
ｂ2Ｒｅ2 Ｏ7-x 膜２５上に上部電極のＲｅ膜２７が形
成されている。
形態に係わるメモリセル部のＤＲＡＭの断面図である。
なお図２と同一な部分には同一符号を付し、その詳しい
説明は省略する。本実施形態が他の実施形態と異なるの
は、誘電体膜を２枚の遷移層で挟んだことにある。拡散
防止膜がＴａＮ膜２０からなり、下部電極がＲｅ膜２１
からなり、下部電極と誘電体膜に挟まれた遷移層がＰｂ
2 Ｒｅ2 Ｏ7-x 膜２２からなり、また層間絶縁膜６ｂ上
の遷移層が形成されていない部分にＰｂＺｒＯ3 膜２３
が形成され、誘電体膜がＰｂ（Ｚｒ，Ｔｉ）Ｏ3 膜２４
からなり、誘電体膜上に遷移層であるＰｂ2 Ｒｅ2 Ｏ
7-x 膜２５とＰｂ2 Ｒｅ2 Ｏ7-x 膜２６が形成され、Ｐ
ｂ2Ｒｅ2 Ｏ7-x 膜２５上に上部電極のＲｅ膜２７が形
成されている。
【００４３】図８及び図９は本実施形態に係わる工程断
面図である。
面図である。
【００４４】図８の（ａ）は図２の（ａ）の製造工程と
同じなのでその説明を省略する。
同じなのでその説明を省略する。
【００４５】次に図８の（ｂ）に示すように、Ａｒ中で
のスパッタ法でＴａＮ膜２０を全面に堆積し、層間絶縁
膜６ｂ上のＴａＮ膜（拡散防止膜）２０を除去してコン
タクトホール内に埋め込む。
のスパッタ法でＴａＮ膜２０を全面に堆積し、層間絶縁
膜６ｂ上のＴａＮ膜（拡散防止膜）２０を除去してコン
タクトホール内に埋め込む。
【００４６】続いて図８の（ｃ）のように、Ｒｅの有機
金属化合物を原料に用いたＭＯＣＶＤ法でＲｅ膜（下部
電極）２１を全面に堆積し、適切に加工する。
金属化合物を原料に用いたＭＯＣＶＤ法でＲｅ膜（下部
電極）２１を全面に堆積し、適切に加工する。
【００４７】その後図９の（ｄ）に示すように、Ｐｂ，
Ｚｒの各有機金属化合物を原料に用いたＭＯＣＶＤ法で
ＰｂＺｒＯ3 膜２３を５ｎｍ堆積する。
Ｚｒの各有機金属化合物を原料に用いたＭＯＣＶＤ法で
ＰｂＺｒＯ3 膜２３を５ｎｍ堆積する。
【００４８】次に図９の（ｅ）に示すように、５５Ｏ〜
８００℃で熱処理してＲｅ膜２１の表面のみにＰｂ2 Ｒ
ｅ2 Ｏ7-x 膜（遷移層）２２を形成する。ここで、Ｐｂ
ＺｒＯ3 膜２３は、Ｒｅ膜２１との界面部分のみに形成
しても良いし、膜厚全体にわたって形成しても良い。こ
の場合、形成されるＰｂ2 Ｒｅ2 Ｏ7-x 膜２２の表面部
分にＺｒが小量残る場合があるが問題はない。
８００℃で熱処理してＲｅ膜２１の表面のみにＰｂ2 Ｒ
ｅ2 Ｏ7-x 膜（遷移層）２２を形成する。ここで、Ｐｂ
ＺｒＯ3 膜２３は、Ｒｅ膜２１との界面部分のみに形成
しても良いし、膜厚全体にわたって形成しても良い。こ
の場合、形成されるＰｂ2 Ｒｅ2 Ｏ7-x 膜２２の表面部
分にＺｒが小量残る場合があるが問題はない。
【００４９】引き続いてＭＯＣＶＤ法で誘電体膜のＰｂ
（Ｚｒ，Ｔｉ）Ｏ3 膜２４を堆積する。さらにＰｂ（Ｚ
ｒ，Ｔｉ）Ｏ3 膜２４の上部全面に有機金属化合物を原
料に用いたＭＯＣＶＤ法でＰｂＺｒＯ3 膜２６を堆積す
る。
（Ｚｒ，Ｔｉ）Ｏ3 膜２４を堆積する。さらにＰｂ（Ｚ
ｒ，Ｔｉ）Ｏ3 膜２４の上部全面に有機金属化合物を原
料に用いたＭＯＣＶＤ法でＰｂＺｒＯ3 膜２６を堆積す
る。
【００５０】その後図９の（ｆ）に示すように、下部電
極のＲｅ膜２１と同様の方法でＲｅ膜２７を堆積する。
上部電極としてＲｅ膜２７を加工し、その後酸素を含む
雰囲気中で５５０〜８００℃で熱処理して、上部電極界
面に於いても、下部電極界面と同様に、Ｐｂ2 Ｒｅ2 Ｏ
7-x 膜（遷移層）２５を形成する。
極のＲｅ膜２１と同様の方法でＲｅ膜２７を堆積する。
上部電極としてＲｅ膜２７を加工し、その後酸素を含む
雰囲気中で５５０〜８００℃で熱処理して、上部電極界
面に於いても、下部電極界面と同様に、Ｐｂ2 Ｒｅ2 Ｏ
7-x 膜（遷移層）２５を形成する。
【００５１】本実施形態が他の実施形態と異なる点は高
誘電体膜と上下の電極との界面に遷移層を設けたことで
ある。下部電極との界面にのみ遷移層を設けた場合でも
十分に良好な界面を形成することができるが、上部電極
との間にも遷移層を挿入することによってさらに誘電率
の高く、劣化に強いキャパシタを形成することができ
る。
誘電体膜と上下の電極との界面に遷移層を設けたことで
ある。下部電極との界面にのみ遷移層を設けた場合でも
十分に良好な界面を形成することができるが、上部電極
との間にも遷移層を挿入することによってさらに誘電率
の高く、劣化に強いキャパシタを形成することができ
る。
【００５２】また、本発明は以下に記述する変形例を有
する。
する。
【００５３】本実施形態のキャパシタ構造及びその製造
方法は、ＤＲＡＭ以外の半導体集積回路にも適用するこ
とができる。
方法は、ＤＲＡＭ以外の半導体集積回路にも適用するこ
とができる。
【００５４】本発明は、電極材料上に金属酸化物あるい
は金属酸化物を構成する元素からなる層を積層し、それ
ぞれ不活性ガス（もしくは真空雰囲気、酸素雰囲気）に
おいて熱処理を加えることによって遷移層を形成するこ
とが可能であり、または電極上に直接遷移層を積層して
も良い。
は金属酸化物を構成する元素からなる層を積層し、それ
ぞれ不活性ガス（もしくは真空雰囲気、酸素雰囲気）に
おいて熱処理を加えることによって遷移層を形成するこ
とが可能であり、または電極上に直接遷移層を積層して
も良い。
【００５５】ｎ+ 拡散層３上にｎ+ 多結晶シリコン８を
形成したが、ｐ+ 拡散層上、あるいは拡散バリア層が形
成されたｎ+ 拡散層上では、ｎ+ 多結晶シリコン８の代
わりにｐ+ 多結晶シリコンを用いてもよい。
形成したが、ｐ+ 拡散層上、あるいは拡散バリア層が形
成されたｎ+ 拡散層上では、ｎ+ 多結晶シリコン８の代
わりにｐ+ 多結晶シリコンを用いてもよい。
【００５６】下部電極としてＲｕ膜、Ｉｒ膜、及びＲｅ
膜を用いたが、その他の貴金属を用いても同様に本発明
を適応することができる。また遷移層としてはＳｒＲｕ
Ｏ3膜、ＳｒＩｒＯ3 膜のＡＢＯ3 型の化合物、及びＰ
ｂ2 Ｒｅ2 Ｏ7-x のＡ2 Ｂ2Ｏ7-x 型の化合物を用いた
が、その他の組み合わせや他の型の化合物にも同様に適
応できる。
膜を用いたが、その他の貴金属を用いても同様に本発明
を適応することができる。また遷移層としてはＳｒＲｕ
Ｏ3膜、ＳｒＩｒＯ3 膜のＡＢＯ3 型の化合物、及びＰ
ｂ2 Ｒｅ2 Ｏ7-x のＡ2 Ｂ2Ｏ7-x 型の化合物を用いた
が、その他の組み合わせや他の型の化合物にも同様に適
応できる。
【００５７】高誘電体膜として（Ｂａ，Ｓｒ）ＴｉＯ3
膜、ＳｒＴｉＯ3 膜、及びＰｂ（Ｚｒ，Ｔｉ）Ｏ3 を用
いたが、（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ3 膜、Ｂａ
（Ｔｉ，Ｓｎ）Ｏ3 膜等の強誘電体を用いても同様に形
成することができ、ＤＲＡＭ以外にもＦＲＡＭ等の不揮
発性メモリにも適用可能である。
膜、ＳｒＴｉＯ3 膜、及びＰｂ（Ｚｒ，Ｔｉ）Ｏ3 を用
いたが、（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ3 膜、Ｂａ
（Ｔｉ，Ｓｎ）Ｏ3 膜等の強誘電体を用いても同様に形
成することができ、ＤＲＡＭ以外にもＦＲＡＭ等の不揮
発性メモリにも適用可能である。
【００５８】また、上部電極として、ＷＮx 膜、Ｎｉ
膜、Ｒｕ膜、Ｒｅ膜を用いたが、これ以外の膜でも本発
明を実施することができる。
膜、Ｒｕ膜、Ｒｅ膜を用いたが、これ以外の膜でも本発
明を実施することができる。
【００５９】また、上部電極を加工する際に、高誘電体
膜を同時に加工しても良い。
膜を同時に加工しても良い。
【００６０】また、本発明では拡散防止膜としてＷＮx
膜、ＴｉＮ膜、ＴａＮ膜を用いたが、他の金属窒化膜、
ＷＳｉx 膜、ＴｉＳｉ2 膜などの金属シリサイド膜、サ
リサイド膜あるいはＷＳｉx Ｎy 膜、ＴｉＳｉx Ｎy 膜
などの金属シリサイドの窒化膜でも同様に形成すること
ができる。また拡散防止膜をコンタクトホール内に留ま
らず、コンタクトホール周辺に形成しても良い。
膜、ＴｉＮ膜、ＴａＮ膜を用いたが、他の金属窒化膜、
ＷＳｉx 膜、ＴｉＳｉ2 膜などの金属シリサイド膜、サ
リサイド膜あるいはＷＳｉx Ｎy 膜、ＴｉＳｉx Ｎy 膜
などの金属シリサイドの窒化膜でも同様に形成すること
ができる。また拡散防止膜をコンタクトホール内に留ま
らず、コンタクトホール周辺に形成しても良い。
【００６１】その他、本発明の要旨を逸脱しない範囲
で、種々変形して実施することが可能である。
で、種々変形して実施することが可能である。
【００６２】
【発明の効果】本発明の半導体装置に於いては、キャパ
シタを形成する際に金属酸化物からなる誘電体と電極と
の間に熱的に安定で格子整合性の良好な遷移層を形成す
ることによって、酸化による抵抗層を形成したり、界面
のモフォロジーの悪化による特性劣化を生じることはな
いので蓄積容量の高いキャパシタを形成することができ
る。
シタを形成する際に金属酸化物からなる誘電体と電極と
の間に熱的に安定で格子整合性の良好な遷移層を形成す
ることによって、酸化による抵抗層を形成したり、界面
のモフォロジーの悪化による特性劣化を生じることはな
いので蓄積容量の高いキャパシタを形成することができ
る。
【図１】第１実施形態に係わるＤＲＡＭの断面図。
【図２】図１のＤＲＡＭの工程断面図（１）。
【図３】図１のＤＲＡＭの工程断面図（２）。
【図４】第２実施形態に係わるＤＲＡＭの断面図。
【図５】図４のＤＲＡＭの工程断面図（１）。
【図６】図５のＤＲＡＭの工程断面図（２）。
【図７】第３実施形態に係わるのＤＲＡＭの断面図。
【図８】図７のＤＲＡＭの工程断面図（１）。
【図９】図７のＤＲＡＭの工程断面図（２）。
【図１０】従来のＤＲＡＭの断面図。
【図１１】ＳｒＲｕＯ3 膜の温度による重量を示す図。
【図１２】ＳｒＲｕＯ3 膜の温度による抵抗率を示す
図。
図。
【図１３】（Ｂａ，Ｓｒ）ＴｉＯ3 膜上のＳｒＲｕＯ3
膜のラザフォード後方散乱法による測定結果を示す図。
膜のラザフォード後方散乱法による測定結果を示す図。
【図１４】ＳｒＲｕＯ3 膜上の（Ｂａ，Ｓｒ）ＴｉＯ3
膜の周波数による誘電率を示す図。
膜の周波数による誘電率を示す図。
１…ｐタイプシリコン基板 ２…素子分離酸化膜 ３…ｎ+ 拡散層 ４…ゲート絶縁膜 ５…ゲート電極 ６…層間絶縁膜 ７…ビット線 ８…ｎ+ 多結晶シリコン ９…ＴｉＮ膜（拡散防止膜） １０…Ｒｕ膜（下部電極） １１…ＳｒＲｕＯ3 膜（遷移層） １２…ＳｒＴｉＯ3 膜（誘電体膜） １３…Ｎｉ膜（上部電極） １４…ＳｒＴｉＯ3 膜 １５…ＷＮx 膜（拡散防止膜） １６…Ｉｒ膜（下部電極） １７…ＳｒＩｒＯ3 膜（遷移層） １８…（Ｂａ，Ｓｒ）ＴｉＯ3 膜（誘電体膜） １９…ＷＮx 膜（上部電極） ２０…ＴａＮ膜（拡散防止膜） ２１…Ｒｅ膜（下部電極） ２２…Ｐｂ2 Ｒｅ2 Ｏ7-x 膜（遷移層） ２３…ＰｂＺｒＯ3 膜 ２４…Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3 膜（誘電体膜） ２５…Ｐｂ2 Ｒｅ2 Ｏ7-x 膜（遷移層） ２６…ＰｂＺｒＯ3 膜 ２７…Ｒｅ膜（上部電極）
Claims (3)
- 【請求項１】半導体基板上に形成された電極／金属酸化
物／電極からなる積層構造のキャパシタを有する半導体
装置において、 前記電極と前記金属酸化物との界面の少なくとも一方
に、前記電極の構成元素の少なくとも一つと前記金属酸
化物の構成元素の少なくとも一つとを含む導電性の遷移
層を設けてなることを特徴とする半導体装置。 - 【請求項２】前記電極の少なくとも一方はＲｕ，Ｒｈ，
Ｐｄ，Ａｇ，Ｒｅ，Ｏｓ，Ｉｒ，Ｐｔ，Ａｕの貴金属あ
るいはこれらの酸化物を含む化合物であり、前記金属酸
化物は化学式αβＯ3 で表され、αはＢａ，Ｓｒ，Ｐ
ｂ，Ｌａ，Ｌｉ，Ｋの少なくとも一種を含み、βはＺ
ｒ，Ｓｎ，Ｔｉ，Ｔａ，Ｎｂの少なくとも一種を含み、
また前記遷移層は化学式γx δx Ｏ7-y で表され、γは
Ｂａ，Ｓｒ，Ｐｂ，Ｌａ，Ｌｉ，Ｚｒ，Ｓｎ，Ｔｉ，Ｔ
ａ，Ｎｂの少なくとも一種を含み、δは前記電極を構成
する前記貴金属であり、ｘは１または２であり、ｙは０
から４の整数であることを特徴とする請求項１に記載の
半導体装置。 - 【請求項３】半導体基板上に第１の電極を形成する工程
と、前記第１の電極上に、該電極の構成元素の少なくと
も一つと金属酸化物の構成元素の少なくとも一つとを含
む材料からなる導電性の遷移層を形成する工程と、前記
遷移層上に前記金属酸化物を形成する工程と、前記金属
酸化物上に第２の電極を形成する工程とを含むことを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8053219A JPH09246490A (ja) | 1996-03-11 | 1996-03-11 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8053219A JPH09246490A (ja) | 1996-03-11 | 1996-03-11 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09246490A true JPH09246490A (ja) | 1997-09-19 |
Family
ID=12936725
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8053219A Pending JPH09246490A (ja) | 1996-03-11 | 1996-03-11 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09246490A (ja) |
Cited By (11)
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1996
- 1996-03-11 JP JP8053219A patent/JPH09246490A/ja active Pending
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