JP2002329845A - 強誘電体メモリ素子の製造方法および強誘電体メモリ装置 - Google Patents
強誘電体メモリ素子の製造方法および強誘電体メモリ装置Info
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 42
- 239000003990 capacitor Substances 0.000 claims abstract description 53
- 239000000758 substrate Substances 0.000 claims abstract description 16
- 239000004065 semiconductor Substances 0.000 claims abstract description 15
- 239000000126 substance Substances 0.000 claims abstract description 9
- 239000002184 metal Substances 0.000 claims description 29
- 229910052751 metal Inorganic materials 0.000 claims description 29
- 238000000034 method Methods 0.000 claims description 27
- 238000010438 heat treatment Methods 0.000 claims description 23
- 238000009792 diffusion process Methods 0.000 claims description 15
- 238000005229 chemical vapour deposition Methods 0.000 claims description 12
- 238000002425 crystallisation Methods 0.000 claims description 11
- 230000008025 crystallization Effects 0.000 claims description 11
- 239000013078 crystal Substances 0.000 claims description 9
- 238000000576 coating method Methods 0.000 claims description 6
- 238000005240 physical vapour deposition Methods 0.000 claims description 6
- 239000012535 impurity Substances 0.000 claims description 5
- 229910052741 iridium Inorganic materials 0.000 claims description 5
- 230000002265 prevention Effects 0.000 claims description 5
- 238000000231 atomic layer deposition Methods 0.000 claims description 4
- 239000011248 coating agent Substances 0.000 claims description 4
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 claims description 4
- 229910052697 platinum Inorganic materials 0.000 claims description 4
- 229910052707 ruthenium Inorganic materials 0.000 claims description 4
- 230000006911 nucleation Effects 0.000 claims description 3
- 238000010899 nucleation Methods 0.000 claims description 3
- 229910052721 tungsten Inorganic materials 0.000 claims description 3
- 150000001875 compounds Chemical class 0.000 claims description 2
- 238000005268 plasma chemical vapour deposition Methods 0.000 claims description 2
- 239000002904 solvent Substances 0.000 claims description 2
- 239000000463 material Substances 0.000 abstract description 6
- 239000010408 film Substances 0.000 description 112
- 239000010410 layer Substances 0.000 description 32
- 230000010287 polarization Effects 0.000 description 24
- 238000010586 diagram Methods 0.000 description 21
- 239000011229 interlayer Substances 0.000 description 19
- 229910021332 silicide Inorganic materials 0.000 description 13
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 13
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 11
- 238000005530 etching Methods 0.000 description 9
- 239000010409 thin film Substances 0.000 description 9
- 229910052760 oxygen Inorganic materials 0.000 description 8
- 230000007423 decrease Effects 0.000 description 5
- 239000007789 gas Substances 0.000 description 5
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 239000001301 oxygen Substances 0.000 description 4
- 230000004888 barrier function Effects 0.000 description 3
- 230000008859 change Effects 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 229910052746 lanthanum Inorganic materials 0.000 description 3
- 239000012528 membrane Substances 0.000 description 3
- 125000006850 spacer group Chemical group 0.000 description 3
- 239000002313 adhesive film Substances 0.000 description 2
- 229910052797 bismuth Inorganic materials 0.000 description 2
- 239000007772 electrode material Substances 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000010365 information processing Effects 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 101001034314 Homo sapiens Lactadherin Proteins 0.000 description 1
- 101000831940 Homo sapiens Stathmin Proteins 0.000 description 1
- 102100039648 Lactadherin Human genes 0.000 description 1
- 229910019899 RuO Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 102100024237 Stathmin Human genes 0.000 description 1
- 229910003077 Ti−O Inorganic materials 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 229910052758 niobium Inorganic materials 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 125000002524 organometallic group Chemical group 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000004151 rapid thermal annealing Methods 0.000 description 1
- 230000009257 reactivity Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 239000011232 storage material Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- 229910052727 yttrium Inorganic materials 0.000 description 1
- 229910052726 zirconium Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
- H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
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- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
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- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
- H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
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- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
- H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
- H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
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Abstract
(57)【要約】 （修正有）
【課題】 キャパシタの電気的特性を向上させることが
でき、比較的に低い温度で結晶化可能なBLT強誘電体膜
を有する強誘電体メモリ素子の製造方法および強誘電体
メモリ装置を提供すること。 【解決手段】 強誘電体メモリ素子の製造方法は、半導
体基板上部に下部電極用の第1導電膜６２を形成する第1
ステップと、第1導電膜上に化学式(BixLay)Ti3O1 2（た
だし、xは3.25〜3.35、yは0.70〜0.90）で表される化合
物の強誘電体膜６３を形成する第2ステップと、(BixL
ay)Ti3O12強誘電体膜上に上部電極用の第2導電膜６４を
形成する第3ステップとを有する。
でき、比較的に低い温度で結晶化可能なBLT強誘電体膜
を有する強誘電体メモリ素子の製造方法および強誘電体
メモリ装置を提供すること。 【解決手段】 強誘電体メモリ素子の製造方法は、半導
体基板上部に下部電極用の第1導電膜６２を形成する第1
ステップと、第1導電膜上に化学式(BixLay)Ti3O1 2（た
だし、xは3.25〜3.35、yは0.70〜0.90）で表される化合
物の強誘電体膜６３を形成する第2ステップと、(BixL
ay)Ti3O12強誘電体膜上に上部電極用の第2導電膜６４を
形成する第3ステップとを有する。
Description
【０００１】
【発明の属する技術分野】本発明は、強誘電体メモリ素
子の製造方法および強誘電体メモリ装置に関し、特に、
BLT(Ba-La-Ti-O系)強誘電体膜によって構成されたキャ
パシタを有する強誘電体メモリ素子の製造方法および強
誘電体メモリ装置に関する。
子の製造方法および強誘電体メモリ装置に関し、特に、
BLT(Ba-La-Ti-O系)強誘電体膜によって構成されたキャ
パシタを有する強誘電体メモリ素子の製造方法および強
誘電体メモリ装置に関する。
【０００２】
【従来の技術】FeRAM(ferroelectric RAM)は、DRAMの情
報の格納機能、SRAMの速い情報処理速度、フラッシュメ
モリの情報格納機能を併せ持つ不揮発性半導体メモリ素
子であって、従来のフラッシュメモリやEEPROM(electri
cally erasable and programmable ROM)より動作電圧が
低く、情報処理速度が1000倍以上速い未来型半導体メモ
リ素子である。 通常用いられているSiO2またはSiONな
どのような誘電体膜を有するDRAMのキャパシタは、電圧
を印加した後、電圧供給を中止すると、再び元の状態に
戻る。
報の格納機能、SRAMの速い情報処理速度、フラッシュメ
モリの情報格納機能を併せ持つ不揮発性半導体メモリ素
子であって、従来のフラッシュメモリやEEPROM(electri
cally erasable and programmable ROM)より動作電圧が
低く、情報処理速度が1000倍以上速い未来型半導体メモ
リ素子である。 通常用いられているSiO2またはSiONな
どのような誘電体膜を有するDRAMのキャパシタは、電圧
を印加した後、電圧供給を中止すると、再び元の状態に
戻る。
【０００３】一方、強誘電体は、常温における比誘電率
が数百から数千に達し、二つの安定した残留分極状態を
持っている。そのために、通常のDRAMのキャパシタとは
異なり、強誘電体キャパシタの場合には、正の電圧を印
加した後、電圧供給を中止した場合でも、強誘電体固有
の残留分極特性によって、データが失われずに保有され
るという特性がある。
が数百から数千に達し、二つの安定した残留分極状態を
持っている。そのために、通常のDRAMのキャパシタとは
異なり、強誘電体キャパシタの場合には、正の電圧を印
加した後、電圧供給を中止した場合でも、強誘電体固有
の残留分極特性によって、データが失われずに保有され
るという特性がある。
【０００４】FeRAMは、キャパシタとトランジスタが、
いずれもワードラインとプレートラインに接続される点
ではDRAMと同じである。しかし、キャパシタが強誘電体
薄膜で構成されるという点と、プレートラインと接続さ
れるキャパシタの電極が、接地電位または電源電圧の1/
2などの固定電位に接続されるのではなく、セル毎に電
圧印加が可能な個別プレートラインからなるという点
で、DRAMと相違する。
いずれもワードラインとプレートラインに接続される点
ではDRAMと同じである。しかし、キャパシタが強誘電体
薄膜で構成されるという点と、プレートラインと接続さ
れるキャパシタの電極が、接地電位または電源電圧の1/
2などの固定電位に接続されるのではなく、セル毎に電
圧印加が可能な個別プレートラインからなるという点
で、DRAMと相違する。
【０００５】図1Aは、従来の1個のトランジスタと1個の
強誘電体キャパシタとからなるFeRAMのメモリセルの構
成を示す回路図である。図1Aは、ワードライン(WL)と接
続されるゲート電極、その各々がビットライン(BL)およ
びキャパシタ(C)のいずれか一つと接続されるソースお
よびドレインで構成されたトランジスタ(Tr)、強誘電体
膜を挟んで設けられた第1電極と第2電極を備え、第1電
極がプレートライン(PL)と接続され、第２電極がトラン
ジスタ(Tr)と接続された電荷の貯蔵部としての役割を果
たすキャパシタ(C)を含んで構成されていることを示し
ている。
強誘電体キャパシタとからなるFeRAMのメモリセルの構
成を示す回路図である。図1Aは、ワードライン(WL)と接
続されるゲート電極、その各々がビットライン(BL)およ
びキャパシタ(C)のいずれか一つと接続されるソースお
よびドレインで構成されたトランジスタ(Tr)、強誘電体
膜を挟んで設けられた第1電極と第2電極を備え、第1電
極がプレートライン(PL)と接続され、第２電極がトラン
ジスタ(Tr)と接続された電荷の貯蔵部としての役割を果
たすキャパシタ(C)を含んで構成されていることを示し
ている。
【０００６】図1Bは、従来のFeRAMの製造過程における
素子の断面構造を示す図である。素子分離膜11、そして
ゲート絶縁膜12、ゲート電極13およびソース・ドレイン
14からなるトランジスタが形成された後、半導体基板1
0、すなわちトランジスタを覆う第1層間絶縁膜15、さら
にその上に接着膜16が形成され、接着膜16上に、下部電
極17、強誘電体膜18および上部電極19からなるキャパシ
タが形成された後、キャパシタを含む素子全体を覆う第
2層間絶縁膜20が形成され、さらに、キャパシタの上部
電極19を露出させたコンタクトホールと半導体基板10に
形成されたソース・ドレイン14を露出させたコンタクト
ホール、Ti膜およびTiN膜の積層構造からなる金属拡散
防止膜21、キャパシタとトランジスタとの接続配線22が
形成された状態を示している。
素子の断面構造を示す図である。素子分離膜11、そして
ゲート絶縁膜12、ゲート電極13およびソース・ドレイン
14からなるトランジスタが形成された後、半導体基板1
0、すなわちトランジスタを覆う第1層間絶縁膜15、さら
にその上に接着膜16が形成され、接着膜16上に、下部電
極17、強誘電体膜18および上部電極19からなるキャパシ
タが形成された後、キャパシタを含む素子全体を覆う第
2層間絶縁膜20が形成され、さらに、キャパシタの上部
電極19を露出させたコンタクトホールと半導体基板10に
形成されたソース・ドレイン14を露出させたコンタクト
ホール、Ti膜およびTiN膜の積層構造からなる金属拡散
防止膜21、キャパシタとトランジスタとの接続配線22が
形成された状態を示している。
【０００７】図２は、強誘電体のヒステリシス特性を示
すグラフであり、図２を基にFeRAMの動作を説明する。
以下の説明において、正の電圧は、ビットラインの電位
がプレートラインの電位より高い場合とし、残留分極"
a"点、"c"点の状態を各々データ"1"、"0"と定義する。
データ"1"を書き込む場合には、トランジスタをオンの
状態にして、ビットラインの電位に対してプレートライ
ンに正の電圧を印加する。その結果と、強誘電体キャパ
シタに印加される電圧は負となるので、ヒステリシス特
性曲線は、"d"点を通過する。その後、印加される電圧
を"0V"にすれば、分極値が残留分極"a"点となり、デー
タ"1"が格納される。一方、データ"0"を書き込む時に
は、強誘電体キャパシタに印加する電圧を正にして"b"
点を通過させた後、印加電圧を"0V"にすると、分極量
は、残留分極"C"点として記憶されてデータ"0"が記録さ
れる。
すグラフであり、図２を基にFeRAMの動作を説明する。
以下の説明において、正の電圧は、ビットラインの電位
がプレートラインの電位より高い場合とし、残留分極"
a"点、"c"点の状態を各々データ"1"、"0"と定義する。
データ"1"を書き込む場合には、トランジスタをオンの
状態にして、ビットラインの電位に対してプレートライ
ンに正の電圧を印加する。その結果と、強誘電体キャパ
シタに印加される電圧は負となるので、ヒステリシス特
性曲線は、"d"点を通過する。その後、印加される電圧
を"0V"にすれば、分極値が残留分極"a"点となり、デー
タ"1"が格納される。一方、データ"0"を書き込む時に
は、強誘電体キャパシタに印加する電圧を正にして"b"
点を通過させた後、印加電圧を"0V"にすると、分極量
は、残留分極"C"点として記憶されてデータ"0"が記録さ
れる。
【０００８】データ読み出しは、強誘電体キャパシタに
電圧が印加される瞬間に、ビットライン上の電荷量を検
出することによって行われる。すなわち、正の電圧がキ
ャパシタに印加された際に、データが"0"であれば、電
荷量ΔQ0が検出される。ビットライン上の電荷の変化量
は、キャパシタに記憶された情報に応じて変化する。
電圧が印加される瞬間に、ビットライン上の電荷量を検
出することによって行われる。すなわち、正の電圧がキ
ャパシタに印加された際に、データが"0"であれば、電
荷量ΔQ0が検出される。ビットライン上の電荷の変化量
は、キャパシタに記憶された情報に応じて変化する。
【０００９】強誘電体キャパシタの残留分極による電荷
の変化量は、ビットラインの電位を変化させる。ビット
ラインには、それ自体が持っているキャパシタである寄
生ビットラインキャパシタンス"Cb"が存在する。トラン
ジスタがオン状態で読み出されるメモリが選択される
と、"ΔQ1"と"ΔQ0"だけの電荷が出力される。これらの
電荷を、ビットラインキャパシタンス(Cb)と強誘電体キ
ャパシタ(C)のキャパシタンス値"Cs"との和で割った値
が、ビット線の電位"V1"、"V0"であり、それぞれ、次の
（１）式、（２）式のように表される。 V1 = ΔQ1/(Cb+Cs) （１） V0 = ΔQ0/(Cb+Cs) （２） したがって、データ"1"と"0"との相違に応じて、ビット
ラインに表われる電位が相違する。ワードラインに電圧
が印加されて、トランジスタがオン状態になると、ビッ
トラインの電位が"V1"または"V0"に変わる。ビットライ
ンの電位が"V1"であるか、または"V0"であるかを判定す
るためには、"V1"と"V0"との間の値である基準電位(Vre
f)と、"V1"または"V0"電位の各々の大きさの関係を比較
すれば良い。FeRAMに用いられる強誘電体材料として
は、Pb(Zr、Ti)O3(以下、PZTという)とBi階層系のSrBi2
Ta2O9(以下、SBTという)、SrBi2(Ta、Nb)O9(以下、SBTN
という)が主に用いられる。強誘電体は結晶質であるた
め、その薄膜を成長させるためには下部の材料が重要で
ある。すなわち、強誘電体キャパシタでは、電極材料の
選択が強誘電体膜の特性に大きく影響を及ぼす。電極材
料は、電気抵抗が十分に低いことが要求され、また、強
誘電体材料との格子定数の不一致が小さくなければなら
ず、耐熱性が高く、反応性が低く、下部の層および強誘
電体膜各々との接合性が良好でなければならない。
の変化量は、ビットラインの電位を変化させる。ビット
ラインには、それ自体が持っているキャパシタである寄
生ビットラインキャパシタンス"Cb"が存在する。トラン
ジスタがオン状態で読み出されるメモリが選択される
と、"ΔQ1"と"ΔQ0"だけの電荷が出力される。これらの
電荷を、ビットラインキャパシタンス(Cb)と強誘電体キ
ャパシタ(C)のキャパシタンス値"Cs"との和で割った値
が、ビット線の電位"V1"、"V0"であり、それぞれ、次の
（１）式、（２）式のように表される。 V1 = ΔQ1/(Cb+Cs) （１） V0 = ΔQ0/(Cb+Cs) （２） したがって、データ"1"と"0"との相違に応じて、ビット
ラインに表われる電位が相違する。ワードラインに電圧
が印加されて、トランジスタがオン状態になると、ビッ
トラインの電位が"V1"または"V0"に変わる。ビットライ
ンの電位が"V1"であるか、または"V0"であるかを判定す
るためには、"V1"と"V0"との間の値である基準電位(Vre
f)と、"V1"または"V0"電位の各々の大きさの関係を比較
すれば良い。FeRAMに用いられる強誘電体材料として
は、Pb(Zr、Ti)O3(以下、PZTという)とBi階層系のSrBi2
Ta2O9(以下、SBTという)、SrBi2(Ta、Nb)O9(以下、SBTN
という)が主に用いられる。強誘電体は結晶質であるた
め、その薄膜を成長させるためには下部の材料が重要で
ある。すなわち、強誘電体キャパシタでは、電極材料の
選択が強誘電体膜の特性に大きく影響を及ぼす。電極材
料は、電気抵抗が十分に低いことが要求され、また、強
誘電体材料との格子定数の不一致が小さくなければなら
ず、耐熱性が高く、反応性が低く、下部の層および強誘
電体膜各々との接合性が良好でなければならない。
【００１０】前述したように、不揮発性メモリ素子のキ
ャパシタ材料としては、Pb系のPZTとBi積層構造をを有
するSBT、SBTNなどが主に開発されている。しかし、Pb
系は、素子の寿命と関係する特性である疲労特性、保持
特性およびインプリント特性に劣るので、適用するのが
難しい。また、SBT系は、信頼性の面では優れている
が、結晶化熱処理温度が800℃以上であるので、素子の
製造工程における結晶化熱処理過程で、キャパシタより
先に形成された層が深刻な酸化を受けるという問題点が
ある。
ャパシタ材料としては、Pb系のPZTとBi積層構造をを有
するSBT、SBTNなどが主に開発されている。しかし、Pb
系は、素子の寿命と関係する特性である疲労特性、保持
特性およびインプリント特性に劣るので、適用するのが
難しい。また、SBT系は、信頼性の面では優れている
が、結晶化熱処理温度が800℃以上であるので、素子の
製造工程における結晶化熱処理過程で、キャパシタより
先に形成された層が深刻な酸化を受けるという問題点が
ある。
【００１１】特に、キャパシタの下部電極とトランジス
タのソース・ドレインとを接続するためのプラグ構造を
利用する場合、強誘電体の結晶を形成するための熱処理
工程でプラグが酸化される。そのために、従来の素子で
は、プラグの酸化を防止することを目的として、図1Bに
示した構造のように、上部電極19とトランジスタのソー
ス・ドレイン14とを接続する構造となっているので、素
子の面積が増加するという短所がある。
タのソース・ドレインとを接続するためのプラグ構造を
利用する場合、強誘電体の結晶を形成するための熱処理
工程でプラグが酸化される。そのために、従来の素子で
は、プラグの酸化を防止することを目的として、図1Bに
示した構造のように、上部電極19とトランジスタのソー
ス・ドレイン14とを接続する構造となっているので、素
子の面積が増加するという短所がある。
【００１２】
【発明が解決しようとする課題】本発明は、前記のよう
な従来の技術の問題点を解決するためになされたもので
あり、強誘電体キャパシタの電気的特性を向上させるこ
とができ、比較的に低い温度で結晶化することのできる
BLT強誘電体膜を有する強誘電体メモリ素子の製造方法
および強誘電体メモリ装置を提供することを目的とす
る。
な従来の技術の問題点を解決するためになされたもので
あり、強誘電体キャパシタの電気的特性を向上させるこ
とができ、比較的に低い温度で結晶化することのできる
BLT強誘電体膜を有する強誘電体メモリ素子の製造方法
および強誘電体メモリ装置を提供することを目的とす
る。
【００１３】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る強誘電体メモリ素子の製造方法は、強
誘電体膜で構成されたキャパシタを備える強誘電体メモ
リ素子の製造方法において、キャパシタ形成工程が、半
導体基板上部に下部電極用の第1導電膜を形成する第1ス
テップと、該第1導電膜上に、化学式(BixLay)Ti3O
12（ただし、xは3.25〜3.35、yは0.70〜0.90）で表され
る化合物の強誘電体膜を形成する第2ステップと、前記
(BixLay)Ti3O12強誘電体膜上に上部電極用の第2導電膜
を形成する第3ステップとを含むことを特徴とする。
め、本発明に係る強誘電体メモリ素子の製造方法は、強
誘電体膜で構成されたキャパシタを備える強誘電体メモ
リ素子の製造方法において、キャパシタ形成工程が、半
導体基板上部に下部電極用の第1導電膜を形成する第1ス
テップと、該第1導電膜上に、化学式(BixLay)Ti3O
12（ただし、xは3.25〜3.35、yは0.70〜0.90）で表され
る化合物の強誘電体膜を形成する第2ステップと、前記
(BixLay)Ti3O12強誘電体膜上に上部電極用の第2導電膜
を形成する第3ステップとを含むことを特徴とする。
【００１４】また、前記目的を達成するため、本発明に
係る強誘電体メモリ装置は、半導体基板と、該半導体基
板上に形成されたゲート電極、ゲート絶縁膜および不純
物領域を有するトランジスタと、該トランジスタの不純
物領域に接触したプラグと、該プラグ上に形成された下
部電極、該下部電極上に形成された(BixLay)Ti3O12強誘
電体膜および該強誘電体膜上に形成された上部電極を備
えるキャパシタとを有することを特徴とする。
係る強誘電体メモリ装置は、半導体基板と、該半導体基
板上に形成されたゲート電極、ゲート絶縁膜および不純
物領域を有するトランジスタと、該トランジスタの不純
物領域に接触したプラグと、該プラグ上に形成された下
部電極、該下部電極上に形成された(BixLay)Ti3O12強誘
電体膜および該強誘電体膜上に形成された上部電極を備
えるキャパシタとを有することを特徴とする。
【００１５】本発明は、キャパシタ用の強誘電体材料
（蓄電物質）として、素子の信頼性を向上させることが
できる(BixLay)Ti3O12薄膜を用いることにその特徴があ
る。BiとLaの適正な組成を選択することにより、500℃
ないし675℃の温度範囲で結晶化のための熱処理を施す
ことができるので、キャパシタの優れた電気的特性を確
保することができる。
（蓄電物質）として、素子の信頼性を向上させることが
できる(BixLay)Ti3O12薄膜を用いることにその特徴があ
る。BiとLaの適正な組成を選択することにより、500℃
ないし675℃の温度範囲で結晶化のための熱処理を施す
ことができるので、キャパシタの優れた電気的特性を確
保することができる。
【００１６】なお、本発明において、化学式(BixLay)Ti
3O12(以下、BLTと記す)で表される強誘電体におけるxは
3.25ないし3.35、yは0.70ないし0.90とする。
3O12(以下、BLTと記す)で表される強誘電体におけるxは
3.25ないし3.35、yは0.70ないし0.90とする。
【００１７】上記の強誘電体膜の成膜方法としては、ス
ピンオンコーティング法、物理的気相成長（PVD）法、
化学的気相成長（CVD）法、原子層成長（ALD：atomic l
ayerdeposition）法、有機金属CVD（MOCVD）法またはプ
ラズマCVD（PECVD）法などを利用することができる。
ピンオンコーティング法、物理的気相成長（PVD）法、
化学的気相成長（CVD）法、原子層成長（ALD：atomic l
ayerdeposition）法、有機金属CVD（MOCVD）法またはプ
ラズマCVD（PECVD）法などを利用することができる。
【００１８】PECVD方式を利用する場合、蒸着温度は、4
00℃ないし700℃温度範囲が望ましく、スピンオンコー
ティング法によりBLT膜を形成する場合、BLTを含む溶液
をコーティングした後、溶液中の溶剤を除去するため
に、100℃ないし200℃温度範囲で1次加熱処理を施し、
さらに、有機物を除去するために、200℃ないし350℃温
度範囲で２次加熱処理を施すのが望ましい。
00℃ないし700℃温度範囲が望ましく、スピンオンコー
ティング法によりBLT膜を形成する場合、BLTを含む溶液
をコーティングした後、溶液中の溶剤を除去するため
に、100℃ないし200℃温度範囲で1次加熱処理を施し、
さらに、有機物を除去するために、200℃ないし350℃温
度範囲で２次加熱処理を施すのが望ましい。
【００１９】BLT膜の成膜後、O2とN2との混合ガス、
N2、NH3、O2またはN2Oガス雰囲気下で、50℃/秒ないし3
00℃/秒の昇温速度で昇温し、400℃ないし800℃温度範
囲で核生成のための急速アニールを施した後、常圧のO2
とN2との混合ガス、O2またはN2Oガス雰囲気下、500℃な
いし675℃の温度条件で、結晶化のための熱処理を実施
する。
N2、NH3、O2またはN2Oガス雰囲気下で、50℃/秒ないし3
00℃/秒の昇温速度で昇温し、400℃ないし800℃温度範
囲で核生成のための急速アニールを施した後、常圧のO2
とN2との混合ガス、O2またはN2Oガス雰囲気下、500℃な
いし675℃の温度条件で、結晶化のための熱処理を実施
する。
【００２０】
【発明の実施の形態】以下、図3Aないし図3Dを基に、本
発明の第1の実施の形態に係る強誘電体メモリ素子の製
造方法を説明する。
発明の第1の実施の形態に係る強誘電体メモリ素子の製
造方法を説明する。
【００２１】まず、図3Aに示すように、素子分離膜31、
ゲート絶縁膜32、ゲート電極33およびソース・ドレイン
（不純物領域）34で構成されたトランジスタを形成した
後、このトランジスタを含む半導体基板30を覆う第1層
間絶縁膜36をエッチングして、ソース・ドレイン34を露
出させた第1コンタクトホールを形成する。さらに、前
記第1コンタクトホールを介して、前記ソース・ドレイ
ン34と接続したビットライン37を形成し、その上に、全
体を覆うように第2層間絶縁膜38を形成した後、第2層間
絶縁膜38および第1層間絶縁膜36をエッチングして、前
記ソース・ドレイン34を露出させる第2コンタクトホー
ルを形成した後、前記第2コンタクトホール内にプラグ3
9を形成する。なお、図3Aにおける符号35は、絶縁膜ス
ペーサを示している。
ゲート絶縁膜32、ゲート電極33およびソース・ドレイン
（不純物領域）34で構成されたトランジスタを形成した
後、このトランジスタを含む半導体基板30を覆う第1層
間絶縁膜36をエッチングして、ソース・ドレイン34を露
出させた第1コンタクトホールを形成する。さらに、前
記第1コンタクトホールを介して、前記ソース・ドレイ
ン34と接続したビットライン37を形成し、その上に、全
体を覆うように第2層間絶縁膜38を形成した後、第2層間
絶縁膜38および第1層間絶縁膜36をエッチングして、前
記ソース・ドレイン34を露出させる第2コンタクトホー
ルを形成した後、前記第2コンタクトホール内にプラグ3
9を形成する。なお、図3Aにおける符号35は、絶縁膜ス
ペーサを示している。
【００２２】次に、図3Bに示すように、プラグ39上に、
Pt、Ir、IrOx、Ru、RuOx、LSCO(La、Sr、Co、O)またはY
BCO(Y、Ba、Co、O)を、MOCVD(metal organic chemical
vapor deposition)、PVD、スピンオンコーティング、PE
CVD等の成膜方法により、厚さ500Åないし3000Åの下部
電極40（第１導電膜）を形成する（第１ステップ）。前
記プラグ39と下部電極40との間にオーミックコンタクト
を形成するために、Tiシリサイド層およびTiNバリア金
属層を形成してもよい。
Pt、Ir、IrOx、Ru、RuOx、LSCO(La、Sr、Co、O)またはY
BCO(Y、Ba、Co、O)を、MOCVD(metal organic chemical
vapor deposition)、PVD、スピンオンコーティング、PE
CVD等の成膜方法により、厚さ500Åないし3000Åの下部
電極40（第１導電膜）を形成する（第１ステップ）。前
記プラグ39と下部電極40との間にオーミックコンタクト
を形成するために、Tiシリサイド層およびTiNバリア金
属層を形成してもよい。
【００２３】次いで、図3Cに示すように、前述した方法
によって、下部電極40上に、(BixLa y)Ti3O12膜41を形成
し（第２ステップ）、BLT膜41上に上部電極42（第２導
電膜）を形成する（第３ステップ）。
によって、下部電極40上に、(BixLa y)Ti3O12膜41を形成
し（第２ステップ）、BLT膜41上に上部電極42（第２導
電膜）を形成する（第３ステップ）。
【００２４】さらに、図3Dに示すように、形成された強
誘電体キャパシタを含む、表面全体を覆うように第3層
間絶縁膜43を形成し、第3層間絶縁膜43上に、第1金属配
線44、金属配線間絶縁膜45および第2金属配線46を形成
する。引き続き、後続の工程における処理を施して（第
４ステップ）、FeRAMの製造工程を完了する。
誘電体キャパシタを含む、表面全体を覆うように第3層
間絶縁膜43を形成し、第3層間絶縁膜43上に、第1金属配
線44、金属配線間絶縁膜45および第2金属配線46を形成
する。引き続き、後続の工程における処理を施して（第
４ステップ）、FeRAMの製造工程を完了する。
【００２５】図4は、前述した本発明の第1の実施の形態
に係る製造方法よって得られたメモリ装置が備える強誘
電体キャパシタの分極特性を示すグラフである。図4か
ら、BLT膜に強誘電体膜を用いた強誘電体キャパシタの
分極特性が良好であることが認められる。
に係る製造方法よって得られたメモリ装置が備える強誘
電体キャパシタの分極特性を示すグラフである。図4か
ら、BLT膜に強誘電体膜を用いた強誘電体キャパシタの
分極特性が良好であることが認められる。
【００２６】一方、Ptなどの金属により下部電極40を形
成し、その上部にBLT膜41を形成する場合には、結晶化
熱処理が、650℃程度の温度条件下で行われるので、分
極特性と漏れ電流の特性に優れている。しかし、結晶化
熱処理は酸素雰囲気下で行われるので、下部電極の下の
プラグ39が酸化される。また、Tiシリサイドまたはバリ
ア金属層などをプラグ39と下部電極40との間に形成した
場合でも、Tiシリサイドまたはバリア金属層などが酸化
されるので、界面剥離が顕著に発生する。それに対し、
IrOx、RuOxなどのような導電性酸化物により下部電極40
を形成すると、650℃以上の温度でも酸素の拡散を効果
的に防止することができる。ただし、Ptなどの金属によ
り下部電極40を形成する場合に比べ、分極特性が低下し
やすい。
成し、その上部にBLT膜41を形成する場合には、結晶化
熱処理が、650℃程度の温度条件下で行われるので、分
極特性と漏れ電流の特性に優れている。しかし、結晶化
熱処理は酸素雰囲気下で行われるので、下部電極の下の
プラグ39が酸化される。また、Tiシリサイドまたはバリ
ア金属層などをプラグ39と下部電極40との間に形成した
場合でも、Tiシリサイドまたはバリア金属層などが酸化
されるので、界面剥離が顕著に発生する。それに対し、
IrOx、RuOxなどのような導電性酸化物により下部電極40
を形成すると、650℃以上の温度でも酸素の拡散を効果
的に防止することができる。ただし、Ptなどの金属によ
り下部電極40を形成する場合に比べ、分極特性が低下し
やすい。
【００２７】このような問題を解決するために、本発明
の第2の実施の形態に係る製造方法では、RuOx、IrOxな
どのような酸化物の導電層上に、Ptなどの金属層を形成
して、多層構造の下部電極とし、BLT強誘電体膜がPtな
どの金属膜と接するようにする。この構造の場合には、
酸化物導電層が酸素の拡散を效果的に防止するので、良
好な分極特性と漏れ電流特性とを備える強誘電体メモリ
素子を得ることができる。
の第2の実施の形態に係る製造方法では、RuOx、IrOxな
どのような酸化物の導電層上に、Ptなどの金属層を形成
して、多層構造の下部電極とし、BLT強誘電体膜がPtな
どの金属膜と接するようにする。この構造の場合には、
酸化物導電層が酸素の拡散を效果的に防止するので、良
好な分極特性と漏れ電流特性とを備える強誘電体メモリ
素子を得ることができる。
【００２８】以下、図5Aないし図5Dを参照し、本発明の
第2の実施の形態に係るメモリ素子の製造方法を詳細に
説明する。まず、図5Aに示すように、素子分離膜31、ゲ
ート絶縁膜32、ゲート電極33およびソース・ドレイン34
からなるトランジスタを形成した後、トランジスタおよ
び半導体基板30を覆う第1層間絶縁膜36を形成し、エッ
チングを行い、ソース・ドレイン34を露出させた第1コ
ンタクトホールを形成する。さらに、前記第1コンタク
トホールを介して、前記ソース・ドレイン34と接するビ
ットライン37を形成し、全体を覆うように第2層間絶縁
膜38を形成した後にエッチングを行い、第2層間絶縁膜3
8および第1層間絶縁膜36を貫通し、前記ソース・ドレイ
ン34を露出させた第2コンタクトホールを形成する。そ
の後、前記第2コンタクトホール内にプラグ39を形成
し、プラグ39上のコンタクトホール内にオーミックコン
タクトを形成するためのTiシリサイド層またはTiN拡散
防止膜51を、段差被覆性に優れたCVD法により成膜す
る。次に、プラグ39上のみにTiシリサイド層またはTiN
拡散防止膜51を残し、第2層間絶縁膜38表面のTiシリサ
イド層またはTiN拡散防止膜51を取り除くために、化学
的機械的研磨（CMP）を施す。なお、図5Aにおける符号3
5は、絶縁膜スペーサを示している。
第2の実施の形態に係るメモリ素子の製造方法を詳細に
説明する。まず、図5Aに示すように、素子分離膜31、ゲ
ート絶縁膜32、ゲート電極33およびソース・ドレイン34
からなるトランジスタを形成した後、トランジスタおよ
び半導体基板30を覆う第1層間絶縁膜36を形成し、エッ
チングを行い、ソース・ドレイン34を露出させた第1コ
ンタクトホールを形成する。さらに、前記第1コンタク
トホールを介して、前記ソース・ドレイン34と接するビ
ットライン37を形成し、全体を覆うように第2層間絶縁
膜38を形成した後にエッチングを行い、第2層間絶縁膜3
8および第1層間絶縁膜36を貫通し、前記ソース・ドレイ
ン34を露出させた第2コンタクトホールを形成する。そ
の後、前記第2コンタクトホール内にプラグ39を形成
し、プラグ39上のコンタクトホール内にオーミックコン
タクトを形成するためのTiシリサイド層またはTiN拡散
防止膜51を、段差被覆性に優れたCVD法により成膜す
る。次に、プラグ39上のみにTiシリサイド層またはTiN
拡散防止膜51を残し、第2層間絶縁膜38表面のTiシリサ
イド層またはTiN拡散防止膜51を取り除くために、化学
的機械的研磨（CMP）を施す。なお、図5Aにおける符号3
5は、絶縁膜スペーサを示している。
【００２９】引き続き、図5Bに示すように、プラグ39上
のTiシリサイド層またはTiN拡散防止膜51上に、IrOxま
たはRuOxなどのような導電性酸化物層を、厚さ50Åない
し2950Åに成膜し、エッチングすることにより、第1下
部電極52を形成し、第1下部電極上に、Pt、Ru、Ir、Wな
どの金属またはWNなどの金属窒化物により、厚さ50Åな
いし2950Åの第2下部電極53を形成する（第１ステッ
プ）。前記第1下部電極52と第2下部電極53は、いずれも
CVD、PVD、スピンオンコーティング、原子層成長（AL
D）法等の成膜法を利用して形成し、総厚さが100Åない
し3000Åとなるようにする。
のTiシリサイド層またはTiN拡散防止膜51上に、IrOxま
たはRuOxなどのような導電性酸化物層を、厚さ50Åない
し2950Åに成膜し、エッチングすることにより、第1下
部電極52を形成し、第1下部電極上に、Pt、Ru、Ir、Wな
どの金属またはWNなどの金属窒化物により、厚さ50Åな
いし2950Åの第2下部電極53を形成する（第１ステッ
プ）。前記第1下部電極52と第2下部電極53は、いずれも
CVD、PVD、スピンオンコーティング、原子層成長（AL
D）法等の成膜法を利用して形成し、総厚さが100Åない
し3000Åとなるようにする。
【００３０】次いで、図5Cに示すように、上記と同様の
成膜法によって、第2下部電極53上にBLT膜41を形成し、
BLT膜41上に上部電極42を形成する。
成膜法によって、第2下部電極53上にBLT膜41を形成し、
BLT膜41上に上部電極42を形成する。
【００３１】また、BLT薄膜の結晶面がc軸配向、すなわ
ち、基板と同じ方向特性を有する場合、分極値が約4μC
/cm2であり、BLT薄膜の結晶面がa-b軸配向、すなわち、
基板との間の角度が0度より大きく、90度より小さい場
合の分極値は、約50μC/cm2であるので、BLT薄膜の結晶
面の配向特性によって、分極値に10倍以上の差が生じ
る。ここで、金属層上に形成されたBLT薄膜は、熱処理
による結晶化の際に、大部分がc軸配向となるので、分
極値が低くなる。
ち、基板と同じ方向特性を有する場合、分極値が約4μC
/cm2であり、BLT薄膜の結晶面がa-b軸配向、すなわち、
基板との間の角度が0度より大きく、90度より小さい場
合の分極値は、約50μC/cm2であるので、BLT薄膜の結晶
面の配向特性によって、分極値に10倍以上の差が生じ
る。ここで、金属層上に形成されたBLT薄膜は、熱処理
による結晶化の際に、大部分がc軸配向となるので、分
極値が低くなる。
【００３２】このような問題点を解決するために、本発
明に係る第3の実施の形態では、下部電極、BLT強誘電体
膜および上部電極を形成した後、キャパシタのパターン
を形成するためのエッチングを施して、BLT強誘電体膜
の側面を露出させ、その後、熱処理を実施する。この方
法により、強誘電体膜の側面の分極値が比較的に高いa-
b軸配向、すなわち、BLT薄膜側面の結晶面がa-b軸配
向、つまり、BLT薄膜の側面の結晶面と半導体基板面と
の間の角度を、0度より大きく、90度より小さくするこ
とができる（第４ステップ）。
明に係る第3の実施の形態では、下部電極、BLT強誘電体
膜および上部電極を形成した後、キャパシタのパターン
を形成するためのエッチングを施して、BLT強誘電体膜
の側面を露出させ、その後、熱処理を実施する。この方
法により、強誘電体膜の側面の分極値が比較的に高いa-
b軸配向、すなわち、BLT薄膜側面の結晶面がa-b軸配
向、つまり、BLT薄膜の側面の結晶面と半導体基板面と
の間の角度を、0度より大きく、90度より小さくするこ
とができる（第４ステップ）。
【００３３】以下、図6Aないし図6Eおよび図7を参照
し、本発明の第3の実施の形態に係る製造方法を詳細に
説明する。
し、本発明の第3の実施の形態に係る製造方法を詳細に
説明する。
【００３４】まず、図6Aに示すように、素子分離膜31、
ゲート絶縁膜32、ゲート電極33およびソース・ドレイン
34からなるトランジスタを形成する。次に、その上に、
トランジスタ部および半導体基板30を覆うように第1層
間絶縁膜36を成膜し、第1層間絶縁膜36をエッチングす
ることにより、ソース・ドレイン34を露出させた第1コ
ンタクトホールを形成し、この第1コンタクトホール
に、前記ソース・ドレイン34と接するビットライン37を
形成する。さらに、表面全体に、第2層間絶縁膜38を形
成した後、第1層間絶縁膜36をエッチングして、前記ソ
ース・ドレイン34を露出させた第2コンタクトホールを
形成する。この第2コンタクトホール内にプラグ39を形
成し、プラグ39上のコンタクトホール内に、オーミック
コンタクトを形成するためのTiシリサイド層またはTiN
拡散防止膜51を、段差被覆性に優れたCVD法により成膜
する。次に、プラグ39上のみにTiシリサイド層またはTi
N拡散防止膜51を残し、第2層間絶縁膜38表面のTiシリサ
イド層またはTiN拡散防止膜51を取り除くために、化学
的機械的研磨（CMP）を施す。なお、図6Aにおける符号3
5は、絶縁膜スペーサを示す。
ゲート絶縁膜32、ゲート電極33およびソース・ドレイン
34からなるトランジスタを形成する。次に、その上に、
トランジスタ部および半導体基板30を覆うように第1層
間絶縁膜36を成膜し、第1層間絶縁膜36をエッチングす
ることにより、ソース・ドレイン34を露出させた第1コ
ンタクトホールを形成し、この第1コンタクトホール
に、前記ソース・ドレイン34と接するビットライン37を
形成する。さらに、表面全体に、第2層間絶縁膜38を形
成した後、第1層間絶縁膜36をエッチングして、前記ソ
ース・ドレイン34を露出させた第2コンタクトホールを
形成する。この第2コンタクトホール内にプラグ39を形
成し、プラグ39上のコンタクトホール内に、オーミック
コンタクトを形成するためのTiシリサイド層またはTiN
拡散防止膜51を、段差被覆性に優れたCVD法により成膜
する。次に、プラグ39上のみにTiシリサイド層またはTi
N拡散防止膜51を残し、第2層間絶縁膜38表面のTiシリサ
イド層またはTiN拡散防止膜51を取り除くために、化学
的機械的研磨（CMP）を施す。なお、図6Aにおける符号3
5は、絶縁膜スペーサを示す。
【００３５】次に、図6Bに示すように、プラグ39上にIr
Ox、またはRuOxなどのような導電性酸化物層61を形成
し、導電性酸化物層61上にPtなどの金属膜62をCVD法に
より蒸着した後、前述した方法によって、金属膜62上に
BLT膜63を形成する(第１ステップ）。上記の実施の形態
では、前記下部電極としての導電膜を、Pt/IrOx、Pt/Ru
Oxなどのような二層構造に形成することを例として説明
したが、Pt、Ru、Ir、RuOx、IrOx、WまたはWNなどを利
用して、単一層構造とすることもできる。また、下部電
極としての導電膜の総厚さは、500Åないし3000Åとす
ることが望ましい。
Ox、またはRuOxなどのような導電性酸化物層61を形成
し、導電性酸化物層61上にPtなどの金属膜62をCVD法に
より蒸着した後、前述した方法によって、金属膜62上に
BLT膜63を形成する(第１ステップ）。上記の実施の形態
では、前記下部電極としての導電膜を、Pt/IrOx、Pt/Ru
Oxなどのような二層構造に形成することを例として説明
したが、Pt、Ru、Ir、RuOx、IrOx、WまたはWNなどを利
用して、単一層構造とすることもできる。また、下部電
極としての導電膜の総厚さは、500Åないし3000Åとす
ることが望ましい。
【００３６】次いで、図6Cに示すように、BLT膜63上
に、上部電極としての導電膜64を形成する。
に、上部電極としての導電膜64を形成する。
【００３７】さらに、図6Dに示すように、導電膜64、BL
T膜63、金属膜62および導電性酸化物層61をエッチング
することにより、キャパシタのパターンを形成する。こ
のようなキャパシタパターンの形成によって、BLT膜63
の側面が露出する。次に、O2、N2O、H2O2、H2O、N2、Ar
またはNeガス雰囲気下で、50℃/秒ないし300℃/秒の速
度で昇温させ、400℃ないし800℃、好ましくは500℃な
いし800℃の温度範囲で急速アニールを施して、核生成
させた後、５００〜６７５℃の温度範囲で結晶化処理す
る（第２ステップ）。この処理によって、BLT膜63側面
の配向をa-b軸方向、すなわち、BLT膜63側面の結晶面
と、前記上部電極面および前記下部電極面との間の角度
が、0度より大きく、90度より小さくなるように変化さ
せる。その後、さらに、500℃ないし800℃温度範囲で熱
処理を実施し、キャパシタのパターンを形成するための
エッチングの際に、プラズマによって受けた損傷の緩和
と除去を行うのが望ましい。
T膜63、金属膜62および導電性酸化物層61をエッチング
することにより、キャパシタのパターンを形成する。こ
のようなキャパシタパターンの形成によって、BLT膜63
の側面が露出する。次に、O2、N2O、H2O2、H2O、N2、Ar
またはNeガス雰囲気下で、50℃/秒ないし300℃/秒の速
度で昇温させ、400℃ないし800℃、好ましくは500℃な
いし800℃の温度範囲で急速アニールを施して、核生成
させた後、５００〜６７５℃の温度範囲で結晶化処理す
る（第２ステップ）。この処理によって、BLT膜63側面
の配向をa-b軸方向、すなわち、BLT膜63側面の結晶面
と、前記上部電極面および前記下部電極面との間の角度
が、0度より大きく、90度より小さくなるように変化さ
せる。その後、さらに、500℃ないし800℃温度範囲で熱
処理を実施し、キャパシタのパターンを形成するための
エッチングの際に、プラズマによって受けた損傷の緩和
と除去を行うのが望ましい。
【００３８】図7は、図6Dにおける符号A部の部分拡大図
である。図７には、主にc軸配向が起きるBLT膜63中心部
と、急速アニールによりa-b軸方向に配向されたBLT膜63
の側面部Bが示されている。
である。図７には、主にc軸配向が起きるBLT膜63中心部
と、急速アニールによりa-b軸方向に配向されたBLT膜63
の側面部Bが示されている。
【００３９】図6Eに示すように、強誘電体キャパシタを
形成した後、表面全体に、第3層間絶縁膜43を形成し、
第3層間絶縁膜43の上に、第1金属配線44、金属配線間絶
縁膜45および第2金属配線46を形成する。引き続き、後
続の工程を実施して、FeRAM素子の製造工程が完了す
る。
形成した後、表面全体に、第3層間絶縁膜43を形成し、
第3層間絶縁膜43の上に、第1金属配線44、金属配線間絶
縁膜45および第2金属配線46を形成する。引き続き、後
続の工程を実施して、FeRAM素子の製造工程が完了す
る。
【００４０】図8は、本発明に係る製造方法によって得
られたBLT強誘電体キャパシタを有するメモリ装置にお
ける、セルアレイのサイズとデルタ分極との関係を示す
グラフである。DRAM素子と同様に、FeRAM素子の場合
も、集積度が向上するほどキャパシタの大きさが小さく
なるので、それによるドメインおよび結晶粒界の損傷、
エッジ効果により分極値が減少する傾向がある。しか
し、本発明の場合には、キャパシタパターンの形成後、
BLT強誘電体膜側面の配向を変化させて、部分的に分極
値を増加させることによって、セルアレイの大きさの減
少に伴って小さくなるキャパシタの分極値の減少を、小
さく抑えることができる。
られたBLT強誘電体キャパシタを有するメモリ装置にお
ける、セルアレイのサイズとデルタ分極との関係を示す
グラフである。DRAM素子と同様に、FeRAM素子の場合
も、集積度が向上するほどキャパシタの大きさが小さく
なるので、それによるドメインおよび結晶粒界の損傷、
エッジ効果により分極値が減少する傾向がある。しか
し、本発明の場合には、キャパシタパターンの形成後、
BLT強誘電体膜側面の配向を変化させて、部分的に分極
値を増加させることによって、セルアレイの大きさの減
少に伴って小さくなるキャパシタの分極値の減少を、小
さく抑えることができる。
【００４１】本発明に係る技術思想は、上記の好ましい
実施の形態によって具体的に説明されたが、上記の実施
の形態はその説明のためのものであって、その制限のた
めのものでない。また、本発明の属する技術の分野にお
ける通常の知識を有するものであれば、本発明に係る技
術思想の範囲内で、様々な実施の形態に想到することが
可能であり、それらも本発明の技術分野に属することは
言うまでもない。
実施の形態によって具体的に説明されたが、上記の実施
の形態はその説明のためのものであって、その制限のた
めのものでない。また、本発明の属する技術の分野にお
ける通常の知識を有するものであれば、本発明に係る技
術思想の範囲内で、様々な実施の形態に想到することが
可能であり、それらも本発明の技術分野に属することは
言うまでもない。
【００４２】
【発明の効果】上記の本発明に係る強誘電体メモリ素子
の製造方法または強誘電体メモリ装置によれば、BiとLa
の適正な組成を選択した上で、500℃ないし675℃温度範
囲で結晶化のための熱処理を実施することができるの
で、キャパシタの優れた電気的特性を確保することがで
きる。
の製造方法または強誘電体メモリ装置によれば、BiとLa
の適正な組成を選択した上で、500℃ないし675℃温度範
囲で結晶化のための熱処理を実施することができるの
で、キャパシタの優れた電気的特性を確保することがで
きる。
【００４３】また、RuOx、IrOxなどのような酸化物導電
層上に、Ptなどのような金属電極を様々な方法により成
膜して、多重層構造の下部電極を形成することによっ
て、BLT強誘電体膜とPt膜とが接するようにするので、
熱処理時に、酸化物導電層が酸素の拡散を效果的に防止
する役割を果たす。そのために、良好な分極特性と漏れ
電流特性を有する強誘電体メモリ装置が得られる。
層上に、Ptなどのような金属電極を様々な方法により成
膜して、多重層構造の下部電極を形成することによっ
て、BLT強誘電体膜とPt膜とが接するようにするので、
熱処理時に、酸化物導電層が酸素の拡散を效果的に防止
する役割を果たす。そのために、良好な分極特性と漏れ
電流特性を有する強誘電体メモリ装置が得られる。
【００４４】さらに、下部電極、BLT強誘電体膜、上部
電極を形成した後、キャパシタのパターンを形成するた
めのエッチングを施して、BLT強誘電体膜の側面を露出
させ、熱処理により強誘電体膜の側面に、比較的に高い
a-b軸配向性を持たせるので、分極特性を向上させるこ
とができる。
電極を形成した後、キャパシタのパターンを形成するた
めのエッチングを施して、BLT強誘電体膜の側面を露出
させ、熱処理により強誘電体膜の側面に、比較的に高い
a-b軸配向性を持たせるので、分極特性を向上させるこ
とができる。
【図1A】 従来の1個のトランジスタと1個の強誘電体キ
ャパシタとからなるFeRAMのメモリセルの構成を示す回
路図である。
ャパシタとからなるFeRAMのメモリセルの構成を示す回
路図である。
【図1B】 従来のFeRAMの製造過程における素子の断面
構造を示す図である。
構造を示す図である。
【図2】 強誘電体のヒステリシス特性を示すグラフで
ある。
ある。
【図3A】 本発明の第1の実施の形態に係る強誘電体メ
モリ素子の製造過程における素子の断面構造を示す図で
あり、第２層間絶縁膜が形成された段階の図である。
モリ素子の製造過程における素子の断面構造を示す図で
あり、第２層間絶縁膜が形成された段階の図である。
【図3B】 本発明の第1の実施の形態に係る強誘電体メ
モリ素子の製造過程における素子の断面構造を示す図で
あり、下部電極が形成された段階の図である。
モリ素子の製造過程における素子の断面構造を示す図で
あり、下部電極が形成された段階の図である。
【図3C】 本発明の第1の実施の形態に係る強誘電体メ
モリ素子の製造過程における素子の断面構造を示す図で
あり、上部電極が形成された段階の図である。
モリ素子の製造過程における素子の断面構造を示す図で
あり、上部電極が形成された段階の図である。
【図3D】 本発明の第1の実施の形態に係る強誘電体メ
モリ素子の製造過程における素子の断面構造を示す図で
あり、最終的な熱処理の前の段階の図である。
モリ素子の製造過程における素子の断面構造を示す図で
あり、最終的な熱処理の前の段階の図である。
【図4】 本発明の第１の実施の形態に係る製造方法に
よって得られたメモリ装置が備えるBLT強誘電体キャパ
シタの分極特性を示すグラフである。
よって得られたメモリ装置が備えるBLT強誘電体キャパ
シタの分極特性を示すグラフである。
【図5A】 本発明の第2の実施の形態に係る強誘電体メ
モリ素子の製造過程における素子の断面構造を示す図で
あり、プラグの上に、Tiシリサイド層またはTiN拡散防
止膜が形成された段階の図である。
モリ素子の製造過程における素子の断面構造を示す図で
あり、プラグの上に、Tiシリサイド層またはTiN拡散防
止膜が形成された段階の図である。
【図5B】 本発明の第2の実施の形態に係る強誘電体メ
モリ素子の製造過程における素子の断面構造を示す図で
あり、第１下部電極と第２下部電極が形成された段階の
図である。
モリ素子の製造過程における素子の断面構造を示す図で
あり、第１下部電極と第２下部電極が形成された段階の
図である。
【図5C】 本発明の第2の実施の形態に係る強誘電体メ
モリ素子の製造過程における素子の断面構造を示す図で
あり、BLT膜上に上部電極が形成された段階の図であ
る。
モリ素子の製造過程における素子の断面構造を示す図で
あり、BLT膜上に上部電極が形成された段階の図であ
る。
【図5D】 本発明の第2の実施の形態に係る強誘電体メ
モリ素子の製造過程における素子の断面構造を示す図で
あり、金属配線間絶縁膜の上に第２金属配線が形成され
た段階の図である。
モリ素子の製造過程における素子の断面構造を示す図で
あり、金属配線間絶縁膜の上に第２金属配線が形成され
た段階の図である。
【図6A】 本発明の第3の実施の形態に係る強誘電体メ
モリ素子の製造過程のおける素子の断面構造を示す図で
あり、プラグ上に、Tiシリサイド層またはTiN拡散防止
膜が形成された段階の図である。
モリ素子の製造過程のおける素子の断面構造を示す図で
あり、プラグ上に、Tiシリサイド層またはTiN拡散防止
膜が形成された段階の図である。
【図6B】 本発明の第3の実施の形態に係る強誘電体メ
モリ素子の製造過程のおける素子の断面構造を示す図で
あり、金属膜上に、BLT膜が形成された段階の図であ
る。
モリ素子の製造過程のおける素子の断面構造を示す図で
あり、金属膜上に、BLT膜が形成された段階の図であ
る。
【図6C】 本発明の第3の実施の形態に係る強誘電体メ
モリ素子の製造過程のおける素子の断面構造を示す図で
あり、BLT膜上に、上部電極としての導電膜が形成され
た段階の図である。
モリ素子の製造過程のおける素子の断面構造を示す図で
あり、BLT膜上に、上部電極としての導電膜が形成され
た段階の図である。
【図6D】 本発明の第3の実施の形態に係る強誘電体メ
モリ素子の製造過程のおける素子の断面構造を示す図で
あり、キャパシタが形成された段階の図である。
モリ素子の製造過程のおける素子の断面構造を示す図で
あり、キャパシタが形成された段階の図である。
【図6E】 本発明の第3の実施の形態に係る強誘電体メ
モリ素子の製造過程のおける素子の断面構造を示す図で
あり、金属配線間絶縁膜の上に第２金属配線が形成され
た段階の図である。
モリ素子の製造過程のおける素子の断面構造を示す図で
あり、金属配線間絶縁膜の上に第２金属配線が形成され
た段階の図である。
【図7】 図6Dにおける符号A部の部分拡大図である。
【図8】 本発明に係る製造方法によって得られたBLT強
誘電体キャパシタを有するメモリ装置における、セルア
レイのサイズとデルタ分極との関係を示すグラフであ
る。
誘電体キャパシタを有するメモリ装置における、セルア
レイのサイズとデルタ分極との関係を示すグラフであ
る。
39 プラグ 40 下部電極 41、63 (BixLay)Ti3O12膜 42 上部電極 51 Tiシリサイド層またはTiN拡散防止膜 52 第1下部電極 53 第2下部電極 61 導電性酸化物層 62 金属膜 64 導電膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 廉 勝 振 大韓民国京畿道利川市夫鉢邑牙美里山136 −１ (72)発明者 権 純 容 大韓民国京畿道利川市夫鉢邑牙美里山136 −１ Ｆターム(参考） 4G048 AA03 AB01 AB05 AC02 AD02 AD06 AE05 4K030 BA42 BA46 CA04 FA01 JA10 LA15 5F083 FR02 GA21 GA29 JA17 JA38 JA39 JA40 JA43 JA44 MA05 MA06 MA17 PR21 PR22 PR23 PR33 PR34
Claims (16)
- 【請求項1】 強誘電体膜で構成されたキャパシタを備
える強誘電体メモリ素子の製造方法において、 キャパシタ形成工程が、 半導体基板上部に下部電極用の第1導電膜を形成する第1
ステップと、 該第1導電膜上に、化学式(BixLay)Ti3O12（ただし、xは
3.25〜3.35、yは0.70〜0.90）で表される化合物の強誘
電体膜を形成する第2ステップと、 該(BixLay)Ti3O12強誘電体膜上に、上部電極用の第2導
電膜を形成する第3ステップとを含むことを特徴とする
強誘電体メモリ素子の製造方法。 - 【請求項2】 前記第3ステップの後、前記(BixLay)Ti3O
12強誘電体膜の側面の結晶方位と、前記上部電極面およ
び前記下部電極面との間の角度が、0度より大きく、90
度より小さくなるように熱処理を施す第4ステップをさ
らに含むことを特徴とする請求項1に記載の強誘電体メ
モリ素子の製造方法。 - 【請求項3】 前記第1ステップが、 IrOxまたはRuOxからなる酸化物層を形成するステップ
と、 該酸化物層上に、Pt、Ru、IrまたはWからなる金属膜ま
たはWN膜を形成するステップとを含むことを特徴とする
請求項2に記載の強誘電体メモリ素子の製造方法。 - 【請求項4】 前記第2ステップが、 前記第1導電膜上に、前記(BixLay)Ti3O12強誘電体膜を
形成するステップと、 400℃ないし800℃の温度範囲で、核生成のための熱処理
を施すステップと、 500℃ないし675℃の温度範囲で、前記(BixLay)Ti3O12強
誘電体膜の結晶化のための熱処理を施すステップとを含
むことを特徴とする請求項3に記載の強誘電体メモリ素
子の製造方法。 - 【請求項5】 前記第2ステップにおいて、前記(BixLay)
Ti3O12強誘電体膜を、スピンオンコーティング法、物理
的気相成長（PVD）法、化学的気相成長（CVD）法、原子
層成長（ALD：atomic layer deposition）法、有機金属
CVD（MOCVD）法またはプラズマCVD（PECVD）法により形
成することを特徴とする請求項4に記載の強誘電体メモ
リ素子の製造方法。 - 【請求項6】 前記第2ステップにおいて、前記(BixLay)
Ti3O12強誘電体膜を、PECVD法により、400℃ないし700
℃の温度範囲で形成することを特徴とする請求項4に記
載の強誘電体メモリ素子の製造方法。 - 【請求項7】 前記第2ステップが、 前記基板上に、(BixLay)Ti3O12を含む溶液を、スピンオ
ンコーティング法により塗布するステップと、 100℃ないし200℃の温度範囲で加熱処理し、溶液中の溶
剤を除去するステップと、 200℃ないし350℃の温度範囲で加熱処理し、有機物を除
去するステップとを含むことを特徴とする請求項5に記
載の強誘電体メモリ素子の製造方法。 - 【請求項8】 前記核生成のための熱処理が、O2とN2と
の混合ガス、N2、NH3、O2またはN2Oガス雰囲気、昇温速
度50℃/秒ないし300℃/秒速度の条件で実施されること
を特徴とする請求項4に記載の強誘電体メモリ素子の製
造方法。 - 【請求項9】 前記(BixLay)Ti3O12強誘電体膜の結晶化
のための熱処理が、常圧のO2とN2との混合ガス、O2また
はN2Oガス雰囲気条件下で実施されることを特徴とする
請求項4に記載の強誘電体メモリ素子の製造方法。 - 【請求項10】 半導体基板と、 該半導体基板上に形成されたゲート電極、ゲート絶縁膜
および不純物領域を有するトランジスタと、 該トランジスタの不純物領域に接触したプラグと、 該プラグ上に形成された下部電極、該下部電極上に形成
された(BixLay)Ti3O12強誘電体膜および該強誘電体膜上
に形成された上部電極を備えるキャパシタとを有するこ
とを特徴とする強誘電体メモリ装置。 - 【請求項11】 前記強誘電体膜が、化学式(BixLay)Ti3O
12（ただし、xは3.25ないし3.35、yは0.70ないし0.90）
で表される膜で構成されていることを特徴とする請求項
10に記載の強誘電体メモリ装置。 - 【請求項12】 前記(BixLay)Ti3O12強誘電体膜の側面の
結晶面と、前記下部電極面および前記上部電極面との間
の角度が、0度より大きく、90度より小さいことを特徴
とする請求項10に記載の強誘電体メモリ装置。 - 【請求項13】 前記下部電極が、 前記プラグ上に導電膜によって形成された第1番目の下
部電極と、 該第1番目の下部電極上に金属膜によって形成された第2
番目の下部電極と を有することを特徴とする請求項12に記載の強誘電体メ
モリ装置。 - 【請求項14】 前記第1番目の下部電極が、IrOxまたはR
uOxで形成されていることを特徴とする請求項12に記載
の強誘電体メモリ装置。 - 【請求項15】 前記上部電極が、Pt、Ru、Ir、WおよびW
Nのうちのいずれか一つにより形成されていることを特
徴とする請求項12に記載の強誘電体メモリ装置。 - 【請求項16】 前記プラグと前記下部電極との間に、オ
ーミックコンタクト層と金属拡散防止膜とをさらに有す
ることを特徴とする請求項10に記載の強誘電体メモリ装
置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0023075A KR100399074B1 (ko) | 2001-04-27 | 2001-04-27 | 비엘티 강유전체막을 구비하는 강유전체 메모리 소자 제조방법 |
| KR2001-23075 | 2001-04-27 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002329845A true JP2002329845A (ja) | 2002-11-15 |
| JP4296375B2 JP4296375B2 (ja) | 2009-07-15 |
Family
ID=19708821
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001375497A Expired - Fee Related JP4296375B2 (ja) | 2001-04-27 | 2001-12-10 | 強誘電体メモリ素子の製造方法および強誘電体メモリ装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6747302B2 (ja) |
| JP (1) | JP4296375B2 (ja) |
| KR (1) | KR100399074B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004075296A1 (ja) * | 2003-02-19 | 2004-09-02 | Fujitsu Limited | 強誘電体キャパシタの製造方法 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100470834B1 (ko) * | 2002-11-23 | 2005-03-10 | 한국전자통신연구원 | 강유전체 메모리 전계 효과 트랜지스터의 게이트 스택 제조방법 |
| DE10260352A1 (de) * | 2002-12-20 | 2004-07-15 | Infineon Technologies Ag | Verfahren zum Herstellen einer Kondensatoranordnung und Kondensatoranordnung |
| KR101016963B1 (ko) * | 2003-12-10 | 2011-02-25 | 주식회사 하이닉스반도체 | 강유전체 메모리 소자의 제조방법 |
| KR100755373B1 (ko) * | 2006-09-15 | 2007-09-04 | 삼성전자주식회사 | 도전성 산화막을 갖는 콘택 구조체, 이를 채택하는강유전체 메모리 소자 및 그 제조방법들 |
| US8760907B2 (en) * | 2010-11-30 | 2014-06-24 | Radiant Technologies, Inc. | Analog memories utilizing ferroelectric capacitors |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5426075A (en) | 1994-06-15 | 1995-06-20 | Ramtron International Corporation | Method of manufacturing ferroelectric bismuth layered oxides |
| JPH0969615A (ja) | 1995-08-30 | 1997-03-11 | Sony Corp | 強誘電体薄膜の形成方法及び半導体素子のキャパシタ構造の作製方法 |
| JP3435966B2 (ja) * | 1996-03-13 | 2003-08-11 | 株式会社日立製作所 | 強誘電体素子とその製造方法 |
| US5683614A (en) | 1996-08-16 | 1997-11-04 | Sandia Corporation | Sol-gel type synthesis of Bi2 (Sr,Ta2)O9 using an acetate based system |
| KR100190111B1 (ko) | 1996-11-13 | 1999-06-01 | 윤종용 | 반도체장치의 커패시터 제조방법 |
| KR100269314B1 (ko) | 1997-02-17 | 2000-10-16 | 윤종용 | 플라즈마처리를이용한반도체장치의커패시터제조방법 |
| JP3570153B2 (ja) | 1997-04-28 | 2004-09-29 | ソニー株式会社 | 電子材料、その製造方法、誘電体キャパシタ、不揮発性メモリおよび半導体装置 |
| US6010744A (en) | 1997-12-23 | 2000-01-04 | Advanced Technology Materials, Inc. | Method for nucleation controlled chemical vapor deposition of metal oxide ferroelectric thin films |
| KR20000026362A (ko) * | 1998-10-20 | 2000-05-15 | 윤종용 | 보충막을 이용한 커패시터 제조방법 |
| JP2003536239A (ja) * | 1998-12-18 | 2003-12-02 | インフィネオン テクノロジース アクチエンゲゼルシャフト | 金属酸化物セラミックからの移動性種の減少した拡散 |
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| KR100313253B1 (ko) * | 1999-03-10 | 2001-11-05 | 노태원 | 반도체 메모리 셀용 적층형 페로브스카이트 강유전체 캐패시터 |
-
2001
- 2001-04-27 KR KR10-2001-0023075A patent/KR100399074B1/ko not_active IP Right Cessation
- 2001-12-10 JP JP2001375497A patent/JP4296375B2/ja not_active Expired - Fee Related
-
2002
- 2002-04-26 US US10/133,505 patent/US6747302B2/en not_active Expired - Lifetime
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| WO2004075296A1 (ja) * | 2003-02-19 | 2004-09-02 | Fujitsu Limited | 強誘電体キャパシタの製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100399074B1 (ko) | 2003-09-26 |
| JP4296375B2 (ja) | 2009-07-15 |
| KR20020083628A (ko) | 2002-11-04 |
| US6747302B2 (en) | 2004-06-08 |
| US20020160542A1 (en) | 2002-10-31 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
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|
| A977 | Report on retrieval |
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|
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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