JP3570153B2 - 電子材料、その製造方法、誘電体キャパシタ、不揮発性メモリおよび半導体装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
この発明は、電子材料、その製造方法、誘電体キャパシタ、不揮発性メモリおよび半導体装置に関する。
【０００２】
【従来の技術】
強誘電体メモリは、強誘電体膜の高速な分極反転とその残留分極とを利用する高速書き換え可能な不揮発性メモリである。図１０に従来の強誘電体メモリの一例を示す。
【０００３】
図１０に示すように、この従来の強誘電体メモリにおいては、ｐ型Ｓｉ基板１０１の表面にフィールド絶縁膜１０２が選択的に設けられ、これによって素子分離が行われている。このフィールド絶縁膜１０２に囲まれた部分の活性領域の表面にはゲート絶縁膜１０３が設けられている。符号ＷＬはワード線を示す。このワード線ＷＬの両側の部分におけるｐ型Ｓｉ基板１０１中にはｎ^＋ 型のソース領域１０４およびドレイン領域１０５が設けられている。これらのワード線ＷＬ、ソース領域１０４およびドレイン領域１０５によりトランジスタＱが構成されている。
【０００４】
符号１０６は層間絶縁膜を示す。フィールド絶縁膜１０２の上方の部分における層間絶縁膜１０６上には、接合層としての例えば膜厚３０ｎｍ程度のＴｉ膜１０７を介して、下部電極としての例えば膜厚２００ｎｍ程度のＰｔ膜１０８、例えば膜厚２００ｎｍ程度のＰｂ（Ｚｒ，Ｔｉ）Ｏ_３ （ＰＺＴ）膜やＳｒＢｉ_２ Ｔａ_２ Ｏ_９ （ＳＢＴ）膜などの強誘電体膜１０９および上部電極としての例えば膜厚２００ｎｍ程度のＰｔ膜１１０が順次積層され、これらのＰｔ膜１０８、強誘電体膜１０９およびＰｔ膜１１０によりキャパシタＣが構成されている。トランジスタＱとこのキャパシタＣとにより、１個のメモリセルが構成されている。
【０００５】
符号１１１は層間絶縁膜を示す。ソース領域１０４の上の部分における層間絶縁膜１０６および層間絶縁膜１１１にはコンタクトホール１１２が設けられている。また、Ｐｔ膜１０８の一端部の上の部分における層間絶縁膜１１１にはコンタクトホール１１３が設けられている。さらに、Ｐｔ膜１１０の上の部分における層間絶縁膜１１１にはコンタクトホール１１４が設けられている。そして、コンタクトホール１１２およびコンタクトホール１１３を通じて、トランジスタＱのソース領域１０４とキャパシタＣの下部電極であるＰｔ膜１０８とが配線１１５により接続されている。また、コンタクトホール１１４を通じて、キャパシタＣの上部電極であるＰｔ膜１１０に配線１１６が接続されている。符号１１７はパッシベーション膜を示す。
【０００６】
この図１０に示す従来の強誘電体メモリにおいては、トランジスタＱとキャパシタＣとが横方向（基板面に平行な方向）に並べて配置しているが、強誘電体メモリの情報記録密度を増加させるためには、トランジスタＱとキャパシタＣとを縦方向（基板面に垂直な方向）に並べて配置した構造とする必要がある。その一例を図１１に示す。ここで、図１１においては、図１０と同一の部分には同一の符号を付す。
【０００７】
図１１において、符号ＷＬ１〜ＷＬ４はワード線を示し、１１８は層間絶縁膜を示す。ドレイン領域１０５の上の部分における層間絶縁膜１１８にはコンタクトホール１１９が設けられ、このコンタクトホール１１９を通じてビット線ＢＬがトランジスタＱのドレイン領域１０５に接続されている。符号１２０、１２１は層間絶縁膜を示す。ソース領域１０４の上の部分における層間絶縁膜１２１にはコンタクトホール１２２が設けられ、このコンタクトホール１２２内に多結晶Ｓｉプラグ１２３が埋め込まれている。そして、この多結晶Ｓｉプラグ１２３を介して、トランジスタＱのソース領域１０４とキャパシタＣの下部電極であるＰｔ膜１０８とが電気的に接続されている。
【０００８】
さて、強誘電体膜１０９を形成する際には通常、その結晶化のために６００〜８００℃の高温において酸化雰囲気中で熱処理を行う必要があるが、このとき、多結晶Ｓｉプラグ１２３のＳｉがキャパシタＣの下部電極であるＰｔ膜１０８に熱拡散し、そのＳｉがＰｔ膜１０８の上層で酸化されることによりこのＰｔ膜１０８の導電性が失われたり、Ｓｉがさらに強誘電体膜１０９に拡散し、キャパシタＣの特性を著しく劣化させてしまうという問題がある。
【０００９】
強誘電体膜１０９の材料がＰＺＴである場合、その焼成温度は６００℃程度であるため、Ｓｉの拡散防止層としてＴｉＮなどの窒化物系の膜を使用することができるとの報告がある（応用物理学会講演予稿集、１９９５年春、３０ｐ−Ｄ−２０、３０ｐ−Ｄ−１０）。しかしながら、窒化物系の膜は、高温、酸化雰囲気中の熱処理で酸化され、導電性を失うことから、強誘電体膜１０９の強誘電体特性をより改善するために、熱処理の雰囲気に十分な酸素を導入し、より高温で熱処理を施した場合には、酸化による表面荒れや電気抵抗の上昇が起きてしまうという問題がある。
【００１０】
一方、強誘電体膜１０９の材料として、ＰＺＴより疲労特性に優れるとされるＳＢＴを用いる場合には、良好な強誘電体特性を得るための熱処理温度は８００℃程度とＰＺＴに比べてさらに高温となる。したがって、強誘電体膜１０９の材料にＳＢＴを用いた場合には、上述の窒化物系の膜からなる拡散防止層では耐熱性が完全に不足し、使用不可能である。
【００１１】
これまで、強誘電体膜１０９の材料としてＳＢＴを用いたスタック型のキャパシタの構造は報告されておらず、このようなキャパシタを用いた高集積の不揮発性メモリの実現は困難であるとされていた。
【００１２】
また、以上と同様な問題は、多結晶Ｓｉプラグの代わりにＷプラグを用いる場合においても起こり得るものである。
【００１３】
一方、従来、最小加工寸法が０．５０〜０．３５μｍの多層配線構造の超高集積半導体集積回路装置の一例として図１２に示すようなものがある（例えば、日経マイクロデバイス、１９９４年７月号、ｐｐ．５０−５７および日経マイクロデバイス、１９９５年９月号、ｐｐ．７０−７７）。
【００１４】
図１２に示すように、この従来の半導体集積回路装置においては、ｎ型Ｓｉ基板２０１中にｐウエル２０２およびｎウエル２０３が設けられている。素子分離領域となる部分のｎ型Ｓｉ基板２０１の表面にはリセス２０４が設けられ、このリセス２０４内にＳｉＯ_２ 膜からなるフィールド絶縁膜２０５が埋め込まれている。このフィールド絶縁膜２０５に囲まれた活性領域の表面にはＳｉＯ_２ 膜からなるゲート絶縁膜２０６が設けられている。符号２０７は不純物がドープされた多結晶Ｓｉ膜、２０８はＷＳｉ_ｘ 膜のような金属シリサイド膜を示す。これらの多結晶Ｓｉ膜２０７および金属シリサイド膜２０８により、ポリサイド構造のゲート電極が形成されている。これらの多結晶Ｓｉ膜２０７および金属シリサイド膜２０８の側壁にはＳｉＯ_２ からなるサイドウォールスペーサ２０９が設けられている。ｎウエル２０３中には、多結晶Ｓｉ膜２０７および金属シリサイド膜２０８からなるゲート電極に対して自己整合的に、ソース領域またはドレイン領域として用いられるｐ^＋ 型の拡散層２１０、２１１が設けられている。これらのゲート電極および拡散層２１０、２１１によりｐチャネルＭＯＳトランジスタが形成されている。同様に、ｐウエル２０２にはｎチャネルＭＯＳトランジスタが形成されている。符号２１２、２１３はこのｎチャネルＭＯＳトランジスタのソース領域またはドレイン領域として用いられるｎ^＋ 型の拡散層を示す。
【００１５】
これらのｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタを覆うように層間絶縁膜２１４が設けられている。この層間絶縁膜２１４には、ｐチャネルＭＯＳトランジスタの拡散層２１１に対応する部分およびフィールド絶縁膜２０５上のゲート電極に対応する部分にそれぞれ接続孔２１５、２１６が設けられている。これらの接続孔２１５、２１６の内部にはＴｉ膜２１７およびＴｉＮ膜２１８を介してＷプラグ２１９が埋め込まれている。
【００１６】
接続孔２１５、２１６の上には、Ｔｉ膜２２０およびＴｉＮ膜２２１を介してＡｌ−Ｃｕ合金配線２２２が設けられ、その上にＴｉＮ膜２２３が設けられている。符号２２４は層間絶縁膜を示す。この層間絶縁膜２２４には、Ａｌ−Ｃｕ合金配線２２２に対応する部分に接続孔２２５、２２６が設けられている。これらの接続孔２２５、２２６の内部にはＴｉ膜２２７およびＴｉＮ膜２２８を介してＷプラグ２２９が埋め込まれている。
【００１７】
さらに、接続孔２２５、２２６の上には、Ｔｉ膜２３０およびＴｉＮ膜２３１を介してＡｌ−Ｃｕ合金配線２３２が設けられ、その上にＴｉＮ膜２３３が設けられている。
【００１８】
この図１２に示す半導体集積回路装置において、接続孔２１５の部分の拡散層２１１上に設けられているＴｉ膜２１７（膜厚は通常５〜５０ｎｍ）は、主に、Ｗプラグ２１９の拡散層２１１との良好な電気的接続を得るため、および、下地に対する密着性を向上させるために用いられている。これは、拡散層２１１の表面は化学的に活性であるため、水分や大気にさらされると、ごく短時間（２〜３分未満と考えられる）のうちに表面に膜厚０．５〜５ｎｍの薄いＳｉＯ_ｘ 膜が形成され、拡散層２１１との電気的接続および密着性が悪化するからである。これに対して、拡散層２１１上にＴｉ膜２１７が設けられている場合には、このＴｉ膜２１７と拡散層２１１の表面に形成されたＳｉＯ_ｘ 膜とが化学反応を起こす結果、電気的接続性と機械的密着性とを改善することができる。
【００１９】
しかしながら、拡散層２１１上にＴｉ膜２１７を介してＷプラグ２１９（膜厚は通常５０〜７００ｎｍ）が形成されると、このＷプラグ２１９の形成時の熱処理（通常３００〜５００℃）あるいはその後工程で行われる熱処理（通常３５０〜４５０℃）により拡散層２１１のＳｉとＷプラグ２１９とが化学反応を起こしてＷＳｉ_ｘ が形成される。このとき、物質の移動（主に拡散層２１１からＳｉがＷプラグ２１９中に移動）が発生することにより、拡散層２１１とＷプラグ２１９との間にすき間が形成され、良好な電気的接続が失われる問題が生じている。そこで、この拡散層２１１とＷプラグ２１９との化学反応を防止するため、Ｔｉ膜２１７とＷプラグ２１９との間にＴｉＮ膜２１８（膜厚は通常５〜５０ｎｍ）が設けられている。このため、このＴｉＮ膜２１８はバリアメタルと呼ばれている。なお、バリアメタルとしては、このＴｉＮ膜のほかにＴｉＯＮ膜もある。
【００２０】
次に、Ｗプラグ２１９上に設けられているＴｉ膜２２０は、Ｗプラグ２１９とＡｌ−Ｃｕ合金配線２２２との良好な電気的接続および機械的接続を行うために用いられている。また、このＴｉ膜２２０上のＴｉＮ膜２２１は、Ｗプラグ２１９とＡｌ−Ｃｕ合金配線２２２との間の物質の移動および化学反応を抑制するために用いられている。接続孔２２５、２２６の部分におけるＷプラグ２２９上に設けられているＴｉ膜２３０およびＴｉＮ膜２３１も同様である。
【００２１】
しかしながら、上述の半導体集積回路装置の製造において、Ｔｉ膜２１７およびＴｉＮ膜２１８を介してＷプラグ２１９を形成した場合、後工程のプロセス温度の上限は、ＴｉＮ膜２１８の耐熱温度以下に制限されてしまう。このＴｉＮ膜２１８の耐熱温度は、５００℃（スパッタリング法により成膜した場合）〜６５０℃（ＣＶＤ法により成膜した場合）程度であるため、このＷプラグ２１９の形成後のプロセス温度や時間の自由度はほとんどないと言える。この問題は、Ｗプラグ２１９の代わりにＳｉプラグやＡｌプラグを用いた場合にも同様である。
【００２２】
【発明が解決しようとする課題】
以上のように、図１１に示す従来の強誘電体メモリのように、トランジスタＱとキャパシタＣとを縦方向に並べて配置し、キャパシタＣの下部電極、すなわちＰｔ膜１０８を多結晶Ｓｉプラグ１２３あるいはＷプラグによりトランジスタＱのソース領域１０４と接続する場合、キャパシタＣの強誘電体膜１０９の材料として、高温の熱処理が必要なＳＢＴなどを用いることは困難であった。
【００２３】
また、図１２に示すような従来の半導体集積回路装置においては、Ｗプラグ２１９を形成した後の工程のプロセス温度や時間の自由度がほとんどなかった。
【００２４】
したがって、この発明の目的は、トランジスタと誘電体キャパシタとを縦方向に並べて配置し、誘電体キャパシタの下部電極をＳｉまたはＷからなるプラグによりトランジスタの拡散層と接続する場合、その下部電極の材料として用いて好適な電子材料、その製造方法、そのような材料を用いて下部電極を形成することにより誘電体キャパシタの誘電体膜の材料としてＰＺＴはもちろん、高温の熱処理が必要なＳＢＴなどをも用いることができる誘電体キャパシタおよびそのような誘電体キャパシタを用いた不揮発性メモリを提供することにある。
【００２５】
この発明の他の目的は、半導体集積回路装置などの半導体装置の製造においてプラグを形成した後の工程のプロセス温度や時間の自由度を大きくすることができる半導体装置を提供することにある。
【００２６】
【課題を解決するための手段】
本発明者は、従来技術が有する上述の課題を解決すべく、多くの実験に基づいて鋭意検討を行った。以下にその概要を説明する。
【００２７】
本発明者はまず、誘電体キャパシタの下部電極の材料の候補としてＰｄを考えた。しかしながら、このＰｄのみからなる下部電極では、Ｓｉの拡散を防止することはできず、Ｓｉ基板などとの密着性も悪く剥がれやすい。また、このＰｄのみからなる下部電極上に例えばＳＢＴ膜を成膜した後、結晶化のための熱処理を施した場合、ＳＢＴ膜の表面が粗になってしまう。これは、この熱処理の際にＰｄからなる下部電極が部分的に酸化されて体積が変化するためであると考えられる。
【００２８】
そこで、本発明者はさらに検討を進めた結果、下部電極の材料として、Ｐｄに酸素を導入したＰｄ−Ｏ系材料を用いることにより、これらの欠点をなくすことができることを見い出した。すなわち、このＰｄ−Ｏ系材料で下部電極を形成することにより、Ｓｉの拡散を防止しつつ、Ｓｉ基板などとの密着性を向上させて剥がれを防止することができる。また、このＰｄ−Ｏ系材料からなる下部電極上にＳＢＴ膜を成膜した後、結晶化のための熱処理を施した場合にも、ＳＢＴ膜の表面を平滑に保つことができる。
【００２９】
しかしながら、その後の研究により、Ｐｄ−Ｏ系材料は、比抵抗が高いという欠点を有することが明らかになった。検討の結果、この比抵抗が高いという欠点は、このＰｄ−Ｏ系材料にさらにＲｈを導入したＰｄ−Ｒｈ−Ｏ系材料を用いることによりなくすことができることを見い出した。
【００３０】
図１は（Ｐｄ_{１００−ｘ} Ｒｈ_ｘ ）_６０Ｏ_４０（組成は原子％で表した）の組成ｘによる比抵抗の変化を示す。図１からわかるように、Ｐｄ−Ｏ系材料（ｘ＝０の場合）では比抵抗が高いが、このＰｄ−Ｏ系材料にＲｈを導入することにより、比抵抗を低下させることができる。この場合、比抵抗を十分に低くする観点から、ｘは１６％以上（比抵抗で２０００μΩｃｍ以下）、Ｐｄ−Ｒｈ−ＯにおけるＲｈの組成では少なくとも１０原子％以上であることが望ましい。
【００３１】
一方、Ｒｈの導入量を多くし過ぎると、例えば図２に示すように、ＳＢＴ膜のヒステリシス曲線がシフトしてしまう。本発明者は、比抵抗が０．００３Ωｃｍのｎ^＋ 型Ｓｉ基板上に形成した（Ｐｄ_{１００−ｘ} Ｒｈ_ｘ ）_６０Ｏ_４０からなる下部電極上にゾル−ゲルスピンコート法によりＳＢＴ膜を成膜し、引き続いてその結晶化のために８００℃において１時間酸素雰囲気中で熱処理した後、スパッタリング法により上部電極としてＰｔ膜を成膜し、さらに８００℃において再び熱処理して得られた誘電体キャパシタのヒステリシス曲線を測定し、（Ｐｄ_{１００−ｘ} Ｒｈ_ｘ ）_６０Ｏ_４０の組成ｘによる残留分極Ｐ_ｒ のシフト量、すなわちＰ_ｒ ^＋ とＰ_ｒ ⁻ との差（Ｐ_ｒ ^＋ −Ｐ_ｒ ⁻ ）の変化を調べた。その結果を図３に示す。図３からわかるように、この場合、残留分極Ｐ_ｒ のシフト量を十分に小さく抑える観点から、ｘは６６％以下（Ｐ_ｒ ^＋ −Ｐ_ｒ ⁻ で２μＣ／ｃｍ^２ 以下）、Ｐｄ−Ｒｈ−ＯにおけるＲｈの組成では少なくとも４０原子％以下であることが望ましい。
【００３２】
図４は、比抵抗が０．００３Ωｃｍのｎ^＋ 型Ｓｉ基板上に形成した（Ｐｄ_７０Ｒｈ_３０）_{１００−ｚ} Ｏ_ｚ からなる下部電極上に上述と同様にして、ＳＢＴ膜を成膜し、熱処理を行い、上部電極としてのＰｔ膜を成膜し、再度の熱処理を行って得られた誘電体キャパシタのヒステリシス曲線を測定し、（Ｐｄ_７０Ｒｈ_３０）_{１００−ｚ} Ｏ_ｚ の組成ｚによる残留分極Ｐ_ｒ のシフト量（Ｐ_ｒ ^＋ −Ｐ_ｒ ⁻ ）の変化を調べた結果を示す。図４からわかるように、この場合、残留分極Ｐ_ｒ のシフト量を十分に小さく抑える観点から、ｚは６０原子％以下（Ｐ_ｒ ^＋ −Ｐ_ｒ ⁻ で２μＣ／ｃｍ^２ 以下）であることが望ましい。このようにｚを６０原子％以下とすることは、比抵抗を十分に小さくする観点からも望ましい。
【００３３】
図５は、比抵抗が０．００３Ωｃｍのｎ^＋ 型Ｓｉ基板上に形成した（Ｐｄ_７０Ｒｈ_３０）_{１００−ｚ} Ｏ_ｚ からなる下部電極上に上述と同様にしてＳＢＴ膜の成膜および８００℃の熱処理を行った後、表面粗度計によりＳＢＴ膜の表面状態を調べ、（Ｐｄ_７０Ｒｈ_３０）_{１００−ｚ} Ｏ_ｚ の組成ｚによる表面粗度Ｒ_{ａ ｍａｘ} の変化を調べた結果を示す。図５からわかるように、この場合、ＳＢＴ膜の表面粗度を十分に小さく抑える観点から、ｚは１５原子％以上（Ｒ_{ａ ｍａｘ} で約４ｎｍ以下）であることが望ましい。
【００３４】
以上はＰｄ−Ｒｈ−Ｏ系材料についてであるが、このＰｄ−Ｒｈ−Ｏ系材料のＲｈの一部をＰｔ、ＩｒおよびＲｕのうちの一種または二種以上の貴金属元素で置換した材料でも同様の特性を得ることができる。
【００３５】
この発明は、本発明者が種々の実験を行った結果得た以上の知見に基づいて案出されたものである。
【００３６】
すなわち、上記目的を達成するために、この発明の第１の発明による電子材料は、
組成式Ｐｄ_a （Ｒｈ_100-x-y-z Ｐｔ_x Ｉｒ_y Ｒｕ_z ）_b Ｏ_c （ただし、ａ、ｂ、ｃ、ｘ、ｙ、ｚは原子％で表した組成）で表され、その組成範囲が６０≧ａ≧３０、３０≧ｂ≧１５、５０≧ｃ≧３０、ａ＋ｂ＋ｃ＝１００、１００＞ｘ≧０、１００＞ｙ≧０、１００＞ｚ≧０、１００＞ｘ＋ｙ＋ｚ≧０であることを特徴とする。
【００３７】
この発明の第２の発明による電子材料は、
組成式Ｐｄ_a Ｒｈ_b Ｏ_c （ただし、ａ、ｂ、ｃは原子％で表した組成）で表され、その組成範囲が６０≧ａ≧３０、３０≧ｂ≧１５、５０≧ｃ≧３０、ａ＋ｂ＋ｃ＝１００であることを特徴とする。
【００３８】
この発明の第３の発明による電子材料の製造方法は、
組成式Ｐｄ_ａ （Ｒｈ_{１００−ｘ−ｙ−ｚ} Ｐｔ_ｘ Ｉｒ_ｙ Ｒｕ_ｚ ）_ｂ Ｏ_ｃ （ただし、ａ、ｂ、ｃ、ｘ、ｙ、ｚは原子％で表した組成）で表され、その組成範囲が７０≧ａ≧２０、４０≧ｂ≧１０、６０≧ｃ≧１５、ａ＋ｂ＋ｃ＝１００、１００＞ｘ≧０、１００＞ｙ≧０、１００＞ｚ≧０、１００＞ｘ＋ｙ＋ｚ≧０である電子材料の製造方法であって、
電子材料を酸素または水蒸気を用いた反応性スパッタリング法により成膜するようにした
ことを特徴とする。
【００３９】
この発明の第４の発明による誘電体キャパシタは、
組成式Ｐｄ_ａ （Ｒｈ_{１００−ｘ−ｙ−ｚ} Ｐｔ_ｘ Ｉｒ_ｙ Ｒｕ_ｚ ）_ｂ Ｏ_ｃ （ただし、ａ、ｂ、ｃ、ｘ、ｙ、ｚは原子％で表した組成）で表され、その組成範囲が７０≧ａ≧２０、４０≧ｂ≧１０、６０≧ｃ≧１５、ａ＋ｂ＋ｃ＝１００、１００＞ｘ≧０、１００＞ｙ≧０、１００＞ｚ≧０、１００＞ｘ＋ｙ＋ｚ≧０である材料からなる下部電極と、
下部電極上の誘電体膜と、
誘電体膜上の上部電極とを有する
ことを特徴とする。
【００４０】
この発明の第５の発明による不揮発性メモリは、
トランジスタと誘電体キャパシタとからなるメモリセルを有する不揮発性メモリにおいて、
誘電体キャパシタが、
組成式Ｐｄ_ａ （Ｒｈ_{１００−ｘ−ｙ−ｚ} Ｐｔ_ｘ Ｉｒ_ｙ Ｒｕ_ｚ ）_ｂ Ｏ_ｃ （ただし、ａ、ｂ、ｃ、ｘ、ｙ、ｚは原子％で表した組成）で表され、その組成範囲が７０≧ａ≧２０、４０≧ｂ≧１０、６０≧ｃ≧１５、ａ＋ｂ＋ｃ＝１００、１００＞ｘ≧０、１００＞ｙ≧０、１００＞ｚ≧０、１００＞ｘ＋ｙ＋ｚ≧０である材料からなる下部電極と、
下部電極上の誘電体膜と、
誘電体膜上の上部電極とを有する
ことを特徴とするものである。
【００４１】
この発明の第６の発明は、
第１の導電層と、
第１の導電層上の第２の導電層とを有する半導体装置において、
第１の導電層と第２の導電層との間に組成式Ｐｄ_ａ （Ｒｈ_{１００−ｘ−ｙ−ｚ} Ｐｔ_ｘ Ｉｒ_ｙ Ｒｕ_ｚ ）_ｂ Ｏ_ｃ （ただし、ａ、ｂ、ｃ、ｘ、ｙ、ｚは原子％で表した組成）で表され、その組成範囲が７０≧ａ≧２０、４０≧ｂ≧１０、６０≧ｃ≧１５、ａ＋ｂ＋ｃ＝１００、１００＞ｘ≧０、１００＞ｙ≧０、１００＞ｚ≧０、１００＞ｘ＋ｙ＋ｚ≧０である材料からなる拡散防止層が設けられている
ことを特徴とする。
【００４２】
この発明において、Ｐｄ_ａ （Ｒｈ_{１００−ｘ−ｙ−ｚ} Ｐｔ_ｘ Ｉｒ_ｙ Ｒｕ_ｚ ）_ｂ Ｏ_ｃ またはＰｄ_ａ Ｒｈ_ｂ Ｏ_ｃ で表される材料の組成範囲は、図６において斜線を施した領域で示されるものと実質的に同一である。
【００４３】
この発明の第３〜第６の発明において、Ｐｄ_a （Ｒｈ_100-x-y-z Ｐｔ_x Ｉｒ_y Ｒｕ_z ）_b Ｏ_c またはＰｄ_a Ｒｈ_b Ｏ_c で表される材料の組成範囲は、好適には、６０≧ａ≧３０、３０≧ｂ≧１５、５０≧ｃ≧３０、ａ＋ｂ＋ｃ＝１００である。
【００４４】
この発明の第４の発明または第５の発明において、誘電体膜の材料としては、典型的には、Ｂｉ系層状構造ペロブスカイト型強誘電体が用いられ、その具体例を挙げると、組成式Ｂｉ_ｘ （Ｓｒ，Ｃａ，Ｂａ）_ｙ （Ｔａ，Ｎｂ）_２ Ｏ_ｚ （ただし、２．５０≧ｘ≧１．７０、１．２０≧ｙ≧０．６０、ｚ＝９±ｄ、１．０≧ｄ≧０）で表される結晶層を８５％以上含む強誘電体（若干のＢｉおよびＴａまたはＮｂの酸化物や複合酸化物を含有してもよい）や、組成式Ｂｉ_ｘ Ｓｒ_ｙ Ｔａ_２ Ｏ_ｚ （ただし、２．５０≧ｘ≧１．７０、１．２０≧ｙ≧０．６０、ｚ＝９±ｄ、１．０≧ｄ≧０）で表される結晶層を８５％以上含む強誘電体（若干のＢｉおよびＴａまたはＮｂの酸化物や複合酸化物を含有してもよい）である。後者の代表例はＳｒＢｉ_２ Ｔａ_２ Ｏ_９ である。誘電体膜の材料としては、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ_３ で表される強誘電体を用いてもよい。これらの強誘電体は、強誘電体メモリの強誘電体膜材料に用いて好適なものである。誘電体膜の材料としては、（Ｂａ，Ｓｒ）ＴｉＯ_３ （ＢＳＴ）で表される高誘電体を用いることもでき、これは、例えばＤＲＡＭにおけるキャパシタの誘電体膜材料に用いて好適なものである。
【００４５】
この発明の第５の発明による不揮発性メモリにおいては、高集積化を図るためにトランジスタと誘電体キャパシタとを縦方向に並べて配置する場合、下部電極は、典型的には、トランジスタの拡散層上に設けられたＳｉまたはＷからなるプラグ上に設けられる。
【００４６】
上述のように構成されたこの発明の第１の発明または第２の発明によれば、誘電体キャパシタの下部電極や拡散防止層などの材料として用いて好適な電子材料を提供することができる。
【００４７】
上述のように構成されたこの発明の第３の発明によれば、誘電体キャパシタの下部電極や拡散防止層などの材料として用いて好適な電子材料を高品質で容易に製造することができる。
【００４８】
上述のように構成されたこの発明の第４の発明または第５の発明によれば、誘電体キャパシタの下部電極を構成する、組成式Ｐｄ_ａ （Ｒｈ_{１００−ｘ−ｙ−ｚ} Ｐｔ_ｘ Ｉｒ_ｙ Ｒｕ_ｚ ）_ｂ Ｏ_ｃ で表される材料はＴｉＮなどに比べて十分に高い耐熱性を有し、高温でもＳｉなどの拡散を防止することができることにより、トランジスタと誘電体キャパシタとを縦方向に並べて配置し、その誘電体キャパシタの下部電極をＳｉまたはＷからなるプラグによりトランジスタの拡散層と接続する場合、誘電体膜の形成時に結晶化のために酸素雰囲気中で高温熱処理を行っても、そのプラグから下部電極へのＳｉまたはＷの拡散を防止することができ、それによってこのＳｉまたはＷが下部電極の上層に拡散して酸化されることにより下部電極の導電性が失われたり、ＳｉまたはＷがさらに誘電体膜に拡散し、キャパシタ特性を劣化させる問題を防止することができる。
【００４９】
上述のように構成されたこの発明の第６の発明によれば、第１の導電層と第２の導電層との間に設けられている拡散防止層を構成する、組成式Ｐｄ_ａ （Ｒｈ_{１００−ｘ−ｙ−ｚ} Ｐｔ_ｘ Ｉｒ_ｙ Ｒｕ_ｚ ）_ｂ Ｏ_ｃ で表される材料はＴｉＮなどに比べて十分に高い耐熱性を有し、高温でもＳｉなどの拡散を防止することができる。
【００５０】
【発明の実施の形態】
以下、この発明の実施形態について図面を参照しながら説明する。
【００５１】
図７はこの発明の第１の実施形態による誘電体キャパシタを示す。図７に示すように、この第１の実施形態による誘電体キャパシタにおいては、導電性のＳｉ基板１上に、下部電極としてのＰｄ_ａ Ｒｈ_ｂ Ｏ_ｃ 膜２、強誘電体膜としてのＳＢＴ膜３および上部電極としてのＰｔ膜４が順次積層されている。これらのＰｄ_ａ Ｒｈ_ｂ Ｏ_ｃ 膜２、ＳＢＴ膜３およびＰｔ膜４の膜厚は例えばそれぞれ２００ｎｍである。また、Ｐｄ_ａ Ｒｈ_ｂ Ｏ_ｃ 膜２の組成は、７０≧ａ≧２０、４０≧ｂ≧１０、６０≧ｃ≧１５、ａ＋ｂ＋ｃ＝１００、すなわち、図６において斜線を施した領域で示される範囲に選ばれている。
【００５２】
次に、上述のように構成されたこの第１の実施形態による誘電体キャパシタの製造方法について説明する。
【００５３】
この第１の実施形態による誘電体キャパシタを製造するには、まず、Ｓｉ基板１を希フッ酸で処理して表面のＳｉＯ_ｘ 膜（図示せず）を除去した後、このＳｉ基板１上に反応性スパッタリング法によりＰｄ_ａ Ｒｈ_ｂ Ｏ_ｃ 膜２を成膜する。このＰｄ_ａ Ｒｈ_ｂ Ｏ_ｃ 膜２は下部電極として用いられる。このＰｄ_ａ Ｒｈ_ｂ Ｏ_ｃ 膜２の成膜条件の一例を挙げると、ＤＣマグネトロンスパッタリング装置を用い、ターゲットとしては、直径１００ｍｍのＰｄターゲット上に１０ｍｍ×１０ｍｍ角のＲｈチップを８個置いたものを用い、スパッタガスとしてはＡｒおよびＯ_２ の混合ガスを用い、それらの流量はそれぞれ２３ＳＣＣＭおよび７ＳＣＣＭ、全圧は１．５ｍＴｏｒｒ、投入電力はＤＣ０．４Ａ、５５０Ｖ、成膜速度は２００ｎｍ／１３分とする。このようにして成膜されたＰｄ_ａ Ｒｈ_ｂ Ｏ_ｃ 膜２の組成をＥＰＭＡ法で分析したとろ、Ｐｄ_４２Ｒｈ_１８Ｏ_４０（ただし、組成は原子％）であった。
【００５４】
次に、Ｐｄ_ａ Ｒｈ_ｂ Ｏ_ｃ 膜２上に例えばゾル−ゲルスピンコート法によりＳＢＴ膜３を成膜する。次に、ＳＢＴ膜６の結晶化のために８００℃において１時間酸素雰囲気中で熱処理した後、例えばメタルマスクを用いてスパッタリング法によりＰｔ膜４を成膜する。このＰｔ膜４は上部電極として用いられる。この後、さらに、８００℃において１時間酸素雰囲気中で熱処理する。
【００５５】
このようにして製造された誘電体キャパシタのＳｉ基板１とＰｔ電極４との間に電圧を印加して蓄積電荷量を測定した結果を図８に示す。図８から明らかなように、強誘電体メモリで重要な残留分極値は、２Ｐ_ｒ ＝２０μＣ／ｃｍ^２ であった。この残留分極値はＳＢＴとしては良好な値であり、これがＳｉ基板１を通した測定で得られた。
【００５６】
一方、比較のために、図７におけるＰｄ_ａ Ｒｈ_ｂ Ｏ_ｃ 膜２の代わりにＴｉ膜およびＴｉＮ膜の積層膜を用いた試料を別途作製して同様な電荷量の測定を試みたが、強誘電体の分極特性は全く得られず、キャパシタとして動作しなかった。これは、Ｓｉ基板１からＳｉがこの積層膜を突き抜けて拡散したことによる。
【００５７】
以上のように、この第１の実施形態によれば、下部電極を、図６において斜線を施した領域で示される範囲の組成を有するＰｄ_ａ Ｒｈ_ｂ Ｏ_ｃ 膜２により形成しているので、ＳＢＴ膜３の形成時に結晶化のために８００℃程度の高温において酸化性雰囲気中で熱処理を行っても、Ｓｉ基板１から下部電極にＳｉが熱拡散するのを防止することができ、したがってＳｉが下部電極の上層で酸化されてこの下部電極の導電性が失われるのを防止することができる。このため、この誘電体キャパシタは、トランジスタと誘電体キャパシタとを縦方向に配置し、誘電体キャパシタの下部電極を多結晶Ｓｉプラグによりトランジスタの拡散層と接続する強誘電体メモリにおける誘電体キャパシタに用いることができ、それによって誘電体キャパシタの誘電体膜としてＳＢＴ膜を用いた高集積の強誘電体メモリを実現することが可能である。
【００５８】
図９は、この発明の第２の実施形態による多層配線構造の半導体集積回路装置を示す。
【００５９】
図９に示すように、この第２の実施形態による半導体集積回路装置においては、ｎ型Ｓｉ基板１１中にｐウエル１２およびｎウエル１３が設けられている。素子分離領域となる部分のｎ型Ｓｉ基板１１の表面にはリセス１４が選択的に設けられ、このリセス１４にＳｉＯ_２ 膜からなるフィールド絶縁膜１５が埋め込まれている。このフィールド絶縁膜１５に囲まれた活性領域の表面にはＳｉＯ_２ 膜からなるゲート絶縁膜１６が設けられている。符号１７は不純物がドープされた多結晶Ｓｉ膜、１８はＷＳｉ_ｘ 膜のような金属シリサイド膜を示す。これらの多結晶Ｓｉ膜１７および金属シリサイド膜１８により、ポリサイド構造のゲート電極が形成されている。これらの多結晶Ｓｉ膜１７および金属シリサイド膜１８の側壁にはＳｉＯ_２ からなるサイドウォールスペーサ１９が設けられている。ｎウエル１３中には、多結晶Ｓｉ膜１７および金属シリサイド膜１８からなるゲート電極に対して自己整合的に、ソース領域またはドレイン領域として用いられるｐ^＋ 型の拡散層２０、２１が設けられている。これらのゲート電極および拡散層２０、２１によりｐチャネルＭＯＳトランジスタが形成されている。同様に、ｐウエル１２にはｎチャネルＭＯＳトランジスタが形成されている。符号２２、２３はこのｎチャネルＭＯＳトランジスタのソース領域またはドレイン領域として用いられるｎ^＋ 型の拡散層を示す。
【００６０】
これらのｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタを覆うように例えばホウ素リンシリケートガラス（ＢＰＳＧ）膜のような層間絶縁膜２４が設けられている。この層間絶縁膜２４には、ｐチャネルＭＯＳトランジスタの拡散層２１に対応する部分およびフィールド絶縁膜１５上のゲート電極に対応する部分にそれぞれ接続孔２５、２６が設けられている。これらの接続孔２５、２６の内部には、Ｐｄ_ａ Ｒｈ_ｂ Ｏ_ｃ 膜２７を介してＷプラグ２８が埋め込まれている。
【００６１】
接続孔２５、２６の上には、Ｐｄ_ａ Ｒｈ_ｂ Ｏ_ｃ 膜２９およびＴｉ膜３０を介してＡｌ−Ｃｕ合金配線３１が設けられ、その上にＴｉ膜３２およびＰｄ_ａ Ｒｈ_ｂ Ｏ_ｃ 膜３３が順次設けられている。符号３４は例えばＢＰＳＧ膜のような層間絶縁膜を示す。この層間絶縁膜３４には、Ａｌ−Ｃｕ合金配線３１に対応する部分に接続孔３５、３６が設けられている。これらの接続孔３５、３６の内部にはＰｄ_ａ Ｒｈ_ｂ Ｏ_ｃ 膜３７を介してＷプラグ３８が埋め込まれている。
【００６２】
さらに、接続孔３５、３６の上には、Ｐｄ_ａ Ｒｈ_ｂ Ｏ_ｃ 膜３９およびＴｉ膜４０を介してＡｌ−Ｃｕ合金配線４１が設けられ、その上にＴｉ膜４２およびＰｄ_ａ Ｒｈ_ｂ Ｏ_ｃ 膜４３が順次設けられている。
【００６３】
ここで、Ｐｄ_ａ Ｒｈ_ｂ Ｏ_ｃ 膜２７、２９、３３、３７、３９、４３の組成は、図６において斜線を施した領域で示される範囲に選ばれている。また、Ａｌ−Ｃｕ合金配線３１の上下に設けられたＴｉ膜３０、３２は、Ｐｄ_ａ Ｒｈ_ｂ Ｏ_ｃ 膜２９、３３のＡｌ−Ｃｕ合金配線３１との密着性を向上させるためなどの目的で設けられている。Ａｌ−Ｃｕ合金配線４１の上下に設けられたＰｄ_ａ Ｒｈ_ｂ Ｏ_ｃ 膜３９、４３も同様である。
【００６４】
以上のように、この第２の実施形態によれば、接続孔２５、２６の内部に、従来バリアメタルとして用いられているＴｉＮ膜やＴｉＮＯ膜に比べて耐熱性が十分に高く、高温でもＳｉなどの拡散を防止することができるＰｄ_ａ Ｒｈ_ｂ Ｏ_ｃ 膜２７を介してＷプラグ２８が形成されているので、従来に比べてこのＷプラグ２８の形成後の工程のプロセス温度の制約が少なくなり、後工程のプロセス温度や時間の自由度を高くすることができる。また、Ｗプラグ２８とその上のＡｌ−Ｃｕ合金配線３１との間にＰｄ_ａ Ｒｈ_ｂ Ｏ_ｃ 膜２９が設けられ、このＡｌ−Ｃｕ合金配線３１とその上のＷプラグ３８との間にＰｄ_ａ Ｒｈ_ｂ Ｏ_ｃ 膜３３が設けられていることにより、Ｗプラグ２８、３８とＡｌ−Ｃｕ合金配線３１との間での拡散を防止することができる。同様に、Ｗプラグ３８とその上のＡｌ−Ｃｕ合金配線４１との間にＰｄ_ａ Ｒｈ_ｂ Ｏ_ｃ 膜３９が設けられていることにより、Ｗプラグ３８とＡｌ−Ｃｕ合金配線４１との間での拡散を防止することができる。
【００６５】
この第２の実施形態による半導体集積回路装置は、ＤＲＡＭやＭＰＵなどの各種の半導体集積回路装置に適用して好適なものである。
【００６６】
以上、この発明の実施形態について具体的に説明したが、この発明は、上述の実施形態に限定されるものではなく、この発明の技術的思想に基づく各種の変形が可能である。
【００６７】
例えば、上述の第１の実施形態においては、誘電体キャパシタの誘電体膜の材料としてＳＢＴを用いた場合について説明したが、この誘電体膜の材料としては必要に応じて他の強誘電体または高誘電体を用いることができ、具体的には例えばＰＺＴやＢＳＴを用いてもよい。
【００６８】
また、上述の第２の実施形態においては、Ａｌ−Ｃｕ合金配線３１とＰｄ_ａ Ｒｈ_ｂ Ｏ_ｃ 膜２９、３３との間にそれぞれＴｉ膜３０、３２を設け、Ａｌ−Ｃｕ合金配線４１とＰｄ_ａ Ｒｈ_ｂ Ｏ_ｃ 膜３９、４３との間にそれぞれＴｉ膜４０、４２を設けているが、これらのＴｉ膜３０、３２、４０、４２は、必要に応じて省略してもよい。
【００６９】
【発明の効果】
以上説明したように、この発明の第１の発明または第２の発明によれば、誘電体キャパシタの下部電極や拡散防止層の材料として用いて好適な電子材料を提供することができる。
【００７０】
この発明の第３の発明によれば、誘電体キャパシタの下部電極や拡散防止層の材料として用いて好適な電子材料を高品質で容易に製造することができる。
【００７１】
この発明の第４の発明または第５の発明によれば、トランジスタと誘電体キャパシタとを縦方向に並べて配置し、誘電体キャパシタの下部電極をＳｉまたはＷからなるプラグによりトランジスタの拡散層と接続する場合、そのプラグからのＳｉまたはＷの下部電極への拡散を防止することができ、それによって誘電体キャパシタの誘電体膜の材料としてＰＺＴはもちろん、高温の熱処理が必要なＳＢＴなどをも用いることができる。
【００７２】
この発明の第６の発明によれば、プラグを形成した後の工程のプロセス温度や時間の自由度を大きくすることができる。
【図面の簡単な説明】
【図１】（Ｐｄ_{１００−ｘ} Ｒｈ_ｘ ）_６０Ｏ_４０の組成ｘによる比抵抗の変化の測定結果を示す略線図である。
【図２】（Ｐｄ_{１００−ｘ} Ｒｈ_ｘ ）_６０Ｏ_４０からなる下部電極を用いた誘電体キャパシタの蓄積電荷量を測定した結果を示す略線図である。
【図３】（Ｐｄ_{１００−ｘ} Ｒｈ_ｘ ）_６０Ｏ_４０の組成ｘによる残留分極Ｐ_ｒ のシフト量の変化を調べた結果を示す略線図である。
【図４】（Ｐｄ_７０Ｒｈ_３０）_{１００−ｚ} Ｏ_ｚ の組成ｚによる残留分極Ｐ_ｒ のシフト量の変化を調べた結果を示す略線図である。
【図５】（Ｐｄ_７０Ｒｈ_３０）_{１００−ｚ} Ｏ_ｚ の組成ｚによるＳＢＴ膜の表面粗度の変化を調べた結果を示す略線図である。
【図６】この発明における（Ｒｈ_{１００−ｘ−ｙ−ｚ} Ｐｔ_ｘ Ｉｒ_ｙ Ｒｕ_ｚ ）_ｂ Ｏ_ｃ またはＰｄ_ａ Ｒｈ_ｂ Ｏ_ｃ の組成の範囲を示す略線図である。
【図７】この発明の第１の実施形態による誘電体キャパシタを示す断面図である。
【図８】この発明の第１の実施形態による誘電体キャパシタの蓄積電荷量を測定した結果を示す略線図である。
【図９】この発明の第２の実施形態による半導体集積回路装置を示す断面図である。
【図１０】トランジスタとキャパシタとを横方向に配置した従来の強誘電体メモリを示す断面図である。
【図１１】トランジスタとキャパシタとを縦方向に配置した従来の強誘電体メモリを示す断面図である。
【図１２】従来の半導体集積回路装置を示す断面図である。
【符号の説明】
１・・・Ｓｉ基板、２、２７、２９、３３、３９、４３・・・Ｐｄ_ａ Ｒｈ_ｂ Ｏ_ｃ 膜、３・・・ＳＢＴ膜、４・・・Ｐｔ膜、２８、３８・・・Ｗプラグ

Claims (32)

1. 組成式Ｐｄ_a （Ｒｈ_100-x-y-z Ｐｔ_x Ｉｒ_y Ｒｕ_z ）_b Ｏ_c （ただし、ａ、ｂ、ｃ、ｘ、ｙ、ｚは原子％で表した組成）で表され、その組成範囲が６０≧ａ≧３０、３０≧ｂ≧１５、５０≧ｃ≧３０、ａ＋ｂ＋ｃ＝１００、１００＞ｘ≧０、１００＞ｙ≧０、１００＞ｚ≧０、１００＞ｘ＋ｙ＋ｚ≧０であることを特徴とする電子材料。
2. 組成式Ｐｄ _a Ｒｈ _b Ｏ _c （ただし、ａ、ｂ、ｃは原子％で表した組成）で表され、その組成範囲が６０≧ａ≧３０、３０≧ｂ≧１５、５０≧ｃ≧３０、ａ＋ｂ＋ｃ＝１００であることを特徴とする電子材料。
3. 組成式Ｐｄ _a （Ｒｈ _100-x-y-z Ｐｔ _x Ｉｒ _y Ｒｕ _z ） _b Ｏ _c （ただし、ａ、ｂ、ｃ、ｘ、ｙ、ｚは原子％で表した組成）で表され、その組成範囲が７０≧ａ≧２０、４０≧ｂ≧１０、６０≧ｃ≧１５、ａ＋ｂ＋ｃ＝１００、１００＞ｘ≧０、１００＞ｙ≧０、１００＞ｚ≧０、１００＞ｘ＋ｙ＋ｚ≧０である電子材料の製造方法であって、
   上記電子材料を酸素または水蒸気を用いた反応性スパッタリング法により成膜するようにした
   ことを特徴とする電子材料の製造方法。
4. 組成式Ｐｄ _a （Ｒｈ _100-x-y-z Ｐｔ _x Ｉｒ _y Ｒｕ _z ） _b Ｏ _c （ただし、ａ、ｂ、ｃ、ｘ、ｙ、ｚは原子％で表した組成）で表され、その組成範囲が７０≧ａ≧２０、４０≧ｂ≧１０、６０≧ｃ≧１５、ａ＋ｂ＋ｃ＝１００、１００＞ｘ≧０、１００＞ｙ≧０、１００＞ｚ≧０、１００＞ｘ＋ｙ＋ｚ≧０である材料からなる下部電極と、
   上記下部電極上の誘電体膜と、
   上記誘電体膜上の上部電極とを有する
   ことを特徴とする誘電体キャパシタ。
5. 上記Ｐｄ _a （Ｒｈ _100-x-y-z Ｐｔ _x Ｉｒ _y Ｒｕ _z ） _b Ｏ _c で表される材料の組成範囲が６０≧ａ≧３０、３０≧ｂ≧１５、５０≧ｃ≧３０、ａ＋ｂ＋ｃ＝１００であることを特徴とする請求項４記載の誘電体キャパシタ。
6. 上記下部電極は組成式Ｐｄ _a Ｒｈ _b Ｏ _c （ただし、ａ、ｂ、ｃは原子％で表した組成）で表され、その組成範囲が７０≧ａ≧２０、４０≧ｂ≧１０、６０≧ｃ≧１５、ａ＋ｂ＋ｃ＝１００である材料からなることを特徴とする請求項４記載の誘電体キャパシタ。
7. 上記下部電極は酸素または水蒸気を用いた反応性スパッタリング法により成膜されたものであることを特徴とする請求項４記載の誘電体キャパシタ。
8. 上記誘電体膜はＢｉ系層状構造ペロブスカイト型強誘電体からなることを特徴とする請求項４記載の誘電体キャパシタ。
9. 上記誘電体膜は、Ｂｉ _x （Ｓｒ，Ｃａ，Ｂａ） _y （Ｔａ，Ｎｂ） ₂ Ｏ _z （ただし、２．５０≧ｘ≧１．７０、１．２０≧ｙ≧０．６０、ｚ＝９±ｄ、１．０≧ｄ≧０）で表される結晶層を８５％以上含む強誘電体からなることを特徴とする請求項４記載の誘電体キャパシタ。
10. 上記誘電体膜は、Ｂｉ _x Ｓｒ _y Ｔａ ₂ Ｏ _z （ただし、２．５０≧ｘ≧１．７０、１．２０≧ｙ≧０．６０、ｚ＝９±ｄ、１．０≧ｄ≧０）で表される結晶層を８５％以上含む強誘電体からなることを特徴とする請求項４記載の誘電体キャパシタ。
11. 上記誘電体膜はＳｒＢｉ ₂ Ｔａ ₂ Ｏ ₉ で表される強誘電体からなることを特徴とする請求項４記載の誘電体キャパシタ。
12. 上記誘電体膜はＰｂ（Ｚｒ，Ｔｉ）Ｏ ₃ で表される強誘電体からなることを特徴とする請求項４記載の誘電体キャパシタ。
13. 上記誘電体膜は（Ｂａ，Ｓｒ）ＴｉＯ ₃ で表される高誘電体からなることを特徴とする請求項４記載の誘電体キャパシタ。
14. トランジスタと誘電体キャパシタとからなるメモリセルを有する不揮発性メモリにおいて、
    上記誘電体キャパシタが、
    組成式Ｐｄ _a （Ｒｈ _100-x-y-z Ｐｔ _x Ｉｒ _y Ｒｕ _z ） _b Ｏ _c （ただし、ａ、ｂ、ｃ、ｘ、ｙ、ｚは原子％で表した組成）で表され、その組成範囲が７０≧ａ≧２０、４０≧ｂ≧１０、６０≧ｃ≧１５、ａ＋ｂ＋ｃ＝１００、１００＞ｘ≧０、１００＞ｙ≧０、１００＞ｚ≧０、１００＞ｘ＋ｙ＋ｚ≧０である材料からなる下部電極と、
    上記下部電極上の誘電体膜と、
    上記誘電体膜上の上部電極とを有する
    ことを特徴とする不揮発性メモリ。
15. 上記Ｐｄ _a （Ｒｈ _100-x-y-z Ｐｔ _x Ｉｒ _y Ｒｕ _z ） _b Ｏ _c で表される材料の組成範囲が６０≧ａ≧３０、３０≧ｂ≧１５、５０≧ｃ≧３０、ａ＋ｂ＋ｃ＝１００であることを特徴とする請求項１４記載の不揮発性メモリ。
16. 上記下部電極は組成式Ｐｄ _a Ｒｈ _b Ｏ _c （ただし、ａ、ｂ、ｃは原子％で表した組成）で表され、その組成範囲が７０≧ａ≧２０、４０≧ｂ≧１０、６０≧ｃ≧１５、ａ＋ｂ＋ｃ＝１００である材料からなることを特徴とする請求項１４記載の不揮発性メモリ。
17. 上記下部電極は酸素または水蒸気を用いた反応性スパッタリング法により成膜されたものであることを特徴とする請求項１４記載の不揮発性メモリ。
18. 上記誘電体膜はＢｉ系層状構造ペロブスカイト型強誘電体からなることを特徴とする請求項１４記載の不揮発性メモリ。
19. 上記誘電体膜は、Ｂｉ _x （Ｓｒ，Ｃａ，Ｂａ） _y （Ｔａ，Ｎｂ） ₂ Ｏ _z （ただし、２．５０≧ｘ≧１．７０、１．２０≧ｙ≧０．６０、ｚ＝９±ｄ、１．０≧ｄ≧０）で表される結晶層を８５％以上含む強誘電体からなることを特徴とする請求項１４記載の不揮発性メモリ。
20. 上記誘電体膜は、Ｂｉ _x Ｓｒ _y Ｔａ ₂ Ｏ _z （ただし、２．５０≧ｘ≧１．７０、１．２０≧ｙ≧０．６０、ｚ＝９±ｄ、１．０≧ｄ≧０）で表される結晶層を８５％以上含む強誘電体からなることを特徴とする請求項１４記載の不揮発性メモリ。
21. 上記誘電体膜はＳｒＢｉ ₂ Ｔａ ₂ Ｏ ₉ で表される強誘電体からなることを特徴とする請求項１４記載の不揮発性メモリ。
22. 上記誘電体膜はＰｂ（Ｚｒ，Ｔｉ）Ｏ ₃ で表される強誘電体からなることを特徴とする請求項１４記載の不揮発性メモリ。
23. 上記誘電体膜は（Ｂａ，Ｓｒ）ＴｉＯ ₃ で表される高誘電体からなることを特徴とする請求項１４記載の不揮発性メモリ。
24. 上記下部電極は、上記トランジスタの拡散層上に設けられたＳｉまたはＷからなるプラグ上に設けられていることを特徴とする請求項１４記載の不揮発性メモリ。
25. 第１の導電層と、
    上記第１の導電層上の第２の導電層とを有する半導体装置において、
    上記第１の導電層と上記第２の導電層との間に組成式Ｐｄ _a （Ｒｈ _100-x-y-z Ｐｔ _x Ｉｒ _y Ｒｕ _z ） _b Ｏ _c （ただし、ａ、ｂ、ｃ、ｘ、ｙ、ｚは原子％で表した組成）で表され、その組成範囲が７０≧ａ≧２０、４０≧ｂ≧１０、６０≧ｃ≧１５、ａ＋ｂ＋ｃ＝１００、１００＞ｘ≧０、１００＞ｙ≧０、１００＞ｚ≧０、１００＞ｘ＋ｙ＋ｚ≧０である材料からなる拡散防止層が設けられている
    ことを特徴とする半導体装置。
26. 上記拡散防止層は組成式Ｐｄ _a Ｒｈ _b Ｏ _c （ただし、ａ、ｂ、ｃは原子％で表した組成）で表され、その組成範囲が７０≧ａ≧２０、４０≧ｂ≧１０、６０≧ｃ≧１５、ａ＋ｂ＋ｃ＝１００である材料からなることを特徴とする請求項２５記載の半導体装置。
27. 上記第１の導電層はＳｉからなる拡散層であり、上記第２の導電層は導電材料からなるプラグであることを特徴とする請求項２５記載の半導体装置。
28. 上記プラグはＳｉ、ＷまたはＡ１からなることを特徴とする請求項２７記載の半導体装置。
29. 上記第１の導電層は導電材料からなるプラグであり、上記第２の導電層はＡ１合金配線であることを特徴とする請求項２５記載の半導体装置。
30. 上記プラグはＳｉ、ＷまたはＡ１からなることを特徴とする請求項２９記載の半導体装置。
31. 上記第１の導電層はＡ１合金配線であり、上記第２の導電層は導電材料からなるプラグであることを特徴とする請求項２５記載の半導体装置。
32. 上記プラグはＳｉ、ＷまたはＡ１からなることを特徴とする請求項３１記載の半導体装置。

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