JPH10189886A - 誘電体キャパシタおよび強誘電体メモリ - Google Patents
誘電体キャパシタおよび強誘電体メモリInfo
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- JPH10189886A JPH10189886A JP8348580A JP34858096A JPH10189886A JP H10189886 A JPH10189886 A JP H10189886A JP 8348580 A JP8348580 A JP 8348580A JP 34858096 A JP34858096 A JP 34858096A JP H10189886 A JPH10189886 A JP H10189886A
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- 239000003990 capacitor Substances 0.000 title claims abstract description 70
- 239000000203 mixture Substances 0.000 claims abstract description 30
- 239000000463 material Substances 0.000 claims abstract description 25
- 238000009792 diffusion process Methods 0.000 claims abstract description 17
- 229910052710 silicon Inorganic materials 0.000 claims description 9
- 229910052721 tungsten Inorganic materials 0.000 claims description 9
- 239000013078 crystal Substances 0.000 claims description 6
- 229910052715 tantalum Inorganic materials 0.000 claims description 5
- 229910052758 niobium Inorganic materials 0.000 claims description 4
- 238000000034 method Methods 0.000 claims description 2
- 238000010438 heat treatment Methods 0.000 abstract description 16
- 239000000758 substrate Substances 0.000 abstract description 13
- 238000002425 crystallisation Methods 0.000 abstract description 6
- 230000008025 crystallization Effects 0.000 abstract description 6
- 230000015572 biosynthetic process Effects 0.000 abstract description 4
- 230000003647 oxidation Effects 0.000 abstract description 2
- 238000007254 oxidation reaction Methods 0.000 abstract description 2
- 238000009264 composting Methods 0.000 abstract 1
- 230000006866 deterioration Effects 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 16
- 239000011229 interlayer Substances 0.000 description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 11
- 230000010287 polarization Effects 0.000 description 7
- 230000001590 oxidative effect Effects 0.000 description 6
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 4
- 229910052760 oxygen Inorganic materials 0.000 description 4
- 239000001301 oxygen Substances 0.000 description 4
- 238000004544 sputter deposition Methods 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 241001553014 Myrsine salicina Species 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 229910052797 bismuth Inorganic materials 0.000 description 1
- 230000000052 comparative effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000004453 electron probe microanalysis Methods 0.000 description 1
- 238000010304 firing Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910052741 iridium Inorganic materials 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000001755 magnetron sputter deposition Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910000510 noble metal Inorganic materials 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 229910052703 rhodium Inorganic materials 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 230000003746 surface roughness Effects 0.000 description 1
- 229910052726 zirconium Inorganic materials 0.000 description 1
Landscapes
- Crystals, And After-Treatments Of Crystals (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【課題】 トランジスタと誘電体キャパシタとを縦方向
に並べて配置し、誘電体キャパシタの下部電極をＳｉま
たはＷからなるプラグによりトランジスタの拡散層と接
続する場合、誘電体キャパシタの誘電体膜の材料として
酸化性雰囲気中での高温の熱処理が必要なＳＢＴなどの
Ｂｉ系層状構造ペロブスカイト型強誘電体を用いること
ができる誘電体キャパシタおよび強誘電体メモリを提供
する。 【解決手段】 強誘電体膜としてＳＢＴ膜などのＢｉ系
層状構造ペロブスカイト型強誘電体膜を用いる誘電体キ
ャパシタの下部電極を、組成式Ｐｔ1-x-y-z Ｉｒy Ｒｈ
z Ｒｕx で表され、その組成範囲が０＜ｘ≦１、０≦ｙ
＜１、０≦ｚ＜１、０．３≦ｘ＋ｙ＋ｚ≦１である材
料、例えばＰｔ1-x Ｒｕx （ただし、０．３≦ｘ≦１）
で形成する。
に並べて配置し、誘電体キャパシタの下部電極をＳｉま
たはＷからなるプラグによりトランジスタの拡散層と接
続する場合、誘電体キャパシタの誘電体膜の材料として
酸化性雰囲気中での高温の熱処理が必要なＳＢＴなどの
Ｂｉ系層状構造ペロブスカイト型強誘電体を用いること
ができる誘電体キャパシタおよび強誘電体メモリを提供
する。 【解決手段】 強誘電体膜としてＳＢＴ膜などのＢｉ系
層状構造ペロブスカイト型強誘電体膜を用いる誘電体キ
ャパシタの下部電極を、組成式Ｐｔ1-x-y-z Ｉｒy Ｒｈ
z Ｒｕx で表され、その組成範囲が０＜ｘ≦１、０≦ｙ
＜１、０≦ｚ＜１、０．３≦ｘ＋ｙ＋ｚ≦１である材
料、例えばＰｔ1-x Ｒｕx （ただし、０．３≦ｘ≦１）
で形成する。
Description
【０００１】
【発明の属する技術分野】この発明は、誘電体キャパシ
タおよび強誘電体メモリに関する。
タおよび強誘電体メモリに関する。
【０００２】
【従来の技術】強誘電体メモリは、強誘電体膜の高速な
分極反転とその残留分極とを利用する高速書き換え可能
な不揮発性メモリである。図４に従来の強誘電体メモリ
の一例を示す。
分極反転とその残留分極とを利用する高速書き換え可能
な不揮発性メモリである。図４に従来の強誘電体メモリ
の一例を示す。
【０００３】図４に示すように、この従来の強誘電体メ
モリにおいては、ｐ型Ｓｉ基板１０１の表面にフィール
ド絶縁膜１０２が選択的に設けられ、これによって素子
分離が行われている。このフィールド絶縁膜１０２に囲
まれた部分における活性領域の表面にはゲート絶縁膜１
０３が設けられている。符号ＷＬはワード線を示す。こ
のワード線ＷＬの両側の部分におけるｐ型Ｓｉ基板１０
１中にはｎ+ 型のソース領域１０４およびドレイン領域
１０５が設けられている。これらのワード線ＷＬ、ソー
ス領域１０４およびドレイン領域１０５によりトランジ
スタＱが構成されている。
モリにおいては、ｐ型Ｓｉ基板１０１の表面にフィール
ド絶縁膜１０２が選択的に設けられ、これによって素子
分離が行われている。このフィールド絶縁膜１０２に囲
まれた部分における活性領域の表面にはゲート絶縁膜１
０３が設けられている。符号ＷＬはワード線を示す。こ
のワード線ＷＬの両側の部分におけるｐ型Ｓｉ基板１０
１中にはｎ+ 型のソース領域１０４およびドレイン領域
１０５が設けられている。これらのワード線ＷＬ、ソー
ス領域１０４およびドレイン領域１０５によりトランジ
スタＱが構成されている。
【０００４】符号１０６は層間絶縁膜を示す。フィール
ド絶縁膜１０２の上方の部分における層間絶縁膜１０６
上には、接合層としての例えば膜厚３０ｎｍ程度のＴｉ
膜１０７を介して、下部電極としての例えば膜厚２００
ｎｍ程度のＰｔ膜１０８、例えば膜厚２００ｎｍ程度の
Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3 （ＰＺＴ）膜やＳｒＢｉ2 Ｔａ
2 Ｏ9 （ＳＢＴ）膜などの強誘電体膜１０９および上部
電極としての例えば膜厚２００ｎｍ程度のＰｔ膜１１０
が順次積層され、これらのＰｔ膜１０８、強誘電体膜１
０９およびＰｔ膜１１０によりキャパシタＣが構成され
ている。トランジスタＱとこのキャパシタＣとにより、
１個のメモリセルが構成されている。
ド絶縁膜１０２の上方の部分における層間絶縁膜１０６
上には、接合層としての例えば膜厚３０ｎｍ程度のＴｉ
膜１０７を介して、下部電極としての例えば膜厚２００
ｎｍ程度のＰｔ膜１０８、例えば膜厚２００ｎｍ程度の
Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3 （ＰＺＴ）膜やＳｒＢｉ2 Ｔａ
2 Ｏ9 （ＳＢＴ）膜などの強誘電体膜１０９および上部
電極としての例えば膜厚２００ｎｍ程度のＰｔ膜１１０
が順次積層され、これらのＰｔ膜１０８、強誘電体膜１
０９およびＰｔ膜１１０によりキャパシタＣが構成され
ている。トランジスタＱとこのキャパシタＣとにより、
１個のメモリセルが構成されている。
【０００５】符号１１１は層間絶縁膜を示す。ソース領
域１０４の上の部分における層間絶縁膜１０６および層
間絶縁膜１１１にはコンタクトホール１１２が設けられ
ている。また、Ｐｔ膜１０８の一端部の上の部分におけ
る層間絶縁膜１１１にはコンタクトホール１１３が設け
られている。さらに、Ｐｔ膜１１０の上の部分における
層間絶縁膜１１１にはコンタクトホール１１４が設けら
れている。そして、コンタクトホール１１２およびコン
タクトホール１１３を通じて、トランジスタＱのソース
領域１０４とキャパシタＣの下部電極であるＰｔ膜１０
８とが配線１１５により接続されている。また、コンタ
クトホール１１４を通じて、キャパシタＣの上部電極で
あるＰｔ膜１１０に配線１１６が接続されている。符号
１１７はパッシベーション膜を示す。
域１０４の上の部分における層間絶縁膜１０６および層
間絶縁膜１１１にはコンタクトホール１１２が設けられ
ている。また、Ｐｔ膜１０８の一端部の上の部分におけ
る層間絶縁膜１１１にはコンタクトホール１１３が設け
られている。さらに、Ｐｔ膜１１０の上の部分における
層間絶縁膜１１１にはコンタクトホール１１４が設けら
れている。そして、コンタクトホール１１２およびコン
タクトホール１１３を通じて、トランジスタＱのソース
領域１０４とキャパシタＣの下部電極であるＰｔ膜１０
８とが配線１１５により接続されている。また、コンタ
クトホール１１４を通じて、キャパシタＣの上部電極で
あるＰｔ膜１１０に配線１１６が接続されている。符号
１１７はパッシベーション膜を示す。
【０００６】この図４に示す従来の強誘電体メモリにお
いては、トランジスタＱとキャパシタＣとが横方向（基
板面に平行な方向）に並べて配置しているが、強誘電体
メモリの情報記録密度を増加させるためには、トランジ
スタＱとキャパシタＣとを縦方向（基板面に垂直な方
向）に並べて配置した構造とする必要がある。その一例
を図５に示す。ここで、図５においては、図４と同一の
部分には同一の符号を付す。
いては、トランジスタＱとキャパシタＣとが横方向（基
板面に平行な方向）に並べて配置しているが、強誘電体
メモリの情報記録密度を増加させるためには、トランジ
スタＱとキャパシタＣとを縦方向（基板面に垂直な方
向）に並べて配置した構造とする必要がある。その一例
を図５に示す。ここで、図５においては、図４と同一の
部分には同一の符号を付す。
【０００７】図５において、符号ＷＬ１〜ＷＬ４はワー
ド線、１１８は層間絶縁膜を示す。ドレイン領域１０５
の上の部分における層間絶縁膜１１８にはコンタクトホ
ール１１９が設けられ、このコンタクトホール１１９を
通じてビット線ＢＬがトランジスタＱのドレイン領域１
０５に接続されている。符号１２０、１２１は層間絶縁
膜を示す。ソース領域１０４の上の部分における層間絶
縁膜１２１にはコンタクトホール１２２が設けられ、こ
のコンタクトホール１２２内に多結晶Ｓｉプラグ１２３
が埋め込まれている。そして、この多結晶Ｓｉプラグ１
２３を介して、トランジスタＱのソース領域１０４とキ
ャパシタＣの下部電極であるＰｔ膜１０８とが電気的に
接続されている。
ド線、１１８は層間絶縁膜を示す。ドレイン領域１０５
の上の部分における層間絶縁膜１１８にはコンタクトホ
ール１１９が設けられ、このコンタクトホール１１９を
通じてビット線ＢＬがトランジスタＱのドレイン領域１
０５に接続されている。符号１２０、１２１は層間絶縁
膜を示す。ソース領域１０４の上の部分における層間絶
縁膜１２１にはコンタクトホール１２２が設けられ、こ
のコンタクトホール１２２内に多結晶Ｓｉプラグ１２３
が埋め込まれている。そして、この多結晶Ｓｉプラグ１
２３を介して、トランジスタＱのソース領域１０４とキ
ャパシタＣの下部電極であるＰｔ膜１０８とが電気的に
接続されている。
【０００８】
【発明が解決しようとする課題】さて、強誘電体膜１０
９を形成する際には通常、その結晶化のために６００〜
８００℃の高温において酸化雰囲気中で熱処理を行う必
要があるが、このとき、多結晶Ｓｉプラグ１２３のＳｉ
がキャパシタＣの下部電極であるＰｔ膜１０８に熱拡散
し、そのＳｉがＰｔ膜１０８の上面に達して酸化される
ことによりこのＰｔ膜１０８の導電性が失われたり、Ｓ
ｉがさらに強誘電体膜１０９に拡散し、キャパシタＣの
特性を著しく劣化させてしまうという問題がある。
９を形成する際には通常、その結晶化のために６００〜
８００℃の高温において酸化雰囲気中で熱処理を行う必
要があるが、このとき、多結晶Ｓｉプラグ１２３のＳｉ
がキャパシタＣの下部電極であるＰｔ膜１０８に熱拡散
し、そのＳｉがＰｔ膜１０８の上面に達して酸化される
ことによりこのＰｔ膜１０８の導電性が失われたり、Ｓ
ｉがさらに強誘電体膜１０９に拡散し、キャパシタＣの
特性を著しく劣化させてしまうという問題がある。
【０００９】強誘電体膜１０９の材料がＰＺＴである場
合、その焼成温度は６００℃程度であるため、Ｓｉの拡
散防止層としてＴｉＮなどの窒化物系の膜を使用するこ
とができるとの報告がある（応用物理学会講演予稿集、
１９９５年春、３０ｐ−Ｄ−２０、３０ｐ−Ｄ−１
０）。しかしながら、窒化物系の膜は、高温、酸化雰囲
気中の熱処理で酸化され、導電性を失うことから、強誘
電体膜１０９の強誘電体特性をより改善するために、熱
処理の雰囲気に十分な酸素を導入し、より高温で熱処理
を施した場合には、酸化による表面荒れや電気抵抗の上
昇が起きてしまうという問題がある。
合、その焼成温度は６００℃程度であるため、Ｓｉの拡
散防止層としてＴｉＮなどの窒化物系の膜を使用するこ
とができるとの報告がある（応用物理学会講演予稿集、
１９９５年春、３０ｐ−Ｄ−２０、３０ｐ−Ｄ−１
０）。しかしながら、窒化物系の膜は、高温、酸化雰囲
気中の熱処理で酸化され、導電性を失うことから、強誘
電体膜１０９の強誘電体特性をより改善するために、熱
処理の雰囲気に十分な酸素を導入し、より高温で熱処理
を施した場合には、酸化による表面荒れや電気抵抗の上
昇が起きてしまうという問題がある。
【００１０】一方、強誘電体膜１０９の材料として、Ｐ
ＺＴより疲労特性に優れるとされるＳＢＴを用いる場合
には、良好な強誘電体特性を得るための熱処理温度は７
５０〜８００℃程度と、ＰＺＴに比べてさらに高温とな
る。したがって、強誘電体１０９の材料にＳＢＴを用い
た場合には、上述の窒化物系の膜からなる拡散防止層で
は耐熱性が完全に不足し、使用不可能である。このよう
な理由により、これまで、強誘電体膜１０９の材料とし
てＳＢＴを用いたスタック型のキャパシタの構造は報告
されておらず、このようなキャパシタを用いた高集積の
不揮発性メモリの実現は困難であるとされていた。
ＺＴより疲労特性に優れるとされるＳＢＴを用いる場合
には、良好な強誘電体特性を得るための熱処理温度は７
５０〜８００℃程度と、ＰＺＴに比べてさらに高温とな
る。したがって、強誘電体１０９の材料にＳＢＴを用い
た場合には、上述の窒化物系の膜からなる拡散防止層で
は耐熱性が完全に不足し、使用不可能である。このよう
な理由により、これまで、強誘電体膜１０９の材料とし
てＳＢＴを用いたスタック型のキャパシタの構造は報告
されておらず、このようなキャパシタを用いた高集積の
不揮発性メモリの実現は困難であるとされていた。
【００１１】また、以上と同様な問題は、多結晶Ｓｉプ
ラグの代わりにＷプラグを用いる場合においても起こり
得るものである。
ラグの代わりにＷプラグを用いる場合においても起こり
得るものである。
【００１２】したがって、この発明の目的は、トランジ
スタと誘電体キャパシタとを縦方向に並べて配置し、誘
電体キャパシタの下部電極をＳｉまたはＷからなるプラ
グによりトランジスタの拡散層と接続する場合、強誘電
体膜の形成時に酸化性雰囲気中で高温の熱処理を行って
も、そのプラグからＳｉまたはＷが下部電極中に拡散
し、その上面に到達して酸化されるの防止することがで
き、それによって誘電体キャパシタの強誘電体膜の材料
としてＳＢＴなどのＢｉ系層状構造ペロブスカイト型強
誘電体を用いることができる誘電体キャパシタおよびそ
のような誘電体キャパシタを用いた強誘電体メモリを提
供することにある。
スタと誘電体キャパシタとを縦方向に並べて配置し、誘
電体キャパシタの下部電極をＳｉまたはＷからなるプラ
グによりトランジスタの拡散層と接続する場合、強誘電
体膜の形成時に酸化性雰囲気中で高温の熱処理を行って
も、そのプラグからＳｉまたはＷが下部電極中に拡散
し、その上面に到達して酸化されるの防止することがで
き、それによって誘電体キャパシタの強誘電体膜の材料
としてＳＢＴなどのＢｉ系層状構造ペロブスカイト型強
誘電体を用いることができる誘電体キャパシタおよびそ
のような誘電体キャパシタを用いた強誘電体メモリを提
供することにある。
【００１３】
【課題を解決するための手段】本発明者は、従来技術が
有する上述の課題を解決すべく、鋭意検討を行った。以
下にその概要を説明する。
有する上述の課題を解決すべく、鋭意検討を行った。以
下にその概要を説明する。
【００１４】トランジスタと誘電体キャパシタとを縦方
向に並べて配置し、誘電体キャパシタの下部電極を多結
晶Ｓｉプラグによりトランジスタの拡散層に接続するた
めには、多結晶Ｓｉプラグから下部電極の上面へのＳｉ
の拡散を防止する必要があるが、上述のように、Ｐｔ膜
からなる下部電極では、これを防止することはできな
い。
向に並べて配置し、誘電体キャパシタの下部電極を多結
晶Ｓｉプラグによりトランジスタの拡散層に接続するた
めには、多結晶Ｓｉプラグから下部電極の上面へのＳｉ
の拡散を防止する必要があるが、上述のように、Ｐｔ膜
からなる下部電極では、これを防止することはできな
い。
【００１５】本発明者は、種々検討を行った結果、下部
電極を、ＲｕまたはＲｕとＰｔ、Ｉｒ、Ｒｈなどの貴金
属との合金で形成することにより、トランジスタと誘電
体キャパシタとを縦方向に並べて配置し、誘電体キャパ
シタの下部電極を多結晶Ｓｉプラグによりトランジスタ
の拡散層に接続する場合に、ＳＢＴの結晶化のために酸
化性雰囲気中で高温の熱処理を行っても、多結晶Ｓｉプ
ラグから下部電極の上面へのＳｉの拡散を防止すること
ができることを見い出した。これは、この熱処理時に下
部電極の上面でＲｕが選択的に酸化され、その結果、下
部電極の上面にＳｉが拡散するのが防止されるためであ
ると考えられる。すなわち、多結晶ＳｉプラグのＳｉは
下部電極中には拡散するが、その上面には至らない。こ
のため、誘電体キャパシタの強誘電体膜の材料としてＳ
ＢＴを用いても、誘電体キャパシタの良好な動作が可能
となる。
電極を、ＲｕまたはＲｕとＰｔ、Ｉｒ、Ｒｈなどの貴金
属との合金で形成することにより、トランジスタと誘電
体キャパシタとを縦方向に並べて配置し、誘電体キャパ
シタの下部電極を多結晶Ｓｉプラグによりトランジスタ
の拡散層に接続する場合に、ＳＢＴの結晶化のために酸
化性雰囲気中で高温の熱処理を行っても、多結晶Ｓｉプ
ラグから下部電極の上面へのＳｉの拡散を防止すること
ができることを見い出した。これは、この熱処理時に下
部電極の上面でＲｕが選択的に酸化され、その結果、下
部電極の上面にＳｉが拡散するのが防止されるためであ
ると考えられる。すなわち、多結晶ＳｉプラグのＳｉは
下部電極中には拡散するが、その上面には至らない。こ
のため、誘電体キャパシタの強誘電体膜の材料としてＳ
ＢＴを用いても、誘電体キャパシタの良好な動作が可能
となる。
【００１６】なお、強誘電体膜の材料として（Ｂａ，Ｓ
ｒ）ＴｉＯ3 （ＢＳＴ）を用いた誘電体キャパシタにお
いて、Ｒｕのみからなる下部電極を用いて、トランジス
タと誘電体キャパシタとを縦方向に並べて配置し、多結
晶Ｓｉプラグにより誘電体キャパシタの下部電極をトラ
ンジスタの拡散層と接続したスタック構造を実現するこ
とができたとの報告がなされている（ＩＥＥＥ、ＩＥＤ
Ｍ９５−１１５−１１８）。しかしながら、ＢＳＴに比
べて結晶化のための熱処理温度が高いＳＢＴを強誘電体
膜の材料として用いた誘電体キャパシタにおいて、この
Ｒｕのみからなる下部電極を用いて、そのような多結晶
Ｓｉプラグにより誘電体キャパシタの下部電極をトラン
ジスタの拡散層と接続したスタック構造を実現すること
ができたとの報告はなされていない。
ｒ）ＴｉＯ3 （ＢＳＴ）を用いた誘電体キャパシタにお
いて、Ｒｕのみからなる下部電極を用いて、トランジス
タと誘電体キャパシタとを縦方向に並べて配置し、多結
晶Ｓｉプラグにより誘電体キャパシタの下部電極をトラ
ンジスタの拡散層と接続したスタック構造を実現するこ
とができたとの報告がなされている（ＩＥＥＥ、ＩＥＤ
Ｍ９５−１１５−１１８）。しかしながら、ＢＳＴに比
べて結晶化のための熱処理温度が高いＳＢＴを強誘電体
膜の材料として用いた誘電体キャパシタにおいて、この
Ｒｕのみからなる下部電極を用いて、そのような多結晶
Ｓｉプラグにより誘電体キャパシタの下部電極をトラン
ジスタの拡散層と接続したスタック構造を実現すること
ができたとの報告はなされていない。
【００１７】この発明は、以上の検討に基づいて案出さ
れたものである。
れたものである。
【００１８】すなわち、上記目的を達成するため、この
発明による誘電体キャパシタは、組成式Ｐｔ1-x-y-z Ｉ
ｒy Ｒｈz Ｒｕx で表され、その組成範囲が０＜ｘ≦
１、０≦ｙ＜１、０≦ｚ＜１、０．３≦ｘ＋ｙ＋ｚ≦１
である材料からなる下部電極と、下部電極上のＢｉ系層
状構造ペロブスカイト型強誘電体からなる強誘電体膜
と、強誘電体膜上の上部電極とを有することを特徴とす
るものである。
発明による誘電体キャパシタは、組成式Ｐｔ1-x-y-z Ｉ
ｒy Ｒｈz Ｒｕx で表され、その組成範囲が０＜ｘ≦
１、０≦ｙ＜１、０≦ｚ＜１、０．３≦ｘ＋ｙ＋ｚ≦１
である材料からなる下部電極と、下部電極上のＢｉ系層
状構造ペロブスカイト型強誘電体からなる強誘電体膜
と、強誘電体膜上の上部電極とを有することを特徴とす
るものである。
【００１９】また、この発明は、トランジスタと誘電体
キャパシタとからなるメモリセルを有する強誘電体メモ
リにおいて、誘電体キャパシタが、組成式Ｐｔ1-x-y-z
Ｉｒy Ｒｈz Ｒｕx で表され、その組成範囲が０＜ｘ≦
１、０≦ｙ＜１、０≦ｚ＜１、０．３≦ｘ＋ｙ＋ｚ≦１
である材料からなる下部電極と、下部電極上のＢｉ系層
状構造ペロブスカイト型強誘電体からなる強誘電体膜
と、強誘電体膜上の上部電極とを有することを特徴とす
るものである。
キャパシタとからなるメモリセルを有する強誘電体メモ
リにおいて、誘電体キャパシタが、組成式Ｐｔ1-x-y-z
Ｉｒy Ｒｈz Ｒｕx で表され、その組成範囲が０＜ｘ≦
１、０≦ｙ＜１、０≦ｚ＜１、０．３≦ｘ＋ｙ＋ｚ≦１
である材料からなる下部電極と、下部電極上のＢｉ系層
状構造ペロブスカイト型強誘電体からなる強誘電体膜
と、強誘電体膜上の上部電極とを有することを特徴とす
るものである。
【００２０】この発明において、強誘電体膜の材料とし
て用いられるＢｉ系層状構造ペロブスカイト型強誘電体
の具体例を挙げると、組成式Ｂｉx （Ｓｒ，Ｃａ，Ｂ
ａ）y（Ｔａ，Ｎｂ）2 Ｏz （ただし、ｘ＝１．７０〜
２．５０、ｙ＝０．６０〜１．２０、ｚ＝９±ｄ、０≦
ｄ≦１．０）で表される結晶層を８５％以上含む強誘電
体（若干のＢｉおよびＴａまたはＮｂの酸化物や複合酸
化物を含有してもよい）や、組成式Ｂｉx Ｓｒy Ｔａ2
Ｏz （ただし、ｘ＝１．７０〜２．５０、ｙ＝０．６０
〜１．２０、ｚ＝９±ｄ、０≦ｄ≦１．０）で表される
結晶層を８５％以上含む強誘電体（若干のＢｉおよびＴ
ａまたはＮｂの酸化物や複合酸化物を含有してもよい）
である。後者の代表例はＳｒＢｉ2 Ｔａ2 Ｏ9 である。
て用いられるＢｉ系層状構造ペロブスカイト型強誘電体
の具体例を挙げると、組成式Ｂｉx （Ｓｒ，Ｃａ，Ｂ
ａ）y（Ｔａ，Ｎｂ）2 Ｏz （ただし、ｘ＝１．７０〜
２．５０、ｙ＝０．６０〜１．２０、ｚ＝９±ｄ、０≦
ｄ≦１．０）で表される結晶層を８５％以上含む強誘電
体（若干のＢｉおよびＴａまたはＮｂの酸化物や複合酸
化物を含有してもよい）や、組成式Ｂｉx Ｓｒy Ｔａ2
Ｏz （ただし、ｘ＝１．７０〜２．５０、ｙ＝０．６０
〜１．２０、ｚ＝９±ｄ、０≦ｄ≦１．０）で表される
結晶層を８５％以上含む強誘電体（若干のＢｉおよびＴ
ａまたはＮｂの酸化物や複合酸化物を含有してもよい）
である。後者の代表例はＳｒＢｉ2 Ｔａ2 Ｏ9 である。
【００２１】この発明による強誘電体メモリにおいて
は、高集積化を図るためにトランジスタと誘電体キャパ
シタとを縦方向に並べて配置する場合、誘電体キャパシ
タの下部電極は、典型的には、トランジスタの拡散層上
に設けられたＳｉまたはＷからなるプラグ上に設けられ
る。この場合、このプラグの周辺部は通常ＳｉＯ2 など
の絶縁体からなっているが、組成式Ｐｔ1-x-y-z Ｉｒy
Ｒｈz Ｒｕx で表され、その組成範囲が０＜ｘ≦１、０
≦ｙ＜１、０≦ｚ＜１、０．３≦ｘ＋ｙ＋ｚ≦１である
材料とＳｉＯ2 との密着性は一般にあまり良好ではな
く、したがって場合によっては下部電極のはがれが起こ
る可能性もある。そこで、これを防止するため、好適に
は、このプラグと下部電極との間に例えばＴｉまたはＴ
ａからなる接合層が設けられる。
は、高集積化を図るためにトランジスタと誘電体キャパ
シタとを縦方向に並べて配置する場合、誘電体キャパシ
タの下部電極は、典型的には、トランジスタの拡散層上
に設けられたＳｉまたはＷからなるプラグ上に設けられ
る。この場合、このプラグの周辺部は通常ＳｉＯ2 など
の絶縁体からなっているが、組成式Ｐｔ1-x-y-z Ｉｒy
Ｒｈz Ｒｕx で表され、その組成範囲が０＜ｘ≦１、０
≦ｙ＜１、０≦ｚ＜１、０．３≦ｘ＋ｙ＋ｚ≦１である
材料とＳｉＯ2 との密着性は一般にあまり良好ではな
く、したがって場合によっては下部電極のはがれが起こ
る可能性もある。そこで、これを防止するため、好適に
は、このプラグと下部電極との間に例えばＴｉまたはＴ
ａからなる接合層が設けられる。
【００２２】上述のように構成されたこの発明によれ
ば、誘電体キャパシタの下部電極が、組成式Ｐｔ
1-x-y-z Ｉｒy Ｒｈz Ｒｕx で表され、その組成範囲が
０＜ｘ≦１、０≦ｙ＜１、０≦ｚ＜１、０．３≦ｘ＋ｙ
＋ｚ≦１である材料からなるので、トランジスタと誘電
体キャパシタとを縦方向に並べて配置し、その誘電体キ
ャパシタの下部電極をＳｉまたはＷからなるプラグによ
りトランジスタの拡散層と接続する場合、ＳＢＴなどの
Ｂｉ層状構造ペロブスカイト型強誘電体からなる強誘電
体膜の形成時に結晶化のために酸素雰囲気中で高温の熱
処理を行っても、そのプラグからＳｉまたはＷが下部電
極の上面に拡散するのを防止することができ、したがっ
て下部電極の上面に到達したＳｉまたはＷが酸化されて
下部電極の導電性が失われる問題を防止することができ
る。
ば、誘電体キャパシタの下部電極が、組成式Ｐｔ
1-x-y-z Ｉｒy Ｒｈz Ｒｕx で表され、その組成範囲が
０＜ｘ≦１、０≦ｙ＜１、０≦ｚ＜１、０．３≦ｘ＋ｙ
＋ｚ≦１である材料からなるので、トランジスタと誘電
体キャパシタとを縦方向に並べて配置し、その誘電体キ
ャパシタの下部電極をＳｉまたはＷからなるプラグによ
りトランジスタの拡散層と接続する場合、ＳＢＴなどの
Ｂｉ層状構造ペロブスカイト型強誘電体からなる強誘電
体膜の形成時に結晶化のために酸素雰囲気中で高温の熱
処理を行っても、そのプラグからＳｉまたはＷが下部電
極の上面に拡散するのを防止することができ、したがっ
て下部電極の上面に到達したＳｉまたはＷが酸化されて
下部電極の導電性が失われる問題を防止することができ
る。
【００２３】
【発明の実施の形態】以下、この発明の一実施形態につ
いて図面を参照しながら説明する。
いて図面を参照しながら説明する。
【００２４】図１はこの発明の一実施形態による誘電体
キャパシタを示す。
キャパシタを示す。
【００２５】図１に示すように、この一実施形態による
誘電体キャパシタにおいては、導電性のＳｉ基板１上
に、接合層としてのＴｉ膜２、下部電極としてのＰｔ
1-x Ｒｕx 膜３（ただし、０．３≦ｘ≦１）、強誘電体
膜としてのＳＢＴ膜４および上部電極としてのＰｔ膜５
が、順次積層されている。これらの膜の膜厚の一例を挙
げると、Ｔｉ膜２は２０ｎｍ、Ｐｔ1-x Ｒｕx 膜３は２
００ｎｍ、ＳＢＴ膜４は２５０ｎｍ、Ｐｔ膜５は２００
ｎｍである。
誘電体キャパシタにおいては、導電性のＳｉ基板１上
に、接合層としてのＴｉ膜２、下部電極としてのＰｔ
1-x Ｒｕx 膜３（ただし、０．３≦ｘ≦１）、強誘電体
膜としてのＳＢＴ膜４および上部電極としてのＰｔ膜５
が、順次積層されている。これらの膜の膜厚の一例を挙
げると、Ｔｉ膜２は２０ｎｍ、Ｐｔ1-x Ｒｕx 膜３は２
００ｎｍ、ＳＢＴ膜４は２５０ｎｍ、Ｐｔ膜５は２００
ｎｍである。
【００２６】次に、上述のように構成されたこの一実施
形態による誘電体キャパシタの製造方法について説明す
る。
形態による誘電体キャパシタの製造方法について説明す
る。
【００２７】すなわち、この一実施形態による誘電体キ
ャパシタを製造するには、まず、Ｓｉ基板１を希フッ酸
で処理して表面のＳｉＯ2 膜（図示せず）を除去した
後、このＳｉ基板１上にスパッタリング法によりＴｉ膜
２を成膜する。
ャパシタを製造するには、まず、Ｓｉ基板１を希フッ酸
で処理して表面のＳｉＯ2 膜（図示せず）を除去した
後、このＳｉ基板１上にスパッタリング法によりＴｉ膜
２を成膜する。
【００２８】次に、このＴｉ膜２上にスパッタリング法
によりＰｔ1-x Ｒｕx 膜３を成膜する。このＰｔ1-x Ｒ
ｕx 膜３の成膜条件の一例を挙げると、ＤＣ２極マグネ
トロンスパッタリング装置を用い、ターゲットとしては
４インチ角のＰｔターゲット上に１ｃｍ角のＲｕチップ
を６個置いたものを用い、スパッタガスとしてはＡｒを
用い、その流量は１０ＳＣＣＭ、全圧は４ｍＴｏｒｒ、
投入電力はＤＣ０．４Ａ、３４０Ｖとし、成膜速度は２
００ｎｍ／２分とする。このようにして成膜されたＰｔ
1-x Ｒｕx 膜３の組成をＥＰＭＡ法で分析したとろ、Ｐ
ｔ60Ｒｕ40（ただし、組成は原子％）であった。
によりＰｔ1-x Ｒｕx 膜３を成膜する。このＰｔ1-x Ｒ
ｕx 膜３の成膜条件の一例を挙げると、ＤＣ２極マグネ
トロンスパッタリング装置を用い、ターゲットとしては
４インチ角のＰｔターゲット上に１ｃｍ角のＲｕチップ
を６個置いたものを用い、スパッタガスとしてはＡｒを
用い、その流量は１０ＳＣＣＭ、全圧は４ｍＴｏｒｒ、
投入電力はＤＣ０．４Ａ、３４０Ｖとし、成膜速度は２
００ｎｍ／２分とする。このようにして成膜されたＰｔ
1-x Ｒｕx 膜３の組成をＥＰＭＡ法で分析したとろ、Ｐ
ｔ60Ｒｕ40（ただし、組成は原子％）であった。
【００２９】次に、Ｐｔ1-x Ｒｕx 膜３上に例えばゾル
−ゲルスピンコート法によりＳＢＴ膜４を成膜する。次
に、このＳＢＴ膜４の結晶化のために７５０℃において
１時間酸素雰囲気中で熱処理した後、例えばスパッタリ
ング法によりＰｔ膜５を成膜する。この後、さらに７５
０℃において１０分間酸素雰囲気中で熱処理する。
−ゲルスピンコート法によりＳＢＴ膜４を成膜する。次
に、このＳＢＴ膜４の結晶化のために７５０℃において
１時間酸素雰囲気中で熱処理した後、例えばスパッタリ
ング法によりＰｔ膜５を成膜する。この後、さらに７５
０℃において１０分間酸素雰囲気中で熱処理する。
【００３０】このようにして製造された誘電体キャパシ
タのＳｉ基板１とＰｔ電極５との間に電圧を印加して蓄
積電荷量を測定した結果を図２に示す。図２から明らか
なように、強誘電体メモリで重要な残留分極値は、２Ｐ
r ＝１７μＣ／ｃｍ2 であった。この残留分極値はＳＢ
Ｔとしては良好な値であり、これがＳｉ基板１を通した
測定で得られた。
タのＳｉ基板１とＰｔ電極５との間に電圧を印加して蓄
積電荷量を測定した結果を図２に示す。図２から明らか
なように、強誘電体メモリで重要な残留分極値は、２Ｐ
r ＝１７μＣ／ｃｍ2 であった。この残留分極値はＳＢ
Ｔとしては良好な値であり、これがＳｉ基板１を通した
測定で得られた。
【００３１】一方、比較例として、図１においてＰｔ
1-x Ｒｕx 膜３の代わりにＰｔ膜を用いた試料を別途作
製して同様な電荷量の測定を試みたが、図２に示すよう
なヒステリシス曲線を得ることができず、キャパシタと
しては動作しないことが判明した。
1-x Ｒｕx 膜３の代わりにＰｔ膜を用いた試料を別途作
製して同様な電荷量の測定を試みたが、図２に示すよう
なヒステリシス曲線を得ることができず、キャパシタと
しては動作しないことが判明した。
【００３２】図３に、Ｐｔ1-x Ｒｕx 膜３のＲｕ組成比
ｘを変えて図１に示す強誘電体キャパシタを作製し、残
留分極値２Ｐr を測定した結果を示す。図３より、Ｐｔ
1-xＲｕx 膜３のＲｕ組成比ｘが０．３以上の範囲で１
５μＣ／ｃｍ2 以上の残留分極値２Ｐr が得られ、望ま
しいことがわかる。
ｘを変えて図１に示す強誘電体キャパシタを作製し、残
留分極値２Ｐr を測定した結果を示す。図３より、Ｐｔ
1-xＲｕx 膜３のＲｕ組成比ｘが０．３以上の範囲で１
５μＣ／ｃｍ2 以上の残留分極値２Ｐr が得られ、望ま
しいことがわかる。
【００３３】以上のように、この一実施形態によれば、
下部電極として０．３≦ｘ≦１のＰｔ1-x Ｒｕx 膜３を
用いていることにより、ＳＢＴ膜４の形成時にその結晶
化のために７５０℃程度の高温において酸化性雰囲気中
で熱処理を行っても、Ｓｉ基板１からＳｉが熱拡散によ
りこのＰｔ1-x Ｒｕx 膜３の上面に到達するのを防止す
ることができ、したがってそのＳｉがＰｔ1-x Ｒｕx 膜
３の上面で酸化されてこのＰｔ1-x Ｒｕx 膜３の導電性
が失われるのを防止することができ、また、ＳＢＴ膜４
にＳｉが拡散してキャパシタの特性を著しく劣化させる
問題も防止することができる。このため、この誘電体キ
ャパシタは、トランジスタと誘電体キャパシタとを縦方
向に並べて配置し、誘電体キャパシタの下部電極を多結
晶Ｓｉプラグによりトランジスタの拡散層と接続する強
誘電体メモリにおける誘電体キャパシタに用いることが
でき、それによって誘電体キャパシタの誘電体膜として
ＳＢＴ膜を用いた高集積の強誘電体メモリを実現するこ
とが可能である。
下部電極として０．３≦ｘ≦１のＰｔ1-x Ｒｕx 膜３を
用いていることにより、ＳＢＴ膜４の形成時にその結晶
化のために７５０℃程度の高温において酸化性雰囲気中
で熱処理を行っても、Ｓｉ基板１からＳｉが熱拡散によ
りこのＰｔ1-x Ｒｕx 膜３の上面に到達するのを防止す
ることができ、したがってそのＳｉがＰｔ1-x Ｒｕx 膜
３の上面で酸化されてこのＰｔ1-x Ｒｕx 膜３の導電性
が失われるのを防止することができ、また、ＳＢＴ膜４
にＳｉが拡散してキャパシタの特性を著しく劣化させる
問題も防止することができる。このため、この誘電体キ
ャパシタは、トランジスタと誘電体キャパシタとを縦方
向に並べて配置し、誘電体キャパシタの下部電極を多結
晶Ｓｉプラグによりトランジスタの拡散層と接続する強
誘電体メモリにおける誘電体キャパシタに用いることが
でき、それによって誘電体キャパシタの誘電体膜として
ＳＢＴ膜を用いた高集積の強誘電体メモリを実現するこ
とが可能である。
【００３４】以上、この発明の一実施形態について具体
的に説明したが、この発明は、上述の実施形態に限定さ
れるものではなく、この発明の技術的思想に基づく各種
の変形が可能である。
的に説明したが、この発明は、上述の実施形態に限定さ
れるものではなく、この発明の技術的思想に基づく各種
の変形が可能である。
【００３５】例えば、上述の一実施形態において挙げた
膜厚や成膜条件などはあくまでも例に過ぎず、必要に応
じてこれと異なる膜厚や成膜条件などを用いてもよい。
膜厚や成膜条件などはあくまでも例に過ぎず、必要に応
じてこれと異なる膜厚や成膜条件などを用いてもよい。
【００３６】
【発明の効果】以上説明したように、この発明によれ
ば、誘電体キャパシタの下部電極が、組成式Ｐｔ
1-x-y-z Ｉｒy Ｒｈz Ｒｕx で表され、その組成範囲が
０＜ｘ≦１、０≦ｙ＜１、０≦ｚ＜１、０．３≦ｘ＋ｙ
＋ｚ≦１である材料からなるので、トランジスタと誘電
体キャパシタとを縦方向に並べて配置し、誘電体キャパ
シタの下部電極をＳｉまたはＷからなるプラグによりト
ランジスタの拡散層と接続する場合、強誘電体膜の形成
時に酸化性雰囲気中で高温の熱処理を行っても、そのプ
ラグからＳｉまたはＷが拡散により下部電極の上面に到
達するのを防止することができ、それによって誘電体キ
ャパシタの誘電体膜の材料としてＳＢＴなどのＢｉ系層
状構造ペロブスカイト型強誘電体を用いることができ
る。
ば、誘電体キャパシタの下部電極が、組成式Ｐｔ
1-x-y-z Ｉｒy Ｒｈz Ｒｕx で表され、その組成範囲が
０＜ｘ≦１、０≦ｙ＜１、０≦ｚ＜１、０．３≦ｘ＋ｙ
＋ｚ≦１である材料からなるので、トランジスタと誘電
体キャパシタとを縦方向に並べて配置し、誘電体キャパ
シタの下部電極をＳｉまたはＷからなるプラグによりト
ランジスタの拡散層と接続する場合、強誘電体膜の形成
時に酸化性雰囲気中で高温の熱処理を行っても、そのプ
ラグからＳｉまたはＷが拡散により下部電極の上面に到
達するのを防止することができ、それによって誘電体キ
ャパシタの誘電体膜の材料としてＳＢＴなどのＢｉ系層
状構造ペロブスカイト型強誘電体を用いることができ
る。
【図１】この発明の一実施形態による誘電体キャパシタ
を示す断面図である。
を示す断面図である。
【図２】この発明の一実施形態による誘電体キャパシタ
の蓄積電荷量を測定した結果を示す略線図である。
の蓄積電荷量を測定した結果を示す略線図である。
【図３】この発明の一実施形態による誘電体キャパシタ
において下部電極として用いられているＰｔ1-x Ｒｕx
膜のＲｕ組成比ｘによる残留分極値２Ｐr の変化を示す
略線図である。
において下部電極として用いられているＰｔ1-x Ｒｕx
膜のＲｕ組成比ｘによる残留分極値２Ｐr の変化を示す
略線図である。
【図４】トランジスタとキャパシタとを横方向に配置し
た従来の強誘電体メモリを示す断面図である。
た従来の強誘電体メモリを示す断面図である。
【図５】トランジスタとキャパシタとを縦方向に配置し
た従来の強誘電体メモリを示す断面図である。
た従来の強誘電体メモリを示す断面図である。
１・・・Ｓｉ基板、２・・・Ｔｉ膜、３・・・Ｐｔ1-x
Ｒｕx 膜、４・・・ＳＢＴ膜、５・・・Ｐｔ膜
Ｒｕx 膜、４・・・ＳＢＴ膜、５・・・Ｐｔ膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 27/108 Ｈ０１Ｌ 29/78 ３７１ 21/8242 21/8247 29/788 29/792
Claims (13)
- 【請求項１】 組成式Ｐｔ1-x-y-z Ｉｒy Ｒｈz Ｒｕx
で表され、その組成範囲が０＜ｘ≦１、０≦ｙ＜１、０
≦ｚ＜１、０．３≦ｘ＋ｙ＋ｚ≦１である材料からなる
下部電極と、 上記下部電極上のＢｉ系層状構造ペロブスカイト型強誘
電体からなる強誘電体膜と、 上記強誘電体膜上の上部電極とを有することを特徴とす
る誘電体キャパシタ。 - 【請求項２】 上記下部電極は組成式Ｐｔ1-x Ｒｕ
x （ただし、０．３≦ｘ≦１）で表される材料からなる
ことを特徴とする請求項１記載の誘電体キャパシタ。 - 【請求項３】 上記誘電体膜は、Ｂｉx （Ｓｒ，Ｃａ，
Ｂａ）y （Ｔａ，Ｎｂ）2 Ｏz （ただし、ｘ＝１．７０
〜２．５０、ｙ＝０．６０〜１．２０、ｚ＝９±ｄ、０
≦ｄ≦１．０）で表される結晶層を８５％以上含む強誘
電体からなることを特徴とする請求項１記載の誘電体キ
ャパシタ。 - 【請求項４】 上記誘電体膜は、Ｂｉx Ｓｒy Ｔａ2 Ｏ
z （ただし、ｘ＝１．７０〜２．５０、ｙ＝０．６０〜
１．２０、ｚ＝９±ｄ、０≦ｄ≦１．０）で表される結
晶層を８５％以上含む強誘電体からなることを特徴とす
る請求項１記載の誘電体キャパシタ。 - 【請求項５】 上記誘電体膜はＳｒＢｉ2 Ｔａ2 Ｏ9 で
表される強誘電体からなることを特徴とする請求項１記
載の誘電体キャパシタ。 - 【請求項６】 トランジスタと誘電体キャパシタとから
なるメモリセルを有する強誘電体メモリにおいて、 上記誘電体キャパシタが、 組成式Ｐｔ1-x-y-z Ｉｒy Ｒｈz Ｒｕx で表され、その
組成範囲が０＜ｘ≦１、０≦ｙ＜１、０≦ｚ＜１、０．
３≦ｘ＋ｙ＋ｚ≦１である材料からなる下部電極と、 上記下部電極上のＢｉ系層状構造ペロブスカイト型強誘
電体からなる強誘電体膜と、 上記強誘電体膜上の上部電極とを有することを特徴とす
る強誘電体メモリ。 - 【請求項７】 上記下部電極は組成式Ｐｔ1-x Ｒｕ
x （ただし、０．３≦ｘ≦１）で表される材料からなる
ことを特徴とする請求項６記載の強誘電体メモリ。 - 【請求項８】 上記強誘電体膜は、組成式Ｂｉx （Ｓ
ｒ，Ｃａ，Ｂａ）y （Ｔａ，Ｎｂ）2 Ｏz （ただし、ｘ
＝１．７０〜２．５０、ｙ＝０．６０〜１．２０、ｚ＝
９±ｄ、０≦ｄ≦１．０）で表される結晶層を８５％以
上含む強誘電体からなることを特徴とする請求項６記載
の強誘電体メモリ。 - 【請求項９】 上記強誘電体膜は、組成式Ｂｉx Ｓｒy
Ｔａ2 Ｏz （ただし、ｘ＝１．７０〜２．５０、ｙ＝
０．６０〜１．２０、ｚ＝９±ｄ、０≦ｄ≦１．０）で
表される結晶層を８５％以上含む強誘電体からなること
を特徴とする請求項６記載の強誘電体メモリ。 - 【請求項１０】 上記強誘電体膜はＳｒＢｉ2 Ｔａ2 Ｏ
9 で表される強誘電体からなることを特徴とする請求項
６記載の強誘電体メモリ。 - 【請求項１１】 上記下部電極は、上記トランジスタの
拡散層上に設けられたＳｉまたはＷからなるプラグ上に
設けられていることを特徴とする請求項６記載の強誘電
体メモリ。 - 【請求項１２】 上記プラグと上記下部電極との間に接
合層を有することを特徴とする請求項６記載の強誘電体
メモリ。 - 【請求項１３】 上記接合層はＴｉまたはＴａからなる
ことを特徴とする請求項６記載の強誘電体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8348580A JPH10189886A (ja) | 1996-12-26 | 1996-12-26 | 誘電体キャパシタおよび強誘電体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8348580A JPH10189886A (ja) | 1996-12-26 | 1996-12-26 | 誘電体キャパシタおよび強誘電体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10189886A true JPH10189886A (ja) | 1998-07-21 |
Family
ID=18397976
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8348580A Pending JPH10189886A (ja) | 1996-12-26 | 1996-12-26 | 誘電体キャパシタおよび強誘電体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10189886A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6232133B1 (en) | 1998-12-30 | 2001-05-15 | Hyundai Electronics Industries Co., Ltd. | Method for fabricating a capacitor of semiconductor memory device |
| US6338970B1 (en) | 1998-12-24 | 2002-01-15 | Hyundai Electronics Industries Co., Ltd, | Ferroelectric capacitor of semiconductor device and method for fabricating the same |
| JP2002524872A (ja) | 1998-09-03 | 2002-08-06 | マイクロン テクノロジー，インコーポレイティド | 拡散バリアー層及びその製造方法 |
| US6579753B2 (en) | 2000-09-21 | 2003-06-17 | Oki Electric Industry Co., Ltd. | Method of fabricating a semiconductor storage device having a transistor unit and a ferroelectric capacitor |
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1996
- 1996-12-26 JP JP8348580A patent/JPH10189886A/ja active Pending
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