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KR100755373B1 - 도전성 산화막을 갖는 콘택 구조체, 이를 채택하는강유전체 메모리 소자 및 그 제조방법들 - Google Patents

도전성 산화막을 갖는 콘택 구조체, 이를 채택하는강유전체 메모리 소자 및 그 제조방법들 Download PDF

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KR100755373B1
KR100755373B1 KR1020060089496A KR20060089496A KR100755373B1 KR 100755373 B1 KR100755373 B1 KR 100755373B1 KR 1020060089496 A KR1020060089496 A KR 1020060089496A KR 20060089496 A KR20060089496 A KR 20060089496A KR 100755373 B1 KR100755373 B1 KR 100755373B1
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plug
conductive
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최도연
김휘산
주흥진
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삼성전자주식회사
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Abstract

도전성 산화막을 갖는 콘택 구조체, 이를 채택하는 강유전체 메모리 소자 및 그 제조방법들을 제공한다. 이 강유전체 메모리 소자는 반도체 기판 상의 층간절연막을 관통하는 콘택 플러그를 포함한다. 상기 콘택 플러그는 차례로 적층된 금속 플러그 및 버퍼 플러그로 이루어진다. 상기 콘택 플러그를 덮되, 도전성 산화막으로 이루어진 도전성 보호 패턴이 제공된다. 상기 도전성 보호 패턴 상에 차례로 적층된 하부 전극, 강유전체 패턴 및 상부 전극이 제공된다. 차례로 적층된 상기 하부 전극, 상기 강유전체 패턴 및 상기 상부 전극을 덮는 절연성 보호막이 제공된다.

Description

도전성 산화막을 갖는 콘택 구조체, 이를 채택하는 강유전체 메모리 소자 및 그 제조방법들{Contact structure having conductive oxide, ferroelectric random access memory device employing the same and methods of fabricating the same}
도 1a 및 도 1b는 종래 기술에 따른 강유전체 메모리 소자의 제조방법을 설명하기 위한 단면도들이다.
도 2a 및 도 2b는 다른 종래기술에 따른 강유전체 메모리 소자의 제조방법을 설명하기 위한 단면도들이다.
도 3a 내지 도 3d는 본 발명의 일 실시예에 따른 강유전체 메모리 소자의 제조방법을 설명하기 위한 단면도들이다.
도 4a 내지 도 4c는 본 발명의 다른 실시예에 따른 강유전체 메모리 소자의 제조방법을 설명하기 위한 단면도들이다.
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로서, 도전성 산화막을 갖는 콘택 구조체, 이를 채택하는 강유전체 메모리 소자 및 그 제조방법들에 관한 것이다.
강유전체 메모리 소자는 복수개의 강유전체 메모리 셀들을 포함하고, 상기 강유전체 메모리 셀들의 각각은 차례로 적층된 하부전극, 강유전체막 및 상부전극으로 이루어진 강유전체 커패시터를 포함한다. 상기 강유전체 커패시터들은 실리콘 산화막과 같은 층간절연막으로 덮여진다. 따라서, 플라즈마 공정과 같은 후속 공정을 실시할 때, 상기 층간절연막을 관통하여 수소 이온들이 상기 강유전체막 내로 침투할 수 있다. 상기 강유전체막 내로 수소 이온들이 침투하면, 상기 강유전체막의 특성, 예컨대 분극 특성이 열화될 수 있다. 이는 상기 수소이온들이 상기 강유전체막 내의 산소원자들과 반응하여 산소 공공(oxygen vacancy)을 유발시키기 때문이다.
수소 이온들이 상기 강유전체 커패시터 내로 침투하는 것을 방지하기 위하여, 상기 강유전체 커패시터들 상부를 덮는 수소 장벽막(hydrogen barrier layer)을 형성하는 기술이 널리 채택되고 있다. 상기 수소 장벽막을 채택하는 강유전체 메모리 소자 및 그 제조방법이 미국특허공개번호(US Patent Publication No.) US 2006/0002170 A1에 "반도체 기억 장치 및 그 제조방법(semiconductor storage device and method of manufacturing the same)"이라는 제목으로 쿠무라 등(Kumura et al.)에 의해 개시된 바 있다. 쿠무라 등에 따르면, 반도체 기판 상에 강유전체 커패시터들을 형성하고, 상기 강유전체 커패시터들을 덮는 절연막 및 수소 장벽막을 형성한다. 이와 같이 상기 강유전체 커패시터를 덮는 수소 장벽막을 형성할지라도, 후속 공정들, 예를 들어 주변 영역에서의 텅스텐 플러그 형성 공정에 의해 발생하는 수소이온들이 상기 강유전체 커패시터의 하부로부터 상기 강유전체막 내로 확산되는 것을 방지하기가 어렵다.
한편, 강유전체 커패시터의 강유전체막으로 PZT(Pb(Zr,Ti)O3) 및 SBT(SrBi2Ta2O9)등과 같은 강유전체 물질들을 주로 사용한다. 이들 강유전체 물질들은 상온에서 유전상수가 수백에서 수천에 이르며 두 개의 안정한 잔류분극(Remnant polarization;Pr) 상태를 갖고 있다. 따라서, 이들 강유전체 물질들을 박막화하여 강유전체 메모리 소자에 이용하고 있다. 강유전체 박막을 이용하는 강유전체 메모리 소자는, 가해주는 전기장의 방향으로 분극의 방향을 조절하여 신호를 입력하고 전기장을 제거하였을 때 남아있는 잔류분극의 방향에 의해 디지털 신호 '1'과 '0'을 저장하는 히스테리시스(Hysteresis) 특성을 이용한다.
도 1a 및 도 1b는 종래의 강유전체 메모리 소자의 제조방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 반도체기판(1)에 게이트 전극, 소오스/드레인 영역을 포함하는 하부구조(도시하지 않음)를 형성한 후 상기 반도체기판(1)의 전면에 층간절연막(5)을 형성한다. 일반적으로 상기 층간절연막(5)은 실리콘 산화막으로 형성한다. 이어서, 상기 층간절연막(5)을 선택적으로 식각하여 상기 반도체기판(1)의 소정영역을 노출시키는 콘택 홀을 형성한다. 상기 콘택 홀을 갖는 반도체기판 상에 금속막을 형성한다. 상기 금속막은 텅스텐막으로 형성할 수 있다. 화학기계적 연마공정(chemical mechnical plishing process)을 이용하여 상기 층간절연막(5)이 노출될 때까지 상기 금속막을 평탄화시킨다. 그 결과, 상기 콘택 홀을 채우는 콘택 플러그(8)가 형성된다. 일반적으로, 상기 텅스텐막과 같은 금속막은 상기 층간절연막(5)에 비하여 경도(hardness)가 낮다. 즉, 상기 층간절연막(5)은 상기 텅스텐막과 같은 금속막보다 단단하다. 따라서, 상기 층간절연막(5)의 상부면이 노출될때까지 상기 금속막을 평탄화하는 화학기계적 연마 공정시, 상기 콘택 플러그(8) 상부 영역은 더 빨리 식각되어 디싱(dishing) 영역이 발생하게 된다.
도 1b를 참조하면, 상기 콘택 플러그(8)를 갖는 반도체기판 상에 하부도전막, 강유전체막 및 상부도전막을 차례로 형성한다. 이때, 상기 디싱 영역 상부의 영역은 상기 디싱 영역의 요철을 따라 형성되므로 상기 막들은 움푹 패인 영역들을 갖게 된다. 상기 상부도전막, 강유전체막 및 하부도전막을 차례로 패터닝하여 상기 콘택 플러그(8) 상에 차례로 적층된 하부전극(21), 강유전체 패턴(22) 및 상부전극(24)을 형성할 수 있다. 상기 하부전극(20), 강유전체 패턴(22) 및 상부전극(24)은 강유전체 커패시터(25)를 구성할 수 있다. 여기서, 상기 하부 전극(20)은 차례로 적층된 제1 도전 패턴(15) 및 제2 도전 패턴(20)으로 형성될 수 있다. 상기 제1 도전 패턴(15)은 상기 제2 도전 패턴(20)의 산화를 방지하거나, 상기 제2 도전 패턴(20)을 구성하는 원소들이 하부로 확산되는 것을 방지하기 위한 장벽(barrier)으로서의 역할을 할 수 있다. 이와 같은 상기 제1 도전 패턴(15)은 TiAlN 막으로 형성될 수 있다.
상기 강유전체 커패시터(25)는 상기 디싱 영역 상부 영역에 움푹 패인 영역들을 포함한다. 특히, 상기 강유전체 패턴(22)은 상기 하부 전극(20)의 요철을 따라 형성되어 경사진 방향으로 성장된 부분들(A)이 발생한다. 따라서, 가해주는 전 기장의 방향으로 분극이 일어날 때 상기 경사진 방향으로 성장된 부분들(A)의 분극 방향은 다른 영역들과 일치되지 못하여 상기 경사진 방향으로 성장된 부분들(A)에 의해 히스테리시스(Hysteresis) 특성이 약화된다. 상기 히스테리시스 특성의 약화 현상이 심할 경우, 강유전체 커패시터의 특성이 저하된다.
도 2a 및 도 2b는 다른 종래기술에 따른 강유전체 메모리 소자의 제조방법을 설명하기 위한 단면도들이다.
도 2a를 참조하면, 반도체기판(40) 상에 층간절연막(50)을 형성한다. 이어서, 상기 층간절연막(50)을 선택적으로 식각하여 상기 반도체기판(40)의 소정영역을 노출시키는 콘택홀을 형성한다. 상기 콘택홀을 차례로 채우는 텅스텐 플러그(52) 및 타이타늄 질화물(TiN) 플러그(54)로 이루어진 콘택 플러그(50)를 형성한다. 이와 같이, 상기 콘택 플러그(50)를 상기 텅스텐 플러그(52) 및 상기 TiN 플러그(54)로 형성하는 이유는 텅스텐 플러그(52)를 형성함으로 인하여 디싱 영역이 발생하는 것을 방지하기 위함이다. 구체적으로, 콘택 홀을 갖는 기판 상에 텅스텐막을 형성하고, 상기 텅스텐막을 평탄화한 후, 상기 평탄화된 텅스텐막을 에치백하여 상기 층간절연막(50)의 상부표면으로부터 리세스된 텅스텐 플러그(52)를 형성할 수 있다. 즉, 상기 콘택 홀을 부분적으로 채우는 텅스텐 플러그(52)를 형성할 수 있다.
이어서, 상기 텅스텐 플러그(52)를 갖는 반도체기판 상에 매몰 특성이 우수하고, 심(seam) 발생이 없는 CVD(chemical vapor deposition) TiN막 또는 ALD(atomic layer deposition) TiN막을 형성한다. 이어서, 상기 TiN 막을 평탄화하 여 상기 텅스텐 플러그(52) 상에 형성된 TiN 플러그(54)를 형성할 수 있다. 따라서, 상기 콘택 홀을 차례로 채우는 텅스텐 플러그(52) 및 TiN 플러그(54)로 이루어진 콘택 플러그(55)를 형성할 수 있다.
도 2b를 참조하면, 상기 콘택 플러그(55) 상부에 차례로 적층된 하부전극(61), 강유전체 패턴(62) 및 상부전극(64)을 형성할 수 있다. 상기 하부전극(61), 상기 강유전체 패턴(62) 및 상기 상부전극(64)은 강유전체 커패시터(65)를 구성할 수 있다. 여기서, 상기 하부 전극(61)은 차례로 적층된 제1 도전 패턴(57) 및 제2 도전 패턴(60)으로 형성될 수 있다. 상기 제1 도전 패턴(57)은 상기 제2 도전 패턴(60)의 산화를 방지하거나, 상기 제2 도전 패턴(60)을 구성하는 원소들이 하부로 확산되는 것을 방지하기 위한 장벽(barrier)으로서의 역할을 할 수 있다. 이와 같은 상기 제1 도전 패턴(57)은 TiAlN 막으로 형성될 수 있다.
상기 강유전체 패턴(65)은 요철 없이 형성될 수 있으나, 상기 하부 전극(61)을 형성한 이후의 공정들 중에서 고온에서 진행하는 공정들을 진행할 수 있다. 후속의 공정들 동안 발생하는 열 변화에 의해 상기 TiN 플러그(54)와 상기 하부 전극(61) 사이에 미세한 틈(75)이 발생할 수 있다. 예를 들어, 후속의 고온 공정들에 의한 열 변화에 의해 TiN 플러그(54)가 재결정화되면서 수축될 수 있다. 그 결과, 상기 TiN 플러그(54)와 상기 제1 도전 패턴(57) 사이에 미세한 틈(75)이 발생할 수 있다. 이러한 미세한 틈(75)은 금속 물질로 이루어진 콘택 플러그와 상기 콘택 플러그를 덮는 판(plate) 형상의 금속 패턴 사이에서 발생하고 있다. 또한, 반도체소자의 고집적화가 진행됨에 따라, 상기 미세한 틈(75)이 반도체소자의 전기적 특성 에 미치는 영향이 더욱 커지고 있다. 즉, 상기 미세한 틈(75)은 상기 TiN 플러그(54)와 상기 제1 도전 패턴(57) 사이의 접촉 저항 특성을 저하시킨다. 따라서, 강유전체 메모리 소자의 전기적 특성이 저하될 수 있다.
본 발명이 이루고자 하는 기술적 과제는 열적으로 안정한 콘택 구조체를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 강유전체 커패시터 전체를 감싸는 수소 차단막을 가짐과 아울러 열적으로 안정한 콘택 구조체를 채택하는 강유전체 메모리 소자를 제공하는데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 강유전체 커패시터를 전부 감싸는 수소 차단막을 가짐과 아울러 열적으로 안정한 콘택 구조체를 채택하는 강유전체 메모리 소자 의 제조방법을 제공하는데 있다.
본 발명의 일 양태에 따르면, 열적으로 안정한 콘택 구조체가 제공된다. 이 콘택 구조체는 반도체 기판 상에 제공된 층간절연막을 포함한다. 상기 층간절연막을 관통하는 콘택 플러그가 제공된다. 상기 콘택 플러그는 차례로 적층된 금속 플러그 및 버퍼 플러그로 이루어진다. 상기 콘택 플러그를 덮되, 도전성 산화막으로 이루어진 도전성 보호 패턴이 제공된다. 상기 도전성 보호 패턴 상에 금속 패턴이 제공된다.
본 발명의 몇몇 실시예에서, 상기 금속 플러그는 텅스텐 플러그일 수 있다.
다른 실시예에서, 상기 버퍼 플러그는 금속 질화물 플러그 또는 도전성 산화물 플러그일 수 있다.
또 다른 실시예에서, 상기 버퍼 플러그와 상기 도전성 보호 패턴은 한 공정에 의해 형성된 동일한 물질로 이루어질 수 있다.
또 다른 실시예에서, 상기 도전성 보호 패턴은 SrRuO3막, Y2(Ba,Cu)O5막, (La,Sr)CoO3막, LaNiO3막 및 RuO2막 중 적어도 하나를 포함할 수 있다.
본 발명의 다른 양태에 따르면, 강유전체 커패시터 전체를 감싸는 수소 차단막을 가짐과 아울러 열적으로 안정한 콘택 구조체를 채택하는 강유전체 메모리 소자가 제공된다. 이 강유전체 메모리 소자는 반도체 기판 상의 층간절연막을 관통하는 콘택 플러그를 포함한다. 상기 콘택 플러그는 차례로 적층된 금속 플러그 및 버퍼 플러그로 이루어진다. 상기 콘택 플러그를 덮되, 도전성 산화막으로 이루어진 도전성 보호 패턴이 제공된다. 상기 도전성 보호 패턴 상에 차례로 적층된 하부 전극, 강유전체 패턴 및 상부 전극이 제공된다. 차례로 적층된 상기 하부 전극, 상기 강유전체 패턴 및 상기 상부 전극을 덮는 절연성 보호막이 제공된다.
본 발명의 몇몇 실시예에서, 상기 금속 플러그는 텅스텐 플러그일 수 있다.
다른 실시예에서, 상기 버퍼 플러그는 금속 질화물 플러그 또는 도전성 산화물 플러그일 수 있다. 여기서, 상기 금속 질화물 플러그는 TiN 플러그 또는 TiAlN 플러그 이고, 상기 도전성 산화물 플러그는 SrRuO3 플러그, Y2(Ba,Cu)O5 플러그, (La,Sr)CoO3 플러그, LaNiO3 플러그 또는 RuO2 플러그일 수 있다.
또 다른 실시예에서, 상기 도전성 산화막은 SrRuO3막, Y2(Ba,Cu)O5막, (La,Sr)CoO3막, LaNiO3막 및 RuO2막 중 적어도 하나를 포함할 수 있다.
또 다른 실시예에서, 상기 하부 전극은 차례로 적층된 제1 도전 패턴 및 제2 도전 패턴으로 이루어지되, 상기 제1 도전 패턴은 TiN 막, TiSiN 막, TaN 막, TiAlN 막 및 TaAlN 막 중 적어도 하나를 포함하고, 상기 제2 도전 패턴은 백금막(Pt layer), 루테늄막(Ru layer), 이리듐막(Ir layer) 및 이리듐 산화막(IrO2 layer) 중 적어도 하나를 포함할 수 있다.
또 다른 실시예에서, 상기 버퍼 플러그와 상기 도전성 보호 패턴은 한 공정에 의해 형성된 동일한 물질로 이루어질 수 있다.
또 다른 실시예에서, 상기 절연성 보호막은 알루미늄 산화막(Al2O3 layer), 실리콘산질화막(SiON layer) 및 실리콘 질화막(SiN layer) 중 적어도 하나를 포함할 수 있다.
본 발명의 또 다른 양태에 따르면, 강유전체 커패시터 전체를 감싸는 수소 차단막을 가짐과 아울러 열적으로 안정한 콘택 구조체를 채택하는 강유전체 메모리 소자의 제조방법이 제공된다. 이 방법은 반도체 기판 상에 콘택 홀을 갖는 층간절연막을 형성하는 것을 포함한다. 상기 콘택 홀을 차례로 채우는 금속 플러그 및 버 퍼 플러그로 이루어진 콘택 플러그를 형성한다. 상기 콘택 플러그를 갖는 기판 상에 도전성 산화막으로 이루어진 도전성 보호막을 형성한다. 상기 도전성 보호막 상에 차례로 적층된 하부 도전막, 강유전체막 및 상부 도전막을 형성한다. 상기 상부 도전막, 강유전체막, 하부 도전막 및 도전성 보호막을 차례로 패터닝하여 상기 콘택 플러그 상에 차례로 적층된 도전성 보호 패턴, 하부 전극, 강유전체 패턴 및 상부 전극을 형성한다. 상기 도전성 보호 패턴, 상기 하부 전극, 상기 강유전체 패턴 및 상기 상부 전극을 갖는 기판 상에 절연성 보호막을 형성한다.
본 발명의 몇몇 실시예에서, 상기 버퍼 플러그는 금속 질화막 또는 도전성 산화막으로 형성될 수 있다.
다른 실시예에서, 상기 도전성 산화막은 SrRuO3막, Y2(Ba,Cu)O5막, (La,Sr)CoO3막, LaNiO3막 및 RuO2막 중 적어도 하나를 포함하도록 형성될 수 있다.
또 다른 실시예에서, 상기 콘택 플러그를 형성하는 것은 상기 콘택 홀을 갖는 층간절연막 상에 금속막을 형성하고, 상기 층간절연막이 노출될 때까지 상기 금속막을 평탄화하고, 상기 평탄화된 금속막을 에치 백 하여 상기 콘택 홀을 부분적으로 채우는 금속 플러그를 형성하고, 상기 금속 플러그를 갖는 기판 상에 버퍼 도전막을 형성하고, 상기 버퍼 도전막을 평탄화하여 상기 콘택 홀의 나머지 부분을 채우는 버퍼 플러그를 형성하는 것을 포함할 수 있다.
또 다른 실시예에서, 상기 버퍼 플러그는 상기 도전성 보호막을 형성하는 동안에 같이 형성될 수 있다. 상기 콘택 플러그 및 상기 도전성 보호막을 형성하는 것은 상기 콘택 홀을 부분적으로 채우는 금속 플러그를 형성하고, 상기 콘택 홀의 나머지 부분을 채우며 상기 층간절연막을 덮는 도전성 산화막을 형성하고, 부분적 화학기계적 연마 공정을 이용하여 상기 도전성 산화막이 상기 층간절연막 상에 잔존하도록 부분 평탄화하는 것을 포함할 수 있다.
또 다른 실시예에서, 상기 하부 도전막은 차례로 적층된 제1 도전막 및 제2 도전막으로 형성하되, 상기 제1 도전막은 TiN 막, TiSiN 막, TaN 막, TiAlN 막 및 TaAlN 막 중 적어도 하나를 포함하도록 형성되고, 상기 제2 도전막은 백금막(Pt layer), 루테늄막(Ru layer), 이리듐막(Ir layer) 및 이리듐 산화막(IrO2 layer) 중 선택된 적어도 하나를 포함하도록 형성될 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되어지는 것이다. 따라서, 본 발명은 이하 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 층 및 영역의 길이, 두께 등은 설명의 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 3a 내지 도 3d는 본 발명의 일 실시예에 따른 강유전체 메모리 소자의 제조방법을 설명하기 위한 단면도들이고, 도 4a 내지 도 4c는 본 발명의 다른 실시예 에 따른 강유전체 메모리 소자의 제조방법을 설명하기 위한 단면도들이다.
우선, 도 3d를 참조하여 본 발명의 실시예들에 따른 강유전체 메모리 소자를 설명하기로 한다.
도 3d를 참조하면, 반도체기판(100)에 활성영역(105a)을 한정하는 소자분리막(105s)이 제공될 수 있다. 상기 활성영역(105a)에 스위칭 소자가 제공될 수 있다. 상기 스위치 소자는 상기 활성영역(105a) 상에 제공된 게이트 패턴(110) 및 상기 게이트 패턴(110) 양 옆의 활성영역에 제공된 불순물 영역들(115)로 구성된 모스 트랜지스터일 수 있다. 여기서, 상기 게이트 패턴(110)은 차례로 적층된 게이트 절연막 및 게이트 전극을 포함할 수 있다. 더 나아가, 상기 게이트 패턴(110)은 상기 게이트 전극 상에 제공된 캐핑막을 포함할 수 있다. 상기 불순물 영역들(115)은 소스/드레인 영역들로 정의될 수 있다. 상기 게이트 패턴(110)의 측벽 상에 게이트 스페이서(113)가 제공될 수 있다.
상기 스위치 소자를 갖는 기판 상에 하부 층간절연막(120)이 제공될 수 있다. 상기 하부 층간절연막(120)을 관통하며 상기 불순물 영역들(115) 중 선택된 하나의 영역에 전기적으로 접속된 다이렉트 콘택 플러그(123)가 제공될 수 있다. 상기 하부 층간절연막(120) 상에 상기 다이렉트 콘택 플러그(123)를 덮는 도전성 라인(125)이 제공될 수 있다.
상기 도전성 라인(125)을 갖는 기판 상에 상부 층간절연막(130)이 제공될 수 있다. 상기 상부 층간절연막(130) 및 상기 하부 층간절연막(120)은 층간절연막(131)을 구성할 수 있다. 상기 층간절연막(131)을 관통하는 콘택 플러그(141)가 제공된다. 상기 콘택 플러그(141)는 상기 불순물 영역들(115) 중 하나의 영역에 전기적으로 접속될 수 있다. 즉, 상기 불순물 영역들(115) 중 하나의 영역에는 상기 다이렉트 콘택 플러그(123)가 전기적으로 접속되고, 상기 불순물 영역들(115) 중 다른 하나의 영역에는 상기 콘택 플러그(141)가 전기적으로 접속될 수 있다.
상기 콘택 플러그(141)는 차례로 적층된 금속 플러그(135) 및 버퍼 플러그(140)로 이루어질 수 있다. 상기 금속 플러그(135)는 전기 전도성 및 매립 특성이 우수한 금속 물질로 이루어질 수 있다. 예를 들어, 상기 금속 플러그(135)는 텅스텐 플러그일 수 있다.
상기 버퍼 플러그(140)는 상기 금속 플러그(135) 보다 높은 경도(hardness)를 갖는 물질로 이루어질 수 있다. 예를 들어, 상기 버퍼 플러그(140)는 금속 질화물 플러그 또는 도전성 산화물 플러그일 수 있다. 상기 금속 질화물 플러그는 TiN 플러그 또는 TiAlN 플러그일 수 있다. 상기 도전성 산화물 플러그는 SrRuO3 플러그, Y2(Ba,Cu)O5 플러그, (La,Sr)CoO3 플러그, LaNiO3 플러그 또는 RuO2 플러그일 수 있다.
상기 층간절연막(131) 상에 상기 콘택 플러그(141)를 덮는 도전성 보호 패턴(145a)이 제공된다. 상기 도전성 보호 패턴(145a)은 열적으로 안정하며, 수소 확산을 차단할 수있는 도전성 산화막으로 이루어진다. 예를 들어, 상기 도전성 보호 패턴(145a)은 SrRuO3막, Y2(Ba,Cu)O5막, (La,Sr)CoO3막, LaNiO3막 및 RuO2막 중 적어도 하나를 포함하는 도전성 산화막으로 이루어질 수 있다.
상기 도전성 보호 패턴(145a) 상에 차례로 적층된 하부 전극(156a), 강유전체 패턴(157a) 및 상부 전극(159a)으로 이루어진 강유전체 커패시터(ferroelectric capacitor; 160)가 제공된다. 상기 하부 전극(156a)은 차례로 적층된 제1 도전 패턴(150a) 및 제2 도전 패턴(155a)으로 이루어질 수 있다. 상기 제1 도전 패턴(150a)은 TiN 막, TiSiN 막, TaN 막, TiAlN 막 및 TaAlN 막 중 적어도 하나를 포함할 수 있다. 상기 제2 도전 패턴(155a)은 백금막(Pt layer), 루테늄막(Ru layer), 이리듐막(Ir layer) 및 이리듐 산화막(IrO2 layer) 중 적어도 하나를 포함할 수 있다. 상기 제1 도전 패턴(150a)은 상기 제2 도전 패턴(155a)의 산화를 방지하고, 상기 제2 도전 패턴(155a)을 구성하는 원소들이 하부로 확산되는 것을 방지하고, 하부의 물질막들을 구성하는 원소들이 상기 제2 도전 패턴(155a) 내로 확산되는 것을 방지하는 장벽(barrier) 역할을 할 수 있다. 상기 강유전체 패턴(157a)은 PZT(Pb(Zr,Ti)O3), SBT(SrBi2Ta2O9), SBTN(SrxBiy(TaiNbj)2O9) 및 BLT((Bi4-x,Lax)Ti3O12) 중 적어도 하나를 포함할 수 있다. 상기 상부 전극(159a)은 백금(Pt), 루테늄(Ru), 이리듐(Ir), 이리듐 산화물(IrO2) 및 스트론튬 루테늄 산화물(SrRuO3) 중 적어도 하나를 포함할 수 있다.
상기 도전성 보호 패턴(145a)은 상기 콘택 플러그(141)와 상기 하부 전극(156a) 사이의 접착 특성을 향상시킬 수 있다. 즉, 상기 도전성 보호 패턴(145a)은 열적으로 안정하고, 상기 콘택 플러그(141) 및 상기 하부 전극(156a)과의 접착력이 우수한 도전성 산화막으로 이루어진다. 다시 말하면, 상기 도전성 보호 패 턴(145a)과 상기 콘택 플러그(141) 사이의 결합력은 종래의 콘택 플러그와 종래의 콘택 플러그에 접촉하는 금속 패턴 사이의 결합력보다 높다. 따라서, 상기 콘택 플러그(141)와 상기 하부 전극(156a) 사이에 상기 도전성 보호 패턴(145a)을 제공함으로 인하여, 상기 콘택 플러그(141)와 상기 하부 전극(156a) 사이에 미세한 틈이 발생하는 것을 방지할 수 있다.
한편, 상기 버퍼 플러그(140)와 상기 도전성 보호 패턴(145a)은 한 공정에 의해 형성된 동일한 물질로 이루어질 수 있다. 예를 들어, 상기 버퍼 플러그(140)와 상기 도전성 보호 패턴(145a)은 SrRuO3막, Y2(Ba,Cu)O5막, (La,Sr)CoO3막, LaNiO3막 및 RuO2막 중 적어도 하나를 포함하는 동일한 물질로 이루어질 수 있다.
본 실시예에 따르면, 후속 고온 공정들에 의한 열 변화에 따른 스트레스에 의해 이종 금속 패턴들 사이에서 발생하는 마이크로 리프팅 현상(micro-lifting phenomenon)을 방지할 수 있다. 즉, 서로 다른 공정에 의해 형성된 금속 패턴들 사이에 도전성 산화막이 개재됨으로 인하여, 후속 공정들에 의한 열 변화에 의해 금속 패턴들 사이에 미세한 틈이 발생하는 것을 방지할 수 있다. 즉, 본 실시예의 상기 콘택 플러그(141)와 상기 하부 전극(156a)은 서로 다른 공정에 의해 형성되지만, 상기 콘택 플러그(141)와 상기 하부 전극(156a) 사이에 상기 도전성 보호 패턴(145a)이 개재됨으로 인하여 마이크로 리프팅 현상이 발생하는 것을 방지할 수 있다.
본 실시예의 콘택 구조는 차례로 적층된 상기 금속 플러그(135) 및 상기 버 퍼 플러그(140)로 이루어진 상기 콘택 플러그(141), 상기 콘택 플러그(141)를 덮는 상기 하부 전극(156a), 및 상기 콘택 플러그(141)와 상기 하부 전극(156a) 사이에 개재된 상기 도전성 보호 패턴(145a)을 포함한다. 이와 같은 본 실시예의 콘택 구조는 다른 형태로 구체화될 수도 있다. 예를 들면, 본 발명의 하부 전극(156a) 대신에 다른 금속 패턴들이 제공되는 다양한 반도체소자에 본 실시예의 콘택 구조가 이용될 수 있다. 예를 들어, 본 실시예의 상기 콘택 플러그(141) 및 상기 도전성 보호 패턴(145a)을 공통적으로 포함하고, 상기 하부 전극(156a)과 같은 물질로 이루어지거나, 상기 하부 전극(156a)과 다른 금속 물질들, 예를 들어 텅스텐, 구리 등과 같은 금속 물질들로 이루어진 금속 패턴들을 포함하는 콘택 구조가 제공될 수 있다.
상기 강유전체 커패시터(160)를 갖는 기판 상에 절연성 보호막(165)이 제공된다. 즉, 상기 절연성 보호막(165)은 상기 강유전체 커패시터(160)를 덮을 수 있다. 상기 절연성 보호막(165)은 알루미늄 산화막(Al2O3 layer), 실리콘산질화막(SiON layer) 및 실리콘 질화막(SiN layer) 중 적어도 하나를 포함할 수 있다. 상기 절연성 보호막(165)은 상기 도전성 보호 패턴(145a)과 더불어 외부의 수소들이 상기 강유전체 커패시터(160) 내로 확산되는 것을 방지한다. 즉, 상기 절연성 보호막(165) 및 상기 도전성 보호 패턴(145a)이 상기 강유전체 커패시터(160)를 완전히 감싸므로, 외부의 수소들이 상기 강유전체 커패시터(160) 내로 확산하는 것을 차단할 수 있다.
이하에서, 본 발명의 실시예들에 따른 강유전체 메모리 소자의 제조방법들을 설명하기로 한다.
우선, 도 3a 내지 도 3d를 참조하여 본 발명의 일 실시예에 따른 강유전체 메모리 소자의 제조방법을 설명하기로 한다.
도 3a를 참조하면, 반도체기판(100)에 활성영역(105a)을 한정하는 소자분리막(105s)을 형성할 수 있다. 상기 소자분리막(105s)은 트렌치 소자 분리 기술(trench isolation technique)을 이용하여 형성할 수 있다. 상기 활성영역(105a)에 게이트 패턴(110)을 형성할 수 있다. 상기 게이트 패턴(110)은 상기 활성영역(105a) 상에 차례로 적층된 게이트 절연막, 게이트 전극을 포함할 수 있다. 더 나아가, 상기 게이트 패턴(110)은 상기 게이트 전극 상에 형성된 캐핑막을 포함할 수 있다.
상기 게이트 패턴(110)의 측벽 상에 게이트 스페이서(113)를 형성할 수 있다. 상기 게이트 패턴(110) 양 옆의 활성영역(105a)에 불순물 영역들(115)을 형성할 수 있다. 상기 불순물 영역들(115)은 소스/드레인 영역들로 정의할 수 있다.
상기 불순물 영역들(115)을 갖는 기판 상에 하부 층간절연막(120)을 형성할 수 있다. 상기 하부 층간절연막(120)을 관통하며 상기 불순물 영역들(115)중 선택된 하나의 영역에 전기적으로 접속하는 다이렉트 콘택 플러그(123)를 형성할 수 있다. 상기 하부 층간절연막(120) 상에 상기 다이렉트 콘택 플러그(123)를 덮는 도전성 라인(125)을 형성할 수 있다.
상기 도전성 라인(125)을 갖는 기판 상에 상부 층간절연막(130)을 형성할 수 있다. 상기 상부 층간절연막(130) 및 상기 하부 층간절연막(120)은 층간절연막(131)을 구성할 수 있다. 상기 층간절연막(131)을 패터닝하여 상기 불순물 영역들(115) 중 하나의 영역을 노출시키는 콘택 홀(131a)을 형성할 수 있다. 즉, 상기 불순물 영역들(115) 중 상기 다이렉트 콘택 플러그(123)와 전기적으로 접속되지 않은 영역이 상기 콘택 홀(131a)에 의해 노출될 수 있다.
도 3b를 참조하면, 상기 콘택 홀(131a)을 채우는 콘택 플러그(141)를 형성할 수 있다. 상기 콘택 플러그(141)는 차례로 적층된 금속 플러그(135) 및 버퍼 플러그(140)로 형성될 수 있다. 구체적으로, 상기 콘택 홀(131a)을 부분적으로 채우는 금속 플러그(135)를 형성할 수 있다.
상기 금속 플러그(135)는 전기 전도성 및 매립 특성이 우수한 금속 물질로 형성될 수 있다. 예를 들어, 상기 금속 플러그(135)는 텅스텐 플러그로 형성할 수 있다. 상기 금속 플러그(135)를 형성하는 것은 상기 콘택 홀(131a)을 갖는 기판 상에 텅스텐막과 같은 금속막을 형성하고, 화학기계적 연마 공정을 이용하여 상기 층간절연막(131)이 노출될때까지 상기 금속막을 평탄화하고, 상기 평탄화된 금속막을 에치백하여 상기 콘택 홀(131a)에 리세스 영역을 형성하는 것을 포함할 수 있다. 이어서, 상기 콘택 홀(131a)의 나머지 부분을 채우는 버퍼 플러그(140)를 형성할 수 있다. 상기 버퍼 플러그(140)는 상기 금속 플러그(135) 보다 높은 경도를 갖는 도전성 물질막으로 형성될 수 있다 . 예를 들어, 상기 버퍼 플러그(140)는 금속 질화물 플러그 또는 도전성 산화물 플러그로 형성될 수 있다. 상기 금속 질화물 플러그는 타이타늄 질화막 또는 타이타늄 알루미늄 질화막을 포함할 수 있고, 상기 도 전성 산화물 플러그는 SrRuO3 막, Y2(Ba,Cu)O5 막, (La,Sr)CoO3 막, LaNiO3 막 및 RuO2 막 중에서 적어도 하나를 포함할 수 있다.
도 3c를 참조하면, 상기 층간절연막(131) 상에 차례로 적층된 도전성 보호막(145), 하부 도전막(156), 강유전체막(157) 및 상부 도전막(159)을 형성한다. 상기 도전성 보호막(145)은 수소의 확산을 차단함과 아울러 상하 금속들간의 접착력을 향상시키는 도전성 산화막으로 형성될 수 있다. 예를 들어, 상기 도전성 보호막(145)은 SrRuO3 막, Y2(Ba,Cu)O5 막, (La,Sr)CoO3 막, LaNiO3 막 및 RuO2 막 중 적어도 하나를 포함하도록 형성될 수 있다. 상기 하부 도전막(156)은 차례로 적층된 제1 도전막(150) 및 제2 도전막(155)으로 형성할 수 있다. 상기 제1 도전막(150)은 금속 질화막으로 형성될 수 있다. 예를 들어, 상기 제1 도전막(150)은 TiAlN 막, TiN 막, TaSiN 막, TaN 막 및 WN 막 중 적어도 하나를 포함하도록 형성될 수 있다. 상기 제2 도전막(155)은 귀금속막(noble metal)을 포함하도록 형성될 수 있다. 예를 들어, 상기 제2 도전막(155)은 백금(Pt), 루테늄(Ru), 이리듐(Ir) 및 이리듐 산화물(IrO2) 중 적어도 하나를 포함하도록 형성될 수 있다. 상기 강유전체막(157)은 PZT(Pb(Zr,Ti)O3), SBT(SrBi2Ta2O9), SBTN(SrxBiy(TaiNbj)2O9) 및 BLT((Bi4-x,Lax)Ti3O12) 중 적어도 하나를 포함하도록 형성될 수 있다. 상기 상부 도전막(159)은 백금(Pt), 루테늄(Ru), 이리듐(Ir), 이리듐 산화물(IrO2) 및 스트론튬 루테늄 산화물(SrRuO3) 중 적어도 하나를 포함하도록 형성될 수 있다.
도 3d를 참조하면, 상기 상부 도전막(159), 상기 강유전체막(157), 상기 하 부 도전막(156) 및 상기 도전성 보호막(145)을 차례로 패터닝하여 상기 콘택 플러그(141) 상에 차례로 적층된 도전성 보호 패턴(145a), 하부 전극(156a), 강유전체 패턴(157a) 및 상부 전극(159a)을 형성할 수 있다. 상기 하부 전극(155a), 상기 강유전체 패턴(157a) 및 상기 상부 전극(159a)은 강유전체 커패시터(ferroelectric capacitor; 160)를 구성할 수 있다. 여기서, 상기 하부 전극(155a)은 차례로 적층된 제1 도전 패턴(150a) 및 제2 도전 패턴(155a)으로 형성될 수 있다. 상기 제1 도전 패턴(150a)은 상기 제2 도전 패턴(155a)의 산화를 방지하고, 상기 제2 도전 패턴(155a)을 구성하는 원소들이 하부로 확산되는 것을 방지하고, 하부의 물질막들을 구성하는 원소들이 상기 제2 도전 패턴(155a) 내로 확산되는 것을 방지하는 장벽(barrier) 역할을 할 수 있다.
상기 도전성 보호 패턴(145a)은 수소원자들이 상기 강유전체 커패시터(160) 하부를 통하여 상기 강유전체 패턴(157a) 내로 확산되는 것을 차단할 수 있다. 즉, 상기 도전성 보호 패턴(145a)이 상기 강유전체 커패시터(160)의 하부를 덮음에 따라, 외부로부터의 수소원자들이 상기 강유전체 커패시터(160)의 하부를 통하여 상기 강유전체 패턴(157a) 내로 확산되는 것을 차단할 수 있다. 또한, 상기 도전성 보호 패턴(145a)은 상기 하부 전극(156a)과 상기 콘택 플러그(141) 사이에 미세한 틈이 발생하는 것을 방지한다.
상기 강유전체 커패시터(160)를 갖는 기판 상에 절연성 보호막(165)을 형성한다. 상기 절연성 보호막(165)은 절연성 산화막으로 형성될 수 있다. 예를 들어, 상기 절연성 보호막(165)은 알루미늄 산화막(Al2O3 layer), 실리콘산질화막(SiON layer) 및 실리콘 질화막(SiN layer) 중 적어도 하나를 포함하도록 형성될 수 있다. 상기 절연성 보호막(165)은 외부로부터의 수소원자들이 상기 강유전체 커패시터(160), 특히 상기 강유전체 패턴(157a) 내로 확산하는 것을 차단한다.
따라서, 상기 절연성 보호막(165) 및 상기 도전성 보호 패턴(145a)이 상기 커패시터(160) 전체를 감싸므로, 외부로부터의 수소원자들이 상기 강유전체 커패시터(160) 내로 확산하는 것을 효과적으로 차단한다. 또한, 상기 도전성 보호 패턴(145a)이 상기 하부 전극(156a)과 상기 콘택 플러그(141) 사이에 형성됨으로써, 상기 하부 전극(156a)과 상기 콘택 플러그(141) 사이에 미세한 틈이 발생하는 것을 방지한다.
다음으로, 도 4a 내지 도 4c를 참조하여 본 발명의 다른 실시예에 따른 강유전체 메모리 소자의 제조방법을 설명하기로 한다.
도 4a를 참조하면, 도 3a 에 도시된 바와 같은 기판을 준비한다. 도 3a에 도시된 기판, 즉 상기 층간절연막(131) 내에 상기 콘택 홀(131a)이 형성된 기판에 대하여 앞의 실시예에서 도 3a를 참조하여 상세히 설명하였으므로 자세한 설명은 생략하기로 한다. 상기 콘택 홀(131a)을 부분적으로 채우는 금속 플러그(235)를 형성할 수 있다. 상기 금속 플러그(235)는 텅스텐 플러그로 형성될 수 있다. 상기 금속 플러그(235)를 형성하는 것은 상기 콘택 홀(131a)을 갖는 기판 상에 텅스텐막과 같은 금속막을 형성하고, 화학기계적 연마 공정을 이용하여 상기 층간절연막(131)이 노출될때까지 상기 금속막을 평탄화하고, 상기 평탄화된 금속막을 에치백하여 상기 콘택 홀(131a)에 리세스 영역을 형성하는 것을 포함할 수 있다.
상기 층간절연막(131) 상에 상기 콘택 홀(131a)의 나머지 부분을 채우는 예비 도전성 보호막(240)을 형성할 수 있다. 상기 예비 도전성 보호막(240)은 도전성 산화막으로 형성될 수 있다. 예를 들어, 상기 예비 도전성 보호막(240)은 SrRuO3 막, Y2(Ba,Cu)O5 막, (La,Sr)CoO3 막, LaNiO3 막 및 RuO2 막 중에서 적어도 하나를 포함하도록 형성될 수 있다.
도 4b를 참조하면, 부분적 화학기계적 연마(partially chemical mechanical polishing) 공정을 이용하여 상기 예비 도전성 보호막(240)을 부분적으로 평탄화할 수 있다. 그 결과, 상기 층간절연막(131)을 덮는 평탄화된 도전성 보호막(240a)이 형성될 수 있다. 상기 도전성 보호막(240a)은 하부로 연장된 하부 연장부(240b)를 포함할 수 있다. 즉, 상기 하부 연장부(240b)는 상기 금속 플러그(235)와 함께 상기 콘택 홀(131a)을 채울 수 있다. 따라서, 상기 콘택 홀(131a)을 차례로 채우는 상기 금속 플러그(235) 및 상기 하부 연장부(240b)는 콘택 플러그를 형성할 수 있다. 여기서, 상기 하부 연장부(240b)는 버퍼 플러그로 정의할 수 있다.
도 4c를 참조하면, 상기 도전성 보호막(240a) 상에 차례로 적층된 하부 도전막, 강유전체막, 상부 도전막을 형성할 수 있다. 이어서, 상기 상부 도전막, 강유전체막, 하부 도전막 및 도전성 보호막(240a)을 차례로 패터닝하여 차례로 적층된 도전성 보호 패턴(245a), 하부 전극(256a), 강유전체 패턴(257a) 및 상부 전극(259a)을 형성할 수 있다. 여기서, 상기 하부 전극(256a)은 차례로 적층된 제1 도전 패턴(250a) 및 제2 도전 패턴(255a)으로 형성될 수 있다. 상기 제1 도전 패턴(250a)은 상기 제2 도전 패턴(255a)의 산화를 방지하고, 상기 제2 도전 패턴(255a)을 구성하는 원소들이 하부로 확산되는 것을 방지하고, 하부의 물질막들을 구성하는 원소들이 상기 제2 도전 패턴(255a) 내로 확산되는 것을 방지하는 장벽(barrier) 역할을 할 수 있다. 차례로 적층된 상기 하부 전극(256a), 상기 강유전체 패턴(257a) 및 상기 상부 전극(259a)은 강유전체 커패시터(260)를 구성할 수 있다.
상기 도전성 보호 패턴(145a) 및 상기 도전성 보호 패턴(145a)으로부터 하부로 연장된 상기 하부 연장부, 즉 상기 버퍼 플러그(240b)는 상기 강유전체 커패시터(260) 하부를 통하여 수소원자들이 상기 강유전체 패턴(257a) 내로 침투하는 것을 방지한다. 즉, 상기 도전성 보호 패턴(245a)이 상기 강유전체 커패시터(260)의 하부를 덮음에 따라, 외부로부터의 수소원자들이 상기 강유전체 커패시터(260)의 하부를 통하여 상기 강유전체 패턴(257a) 내로 침투하는 것을 방지할 수 있다.
상기 강유전체 커패시터(260)를 갖는 기판 상에 절연성 보호막(265)을 형성한다. 상기 절연성 보호막(265)은 절연성 산화막으로 형성될 수 있다. 예를 들어, 상기 절연성 보호막(265)은 알루미늄 산화막(Al2O3 layer), 실리콘산질화막(SiON layer) 및 실리콘 질화막(SiN layer) 중 적어도 하나를 포함하도록 형성될 수 있다. 상기 절연성 보호막(265)은 외부로부터의 수소원자들이 상기 강유전체 커패시터(160), 특히 상기 강유전체 패턴(257a) 내로 확산하는 것을 차단한다. 따라서, 상기 절연성 보호막(265) 및 상기 도전성 보호 패턴(245a)이 상기 커패시터(260) 전체를 감싸므로, 외부로부터의 수소원자들이 상기 강유전체 커패시터(260) 내로 확산하는 것을 효과적으로 차단한다.
상술한 바와 같이 본 발명에 따르면, 하부 전극과 콘택 플러그 사이에 열적으로 안정하고 수소를 차단할 수 있는 도전성 산화막으로 이루어진 도전성 보호 패턴이 제공된다. 상기 도전성 보호 패턴은 금속 물질로 이루어진 콘택 플러그와 콘택 플러그를 덮는 하부 전극 사이에 개재되도록 제공된다. 따라서, 열적으로 안정한 상기 도전성 보호 패턴을 제공함으로써, 후속 공정들을 진행하는 동안 발생하는 열 변화에 의해 콘택 플러그와 하부 전극 사이에 미세한 틈이 발생하는 것을 방지할 수 있다. 상기 도전성 보호 패턴은 강유전체 커패시터의 하부를 덮도록 제공된다. 더 나아가, 상기 강유전체 커패시터의 상부 및 측부를 덮는 절연성 보호막이 제공된다. 상기 도전성 보호 패턴 및 상기 절연성 보호막이 상기 강유전체 커패시터 전체를 감싸므로 인하여, 외부의 수소 이온들이 상기 강유전체 커패시터 내로 확산되는 것을 방지할 수 있다. 결과적으로, 상기 강유전체 커패시터들의 분극 특성(polarization characteristics)이 저하되는 것을 방지함과 아울러 강유전체 메모리 소자의 전기적 특성이 저하되는 것을 방지할 수 있다.

Claims (20)

  1. 반도체 기판 상의 층간절연막;
    상기 층간절연막을 관통하되, 차례로 적층된 금속 플러그 및 버퍼 플러그로 이루어진 콘택 플러그;
    상기 콘택 플러그를 덮되, 도전성 산화막으로 이루어진 도전성 보호 패턴; 및
    상기 도전성 보호 패턴 상에 제공된 금속 패턴을 포함하는 콘택 구조체.
  2. 제 1 항에 있어서,
    상기 금속 플러그는 텅스텐 플러그인 것을 특징으로 하는 콘택 구조체.
  3. 제 1 항에 있어서,
    상기 버퍼 플러그는 금속 질화물 플러그 또는 도전성 산화물 플러그인 것을 특징으로 하는 콘택 구조체.
  4. 제 1 항에 있어서,
    상기 버퍼 플러그와 상기 도전성 보호 패턴은 한 공정에 의해 형성된 동일한 물질로 이루어진 것을 특징으로 하는 콘택 구조체.
  5. 제 1 항에 있어서,
    상기 도전성 보호 패턴은 SrRuO3막, Y2(Ba,Cu)O5막, (La,Sr)CoO3막, LaNiO3막 및 RuO2막 중 적어도 하나를 포함하는 콘택 구조체.
  6. 반도체 기판 상의 층간절연막;
    상기 층간절연막을 관통하되, 차례로 적층된 금속 플러그 및 버퍼 플러그로 이루어진 콘택 플러그;
    상기 콘택 플러그를 덮되, 도전성 산화막으로 이루어진 도전성 보호 패턴;
    상기 도전성 보호 패턴 상에 차례로 적층된 하부 전극, 강유전체 패턴 및 상부 전극; 및
    차례로 적층된 상기 하부 전극, 상기 강유전체 패턴 및 상기 상부 전극을 덮는 절연성 보호막을 포함하는 강유전체 메모리 소자.
  7. 제 6 항에 있어서,
    상기 금속 플러그는 텅스텐 플러그인 것을 특징으로 하는 강유전체 메모리 소자.
  8. 제 6 항에 있어서,
    상기 버퍼 플러그는 금속 질화물 플러그 또는 도전성 산화물 플러그인 것을 특징으로 하는 강유전체 메모리 소자.
  9. 제 8 항에 있어서,
    상기 금속 질화물 플러그는 TiN 플러그 또는 TiAlN 플러그 이고,
    상기 도전성 산화물 플러그는 SrRuO3 플러그, Y2(Ba,Cu)O5 플러그, (La,Sr)CoO3 플러그, LaNiO3 플러그 또는 RuO2 플러그인 것을 특징으로 하는 강유전체 메모리 소자.
  10. 제 6 항에 있어서,
    상기 도전성 산화막은 SrRuO3막, Y2(Ba,Cu)O5막, (La,Sr)CoO3막, LaNiO3막 및 RuO2막 중 적어도 하나를 포함하는 강유전체 메모리 소자.
  11. 제 6 항에 있어서,
    상기 하부 전극은 차례로 적층된 제1 도전 패턴 및 제2 도전 패턴으로 이루어지되, 상기 제1 도전 패턴은 TiN 막, TiSiN 막, TaN 막, TiAlN 막 및 TaAlN 막 중 적어도 하나를 포함하고, 상기 제2 도전 패턴은 백금막(Pt layer), 루테늄막(Ru layer), 이리듐막(Ir layer) 및 이리듐 산화막(IrO2 layer) 중 적어도 하나를 포함 하는 강유전체 메모리 소자.
  12. 제 6 항에 있어서,
    상기 버퍼 플러그와 상기 도전성 보호 패턴은 한 공정에 의해 형성된 동일한 물질로 이루어진 것을 특징으로 하는 강유전체 메모리 소자.
  13. 제 6 항에 있어서,
    상기 절연성 보호막은 알루미늄 산화막(Al2O3 layer), 실리콘산질화막(SiON layer) 및 실리콘 질화막(SiN layer) 중 적어도 하나를 포함하는 강유전체 메모리 소자.
  14. 반도체 기판 상에 콘택 홀을 갖는 층간절연막을 형성하고,
    상기 콘택 홀을 차례로 채우는 금속 플러그 및 버퍼 플러그로 이루어진 콘택 플러그를 형성하고,
    상기 콘택 플러그를 갖는 기판 상에 도전성 산화막으로 이루어진 도전성 보호막을 형성하고,
    상기 도전성 보호막 상에 차례로 적층된 하부 도전막, 강유전체막 및 상부 도전막을 형성하고,
    상기 상부 도전막, 강유전체막, 하부 도전막 및 도전성 보호막을 차례로 패 터닝하여 상기 콘택 플러그 상에 차례로 적층된 도전성 보호 패턴, 하부 전극, 강유전체 패턴 및 상부 전극을 형성하고,
    상기 도전성 보호 패턴, 상기 하부 전극, 상기 강유전체 패턴 및 상기 상부 전극을 갖는 기판 상에 절연성 보호막을 형성하는 것을 포함하는 강유전체 메모리 소자의 제조방법.
  15. 제 14 항에 있어서,
    상기 버퍼 플러그는 금속 질화막 또는 도전성 산화막으로 형성되는 것을 특징으로 하는 강유전체 메모리 소자의 제조방법.
  16. 제 14 항에 있어서,
    상기 도전성 산화막은 SrRuO3막, Y2(Ba,Cu)O5막, (La,Sr)CoO3막, LaNiO3막 및 RuO2막 중 적어도 하나를 포함하도록 형성되는 것을 특징으로 하는 강유전체 메모리 소자의 제조방법.
  17. 제 14 항에 있어서,
    상기 콘택 플러그를 형성하는 것은
    상기 콘택 홀을 갖는 층간절연막 상에 금속막을 형성하고,
    상기 층간절연막이 노출될 때까지 상기 금속막을 평탄화하고,
    상기 평탄화된 금속막을 에치 백 하여 상기 콘택 홀을 부분적으로 채우는 금속 플러그를 형성하고,
    상기 금속 플러그를 갖는 기판 상에 버퍼 도전막을 형성하고,
    상기 버퍼 도전막을 평탄화하여 상기 콘택 홀의 나머지 부분을 채우는 버퍼 플러그를 형성하는 것을 포함하는 강유전체 메모리 소자의 제조방법.
  18. 제 14 항에 있어서,
    상기 버퍼 플러그는 상기 도전성 보호막을 형성하는 동안에 같이 형성되는 것을 특징으로 하는 강유전체 메모리 소자의 제조방법.
  19. 제 18 항에 있어서,
    상기 콘택 플러그 및 상기 도전성 보호막을 형성하는 것은
    상기 콘택 홀을 부분적으로 채우는 금속 플러그를 형성하고,
    상기 콘택 홀의 나머지 부분을 채우며 상기 층간절연막을 덮는 도전성 산화막을 형성하고,
    부분적 화학기계적 연마 공정을 이용하여 상기 도전성 산화막이 상기 층간절연막 상에 잔존하도록 부분 평탄화하는 것을 포함하는 강유전체 메모리 소자의 제조방법.
  20. 제 14 항에 있어서,
    상기 하부 도전막은 차례로 적층된 제1 도전막 및 제2 도전막으로 형성하되, 상기 제1 도전막은 TiN 막, TiSiN 막, TaN 막, TiAlN 막 및 TaAlN 막 중 적어도 하나를 포함하도록 형성되고, 상기 제2 도전막은 백금막(Pt layer), 루테늄막(Ru layer), 이리듐막(Ir layer) 및 이리듐 산화막(IrO2 layer) 중 선택된 적어도 하나를 포함하도록 형성되는 것을 특징으로 하는 강유전체 메모리 소자의 제조방법.
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