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JPH09260600A - 半導体メモリ素子の製造方法 - Google Patents

半導体メモリ素子の製造方法

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Publication number
JPH09260600A
JPH09260600A JP8062545A JP6254596A JPH09260600A JP H09260600 A JPH09260600 A JP H09260600A JP 8062545 A JP8062545 A JP 8062545A JP 6254596 A JP6254596 A JP 6254596A JP H09260600 A JPH09260600 A JP H09260600A
Authority
JP
Japan
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film
memory device
semiconductor memory
lower electrode
capacitor
Prior art date
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Pending
Application number
JP8062545A
Other languages
English (en)
Inventor
Satoru Yamagata
知 山形
Shigeo Onishi
茂夫 大西
Atsushi Kudo
淳 工藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
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Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to JP8062545A priority Critical patent/JPH09260600A/ja
Priority to US08/722,678 priority patent/US5858851A/en
Priority to KR1019960044196A priority patent/KR100244933B1/ko
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    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G9/00—Electrolytic capacitors, rectifiers, detectors, switching devices, light-sensitive or temperature-sensitive devices; Processes of their manufacture
    • H01G9/004—Details
    • H01G9/04—Electrodes or formation of dielectric layers thereon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10D1/60—Capacitors
    • H10D1/68—Capacitors having no potential barriers
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Abstract

(57)【要約】 【課題】 拡散バリア層の酸化により、拡散バリア層と
下部電極とにおける剥離が生じる。 【解決手段】 ポリシリコンプラグ７上にチタン膜８及
びチタン窒化膜９を順次形成する。次に、窒化チタン膜
９を酸化し、窒化チタンを酸化した膜１０を形成する。
その後、下部電極１１、ＰＺＴ膜１２を形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ素子
の製造方法に関し、更に詳しくは、強誘電体薄膜材料或
は高誘電体薄膜材料からなる誘電体膜を有するキャパシ
タを備えた半導体メモリ素子の製造方法に関するもので
ある。
【０００２】
【従来の技術】近年、シリコン酸化膜に比べて大きな誘
電率を有する高誘電体薄膜を利用した半導体メモリ素子
や自発分極をもつ強誘電体薄膜を利用した半導体メモリ
素子が盛んに研究されている。高誘電体材料としては、
ＳＴＯ（ＳｒＴｉＯ3、チタン酸ストロンチウム）、Ｂ
ＳＴＯ（（Ｂａ、Ｓｒ）ＴｉＯ3、チタン酸バリウム・
ストロンチウム）等、強誘電体材料としては、ＰＺＴ
（Ｐｂ（Ｚｒ、Ｔｉ）Ｏ３、チタン酸ジルコン酸鉛）、
ＰｂＴｉＯ３（チタン酸鉛）、ＢａＴｉＯ3（チタン酸
バリウム）、ＰＬＺＴ（（Ｐｂ、Ｌａ）（Ｚｒ、Ｔｉ）
Ｏ3、チタン酸ジルコン酸ランタン鉛）、Ｂｉ系層状酸
化物（ＳｒＢｉ2（ＴａXＮｂ1-X）2Ｏ9、ＢＴＯ（Ｂｉ4
Ｔｉ3Ｏ12））等の酸化物が主であり、中でも現在、最
も有望な不揮発性メモリ用材料として、ＰＺＴやＢｉ系
層状酸化物が精力的に研究されている。
【０００３】図７に第１の従来の半導体メモリ素子の構
造断面図を示す。従来の高誘電体材料或は強誘電体材料
をキャパシタの誘電体膜に用いた半導体メモリ素子で
は、図７に示すように、下部電極２７、誘電体膜２８及
び上部電極３０からなる誘電体キャパシタをゲート電極
２３及びソース／ドレイン領域２４からなる選択トラン
ジスタの上に形成したスタック型構造が採用され、メモ
リセル領域を縮小し、高集積化を可能としている。この
ようなスタック型構造を実現するためには選択トランジ
スタと誘電体キャパシタを接続する配線２６をプラグ構
造とする必要がある。尚、図７において２１は半導体基
板（例えば、ｎ型シリコン基板）、２２は素子分離のた
めのロコス酸化膜、２５、２９、３１は層間絶縁膜、３
３、３４は配線電極を示す。
【０００４】現在、微細コンタクトホールのプラグ材料
としては、ポリシリコン或はタングステンが広く用いら
れている。また、誘電体キャパシタの下部電極材料とし
ては、耐酸化性や耐反応性等の点から白金が用いられて
いる。
【０００５】
【発明が解決しようとする課題】誘電体キャパシタに用
いられている高誘電体膜或は強誘電体膜の形成プロセル
においては、これらを結晶化させて高誘電率或は強誘電
性を得るために、５００〜７００℃の高温酸化性雰囲気
での処理が不可欠である。これらの高集積半導体メモリ
素子の実用化に際して、キャパシタの白金下部電極とポ
リシリコンプラグ或はタングステンプラグとは誘電体膜
形成プロセス中の高温時に反応したり、プラグが酸化し
てコンタクト不良を起こしたり、白金や強誘電体膜中の
鉛やＢｉ等が拡散して、トランジスタ特性が劣化させる
等の問題点があった。このため、上述のプラグと白金下
部電極との間に、熱的に安定で、且つ酸素や白金、鉛や
Ｂｉ等に対して強力なバリア性を有する導電性の拡散バ
リア層が必要となる。
【０００６】例えば、米国特許公報（Ｎｏ．５、００
５、１０２号）には、図８に示すように拡散バリア層と
して、チタン層３４、窒化チタン層３５が用いられてい
るが、チタン層３４や窒化チタン膜３５では、６００℃
で酸素アニールを行った場合、拡散バリアが酸化され、
拡散バリアにストレス変化が生じるため、このストレス
変化を緩和するために、下部電極とＴｉＮ膜との界面で
剥離が生じる。このストレス変化は、例えば、ＴｉＮ膜
では室温で５×１０9ｄｙｎｅ／ｃｍ2付近の引っ張り応
力をもつが、ＰＺＴ膜の結晶化時におこるＴｉＮ膜の酸
化に起因する体積膨張により圧縮応力に変化するために
生じるものである。
【０００７】また、拡散バリア層として、チタン層３４
や窒化チタン層３５等が用いられる場合、これらは、柱
状の結晶構造をとるため、粒界を伝って酸素や鉛やＢ
ｉ、白金等が拡散し易く、十分なバリア特性を得ようと
すると少なくとも２０００Å以上の膜厚が必要であり、
このため、キャパシタ領域の段差が大きくなり、高集積
化を阻害するという問題があり、これらが実用化に際し
て大きな問題となっていた。
【０００８】更に、特開平４−８５８７８号公報には、
下部電極にＩＴＯ膜が用いられているが、ＩＴＯ膜は５
００℃以上の高温では劣化し、特に強誘電体の焼結温度
６００℃では抵抗値が上がるという問題点があった。
【０００９】本発明は、拡散バリア層の酸化による剥離
を抑え、ポリシリコンプラグ等との密着性が良好で、顕
著なバリア性を有する半導体メモリ素子を提供すること
を目的とする。
【００１０】
【課題を解決するための手段】請求項１記載の本発明の
半導体メモリ素子の製造方法は、高誘電体膜または強誘
電体膜を有するキャパシタと、該キャパシタの下部電極
と導電性プラグにより接続されたトランジスタとを備え
た半導体メモリ素子の製造方法において、上記プラグ上
に金属窒化酸化物からなる導電性の拡散バリア層を形成
した後、上記下部電極を形成することを特徴とするもの
である。
【００１１】また、請求項２記載の本発明の半導体メモ
リ素子の製造方法は、高誘電体膜または強誘電体膜を有
するキャパシタと、該キャパシタの下部電極と導電性プ
ラグにより接続されたトランジスタとを備えた半導体メ
モリ素子の製造方法において、上記プラグ上に金属窒化
物からなる導電性の拡散バリア層を形成した後、該拡散
バリア層に酸化処理を施し、少なくとも表面に上記金属
窒化酸化物を形成した後、上記下部電極を形成すること
を特徴とするものである。
【００１２】更に、請求項３記載の半導体メモリ素子の
製造方法は、上記金属窒化物が窒化チタンであることを
特徴とする、請求項２記載の半導体メモリ素子の製造方
法である。
【００１３】
【発明の実施の形態】以下、実施の形態に基づいて本発
明について詳細に説明する。
【００１４】図１乃至図５は本発明の一実施の形態の半
導体メモリ素子の製造工程図であり、図６は本発明の一
実施の形態の半導体メモリ素子により得られたヒステリ
シスループを示す図である。
【００１５】図１乃至図５において、１はｎ型シリコン
基板、２はシリコン基板１の表面に形成された素子分離
のためのロコス酸化膜、３はゲート酸化膜、４はゲート
電極、５はソース／ドレイン領域、６はシリコン基板１
上に層間絶縁膜として形成された第１のシリコン酸化
膜、７はシリコン基板１と白金下部電極９とのコンタク
トを取るために形成されたポリシリコンプラグ、８はポ
リシリコンプラグ７と窒化チタン膜９とのコンタクト特
性を向上させるためのチタン膜、９は拡散バリア層とし
て形成された窒化チタン膜、１０はポリシリコンプラグ
７上に拡散バリア層として形成された、窒化チタン膜９
を酸化させた膜、１１は窒化チタン膜を酸化させた膜１
０上に形成された白金下部電極、１２は白金下部電極９
上に形成された強誘電体膜であるＰＺＴ膜、１３は層間
絶縁膜として形成された第２のシリコン酸化膜、１４は
ＰＺＴ膜１１上に形成された白金上部電極、１５は層間
絶縁膜として形成された第３のシリコン酸化膜、１６は
白金上部電極１４とのコンタクトを取るために形成され
た第１のアルミニウム引き出し電極、１７はシリコン基
板１とのコンタクトを取るために形成された第２のアル
ミニウム引き出し電極である。尚、本実施の形態はｎ型
シリコン基板１について述べるが、本発明はこれに限定
されるものではない。
【００１６】以下、図１乃至図５を用いて、本発明の一
実施の形態の半導体メモリ素子の製造工程を説明する。
【００１７】まず、シリコン基板１の表面に膜厚が約５
０００Åのロコス酸化膜２を形成し、素子分離領域を形
成する。次に、ゲート酸化膜３、ゲート電極４及びソー
ス／ドレイン領域５等からなる選択トランジスタを形成
した後、層間絶縁膜としてＣＶＤ法で第１のシリコン酸
化膜６を約５０００Å程度成膜し、続いて、直径約０．
５μｍのコンタクトホールを形成する（図１）。
【００１８】次に、ＣＶＤ法でポリシリコンを埋め込ん
だ後、ＣＭＰ法で表面を平坦化し、ポリシリコンプラグ
７を形成する。
【００１９】次に、ポリシリコンプラグ７上に、ＤＣマ
グネトロンスパッタ法で膜厚約３００Åのチタン膜８を
成膜し、更にマグネトロン反応性スパッタ法で膜厚約１
５００Åの窒化チタン膜９を成膜した後、酸化雰囲気中
で高温処理することにより、窒化チタン膜９の酸化を行
い、窒化チタンを酸化した膜１０の形成を行う（図
２）。
【００２０】上記工程で形成された窒化チタンを酸化し
た膜１０の組成は、ＴｉＮxＯyで表される。この成膜工
程は、まず、マグネトロン反応性スパッタ法で膜厚約１
５００Åの窒化チタン膜９を成膜する。成膜条件は１０
Ｗ／ｃｍ2、成膜圧を４ｍｔｏｒｒ、Ａｒ：Ｎ2＝１：１
とする。次に、この窒化チタン膜９を５００〜７００
℃、Ｎ2：Ｏ2＝４：１の熱処理を行うことにより酸化す
る。温度、時間、酸素分圧等を変えることにより、窒化
チタンを酸化した膜１０の組成を変えることができる。
尚、図２においては、窒化チタン膜９全体を酸化した例
を示したが、熱処理により窒化チタン膜の表面部分のみ
を酸化することも可能であり、白金下部電極１１の剥離
等の問題はこの構成であっても解決される。
【００２１】次に、ＤＣマグネトロンスパッタ法で膜厚
約１０００Åの白金下部電極１１を成膜する。次に、ゾ
ルゲル法を用いて、膜厚が約２０００ÅのＰＺＴ膜１２
を成膜する。このＰＺＴ膜１２の成膜方法は、まず、２
−メトキシエタノールを溶媒として酢酸鉛、チタン（I
V）イソプロポキシド、ジルコニウムイソプロポキシド
をそれぞれＰｂ：Ｔｉ：Ｚｒ＝１００：５２：４８とな
るように溶解して、ゾルゲル原料溶液とし、この原料溶
液をスピンナーを用いて回転数を３０００ｒｐｍとして
塗布し、大気中で１５０℃、１０分間の乾燥を行った
後、大気中で、４００℃で３０分間の仮焼結を行う。そ
の後、６００〜６５０℃で３０分間、窒素と酸素との混
合雰囲気中で結晶化を行う。この際、窒素と酸素との流
量比は、窒素流量／酸素流量＝４／１とする。
【００２２】次に、ＰＺＴ膜１２と白金下部電極１１と
窒化チタンを酸化した膜１０をドライエッチング法で、
例えば、２．６μｍ角の大きさに加工する（図３）。そ
の後、層間絶縁膜として、ＣＶＤ法を用いて、第２のシ
リコン酸化膜１３を成膜した後、コンタクトホールを形
成し、強誘電体キャパシタの白金上部電極１４をＤＣマ
グネトロンスパッタリング法により約１０００Å形成す
る（図４）。
【００２３】次に、白金上部電極１４を塩素ガスを用い
たドライエッチング法で加工し、ＣＶＤ法を用いて第３
のシリコン酸化膜１５を成膜した後、コンタクトホール
を形成し、強誘電体キャパシタの白金上部電極１４から
のアルミニウム引き出し電極１６及びシリコン基板１か
らのアルミニウム引き出し電極１７をＤＣマグネトロン
スパッタリング法にて形成した（図５）。
【００２４】上述の工程により作成された強誘電体膜を
有するキャパシタの白金上部電極１４からのアルミニウ
ム引き出し電極１６とシリコン基板１からのアルミニウ
ム引き出し電極１７との間に三角波を印加することによ
り、図６に示すヒステリシスループが得られた。尚、こ
の印加した三角波は、５Ｖで周波数は７５Ｈｚとした。
図３に示すように強誘電体キャパシタとして用いるのに
十分な大きさの強誘電性が得られており、ヒステリシス
ループの対称性が崩れていないことから、シリコン基板
１と白金下部電極１１との間のコンタクトが十分取れて
いることが示されている。
【００２５】また、上述の方法で、ＰＺＴ膜１２を形成
した後、フッ酸を用いて、ＰＺＴ膜１２を除去し、白金
下部電極１１から引き出し電極を形成し、シリコン基板
１と白金下部電極１１との間のコンタクト抵抗を測定し
たところ、ＰＺＴ膜１２の形成前と同程度の抵抗（約１
００Ω）であり、コンタクト不良は全く起こっていない
ことが分かった。
【００２６】上述の実施の形態において、誘電体膜の成
膜方法として、ゾルゲル法を用いているが、真空蒸着
法、反応性マグネトロンスパッタ法、ＭＯＣＶＤ法等の
方法を用いてもよい。また、本実施の形態において、強
誘電体薄膜としてＰＺＴ膜を用いているが、ＰｂＴｉＯ
3、（ＰｂxＬａ1-x）ＴｉＯ3、（ＰｂxＬａ1-x）（Ｚｒ
yＴｉ1-y）Ｏ3、Ｂｉ4Ｔｉ3Ｏ12、ＢａＴｉＯ3、ＢａＭ
ｇＦ4、ＬｉＮｂＯ3、ＬｉＴａＯ3、ＳｒＢｉ2Ｔｉ
2Ｏ9、ＹＭｎＯ3、Ｓｒ2Ｎｂ2Ｏ7、ＳｒＢｉ2（ＴａxＮ
ｂ1-x）2Ｏ9、Ｂｉ4Ｔｉ3Ｏ12等においても、また、高
誘電体薄膜として、（ＢａxＳｒ1-x）ＴｉＯ3、ＳｒＢ
ｉ4Ｔｉ4Ｏ15等においても同様に十分な拡散バリア効果
が得られる。
【００２７】更に、本実施の形態において、下部電極材
料として白金を用いているが、この他の金属や窒化物
や、ＲｕＯ2、ＩｒＯ2等の導電性酸化物を用いた場合で
も同様の効果が得られ、また、コンタクトプラグ材料と
して、ポリシリコン以外にもタングステン等を用いた場
合でも同様な効果が得られた。更に、拡散バリア層とし
て、窒化チタンを酸化したものを用いているが、ＴｉＯ
Ｎ膜を、ＰＶＤ法やＣＶＤ法等により形成しても、同様
な効果が得られた。
【００２８】
【発明の効果】以上、詳細に説明したように、本発明を
用いることにより、拡散バリア層は、下部電極形成時に
は、酸化物であり、結晶化のため等の熱処理で酸化され
ないので、高温酸化雰囲気でも安定であり、ストレス変
化による下部電極の剥離の問題が起きない。
【００２９】また、粒状の結晶構造をもつため、薄膜で
酸素や鉛やＢｉや白金等に対して、顕著なバリア特性を
有する。そのため、ＰＺＴ等の強誘電体膜や高誘電体膜
の結晶化温度を高くすることができ、強誘電体膜や高誘
電体膜の結晶化を十分に行うことができるので、強誘電
体膜や高誘電体膜を有するメモリ素子の実現に極めて有
効である。
【図面の簡単な説明】
【図１】本発明の一の実施の形態の半導体メモリ素子の
一部製造工程図である。
【図２】本発明の一の実施の形態の半導体メモリ素子の
一部製造工程図である。
【図３】本発明の一の実施の形態の半導体メモリ素子の
一部製造工程図である。
【図４】本発明の一の実施の形態の半導体メモリ素子の
一部製造工程図である。
【図５】本発明の一の実施の形態の半導体メモリ素子の
一部製造工程図である。
【図６】本発明の一実施の形態の半導体メモリ素子によ
り得られたヒステリシスループを示す図である。
【図７】第１の従来技術による半導体メモリ素子の構造
断面図である。
【図８】第２の従来技術による半導体メモリ素子の構造
断面図である。
【符号の説明】
１ ｎ型シリコン基板 ２ ロコス酸化膜 ３ ゲート酸化膜 ４ ゲート電極 ５ ソース／ドレイン領域 ６ 第１のシリコン酸化膜 ７ ポリシリコンプラグ ８ チタン膜 ９ 窒化チタン膜 １０ 窒化チタンを酸化させた膜 １１ 白金下部電極 １２ ＰＺＴ膜 １３ 第２のシリコン酸化膜 １４ 白金上部電極 １５ 第３のシリコン酸化膜 １６ 第１のアルミニウム引き出し電極 １７ 第２のアルミニウム引き出し電極

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 高誘電体膜または強誘電体膜を有するキ
    ャパシタと、該キャパシタの下部電極と導電性プラグに
    より接続されたトランジスタとを備えた半導体メモリ素
    子の製造方法において、 上記プラグ上に金属窒化酸化物からなる導電性の拡散バ
    リア層を形成した後、上記下部電極を形成することを特
    徴とする、半導体メモリ素子の製造方法。
  2. 【請求項２】 高誘電体膜または強誘電体膜を有するキ
    ャパシタと、該キャパシタの下部電極と導電性プラグに
    より接続されたトランジスタとを備えた半導体メモリ素
    子の製造方法において、 上記プラグ上に金属窒化物からなる導電性の拡散バリア
    層を形成した後、該拡散バリア層に酸化処理を施し、少
    なくとも表面に上記金属窒化酸化物を形成した後、上記
    下部電極を形成することを特徴とする、半導体メモリ素
    子の製造方法。
  3. 【請求項３】 上記金属窒化物が窒化チタンであること
    を特徴とする、請求項２記載の半導体メモリ素子の製造
    方法。
JP8062545A 1996-03-19 1996-03-19 半導体メモリ素子の製造方法 Pending JPH09260600A (ja)

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