[go: up one dir, main page]

JP4535076B2 - 強誘電体キャパシタとその製造方法 - Google Patents

強誘電体キャパシタとその製造方法 Download PDF

Info

Publication number
JP4535076B2
JP4535076B2 JP2007064596A JP2007064596A JP4535076B2 JP 4535076 B2 JP4535076 B2 JP 4535076B2 JP 2007064596 A JP2007064596 A JP 2007064596A JP 2007064596 A JP2007064596 A JP 2007064596A JP 4535076 B2 JP4535076 B2 JP 4535076B2
Authority
JP
Japan
Prior art keywords
ferroelectric
layer
film
ferroelectric layer
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2007064596A
Other languages
English (en)
Other versions
JP2008227216A (ja
Inventor
真久 縄野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP2007064596A priority Critical patent/JP4535076B2/ja
Priority to US12/045,135 priority patent/US8345461B2/en
Publication of JP2008227216A publication Critical patent/JP2008227216A/ja
Application granted granted Critical
Publication of JP4535076B2 publication Critical patent/JP4535076B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02197—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides the material having a perovskite structure, e.g. BaTiO3
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H01G4/08—Inorganic dielectrics
    • H01G4/085—Vapour deposited
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H01G4/08—Inorganic dielectrics
    • H01G4/12—Ceramic dielectrics
    • H01G4/1209—Ceramic dielectrics characterised by the ceramic dielectric material
    • H01G4/1218—Ceramic dielectrics characterised by the ceramic dielectric material based on titanium oxides or titanates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/33—Thin- or thick-film capacitors (thin- or thick-film circuits; capacitors without a potential-jump or surface barrier specially adapted for integrated circuits, details thereof, multistep manufacturing processes therefor)
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31691—Inorganic layers composed of oxides or glassy oxides or oxide based glass with perovskite structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/60—Capacitors
    • H10D1/68—Capacitors having no potential barriers
    • H10D1/682—Capacitors having no potential barriers having dielectrics comprising perovskite structures
    • H10D1/688—Capacitors having no potential barriers having dielectrics comprising perovskite structures comprising barrier layers to prevent diffusion of hydrogen or oxygen
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02266—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by physical ablation of a target, e.g. sputtering, reactive sputtering, physical vapour deposition or pulsed laser deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02282—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process liquid deposition, e.g. spin-coating, sol-gel techniques, spray coating

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Materials Engineering (AREA)
  • Semiconductor Memories (AREA)

Description

本発明は、強誘電体キャパシタとその製造方法に関する。
強誘電体メモリ装置（ＦｅＲＡＭ）は、強誘電体材料の自発分極を利用した低電圧及び高速動作が可能な不揮発性メモリであり、メモリセルが１トランジスタ／１キャパシタ（１Ｔ／１Ｃ）で構成できる。そのため、ＤＲＡＭ並の集積化が可能であることから、大容量の不揮発性メモリとして期待されている。
ここで、強誘電体キャパシタを構成する強誘電体膜の形成材料、すなわち強誘電体材料としては、ＡＢＯ３の一般式で示されるペロブスカイト型の結晶構造を有するもの、具体的にはチタン酸ジルコン酸鉛（Ｐｂ（Ｚｉ，Ｔｉ）Ｏ３：ＰＺＴ）などが一般的である。
ところで、次世代の強誘電体メモリでは、強誘電体膜をＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition：有機金属化学気相堆積）法で成膜することが望まれている。これは、従来のスパッタ法による成膜では得られる強誘電体膜の結晶配向性が不十分であり、より良好な強誘電体性が得られないことから、結晶配向性の良好な強誘電体膜が望まれているからである。
このような要求に応える技術として、特許文献１の技術が提案されている。この技術は、アモルファス相の第１の強誘電体膜を結晶化させ、その後、この第１の強誘電体膜の上面に結晶相の第２の強誘電体膜を堆積する方法であり、第２の強誘電体膜を、ＭＯＣＶＤ法で堆積・形成するようにしている。
特開２００３−２１８３５号公報
ところが、本発明者は前記のＭＯＣＶＤ法による強誘電体膜について鋭意研究した結果、ＰＺＴをＭＯＣＶＤ法で成膜し、強誘電体膜を形成することで得られる強誘電体キャパシタは、リーク電流が多いという欠点を有していることが分かった。リーク電流が多いことの原因については明らかではないものの、ＭＯＣＶＤ法で成膜されたＰＺＴ膜のモフォロジー荒れに起因するものと考えられる。なお、このモフォロジー荒れは、ＭＯＣＶＤ法で成膜されたＰＺＴ膜の表面に部分的に異なる結晶面が露出してしまい、この異なる結晶面が露出した部分が突起となることにより、ＰＺＴ膜表面に凹凸が形成されることで生じると考えられる。
本発明は前記事情に鑑みてなされたもので、その目的とするところは、リーク電流が低減され、しかも強誘電体膜の結晶配向性がより良好な強誘電体キャパシタと、その製造方法を提供することある。
本発明者は、ＭＯＣＶＤ法によるＰＺＴ膜の表面をゾルゲル法による第２の強誘電体層で覆うことにより、ＭＯＣＶＤ法によるＰＺＴ膜の表面の凹凸（モフォロジー荒れ）が第２の強誘電体層の表面に反映せず、したがってＰＺＴ膜と第２の強誘電体層とからなる強誘電体膜の表面が平滑になることに着目した。
しかしながら、ゾルゲル法による第２の強誘電体層の形成材料として、その下地となるＭＯＣＶＤ法によるＰＺＴ膜と同じＰＺＴを用いると、反転電荷（ＱＳＷ）は大きくなって強誘電体性は良好になるものの、ＭＯＣＶＤ法によるＰＺＴ膜とゾルゲル法によるＰＺＴ膜との間の界面で電流リークのパスが形成され、これによってリーク電流が十分に低減化されないことが分かった。
また、第２の強誘電体層の形成材料として、ＰＺＴに代えて、ＰＺＴ中のＺｒまたはＴｉの一部をＮｂに置換してなるＰＺＴＮ（Ｐｂ（Ｚｉ，Ｔｉ，Ｎｂ）Ｏ３）を用いると、リーク電流を低減できることが分かったが、その反面、反転電荷（ＱＳＷ）が小さくなり、強誘電体性が低下することも分かった。
そこで、本発明者はこれらの知見に基づき、さらに研究を重ねた結果、本発明を完成させた。
すなわち、本発明の強誘電体キャパシタは、強誘電体膜と、該強誘電体膜を挟持する下部電極及び上部電極とを有する強誘電体キャパシタであって、前記強誘電体膜は、ＡＢＯ３の一般式で示されるペロブスカイト型の結晶構造を有する強誘電体材料が有機金属化学気相堆積法で成膜されて形成されてなる第１の強誘電体層と、ＡＢＯ３の一般式で示されるペロブスカイト型の結晶構造を有する強誘電体材料中の、Ｂサイトの元素の一部がＮｂに置換された強誘電体材料からなる第２の強誘電体層と、ＡＢＯ３の一般式で示されるペロブスカイト型の結晶構造を有する強誘電体材料がゾルゲル法で成膜されて形成されてなる第３の強誘電体層とが、前記下部電極側から順に積層されてなることを特徴としている。
この強誘電体キャパシタによれば、有機金属化学気相堆積法（ＭＯＣＶＤ法）で成膜された第１の強誘電体層の上に、例えばＰＺＴＮからなる第２の強誘電体層が形成され、さらにその上にゾルゲル法で成膜された第３の強誘電体層が積層されて強誘電体膜が形成されているので、第１の強誘電体層の表面に凹凸（モフォロジー荒れ）が形成されても、ゾルゲル法による第３の強誘電体層によってこれの表面、すなわち強誘電体膜の表面は凹凸を形成することなく平滑になり、したがってモフォロジー荒れに起因するリーク電流が低減する。また、これら第１の強誘電体層と第３の強誘電体層との間に、リーク電流が少ないＰＺＴＮ等からなる第２の強誘電体層が形成されているので、ＭＯＣＶＤ法による第１の強誘電体層とゾルゲル法による第３の強誘電体層との間の界面での電流リークパスが第２の強誘電体層によって埋め込まれることにより、リーク電流が低減する。
また、ＭＯＣＶＤ法で第１の強誘電体層が形成されているので、その上に形成される第２の強誘電体層、第３の強誘電体層もそれぞれの下地の結晶配向性を反映させることにより、第１の強誘電体層と同様に結晶配向性が良好となり、したがって強誘電体膜全体が良好な結晶配向性を有することにより、この強誘電体膜を有した強誘電体キャパシタの特性がより良好になる。
また、前記強誘電体キャパシタにおいては、前記第２の強誘電体層が、ＡＢＯ３の一般式で示される強誘電体材料中の、Ｂサイトの元素の１０％以上５０％以下がＮｂに置換されているのが好ましい。
Ｎｂが元素比で１０％以上置換されていることにより、Ｎｂに置換されたことによる、リーク電流の低減効果が十分に発現するようになる。また、５０％以下であることから、反転電荷（ＱＳＷ）が小さくなることによる、強誘電体性の低下が抑えられる。
また、前記強誘電体キャパシタにおいては、前記第１の強誘電体層は、チタン酸ジルコン酸鉛（ＰＺＴ）からなり、前記第２の強誘電体層は、チタン酸ジルコン酸鉛におけるチタンまたはジルコニウムの一部がニオブに置換された材料（ＰＺＴＮ）からなり、第３の強誘電体層はチタン酸ジルコン酸鉛（ＰＺＴ）からなるのが好ましい。
このようにすれば、強誘電体膜の強誘電体性がより良好になり、優れた強誘電体特性を有する強誘電体キャパシタとなる。
本発明の強誘電体キャパシタの製造方法は、強誘電体膜と、該強誘電体膜を挟持する下部電極及び上部電極とを有する強誘電体キャパシタの製造方法であって、前記強誘電体膜を形成する工程は、前記下部電極上に、ＡＢＯ３の一般式で示されるペロブスカイト型の結晶構造を有する強誘電体材料を有機金属化学気相堆積法で成膜し、第１の強誘電体層を形成する工程と、前記第１の強誘電体層上に、ＡＢＯ３の一般式で示されるペロブスカイト型の結晶構造を有する強誘電体材料中の、Ｂサイトの元素の一部がＮｂに置換された強誘電体材料を成膜し、第２の強誘電体層を形成する工程と、前記第２の強誘電体層上に、ＡＢＯ３の一般式で示されるペロブスカイト型の結晶構造を有する強誘電体材料をゾルゲル法で成膜し、第３の強誘電体層を形成する工程と、を備えていることを特徴としている。
この強誘電体キャパシタの製造方法によれば、ＭＯＣＶＤ法で成膜した第１の強誘電体層の上に、例えばＰＺＴＮからなる第２の強誘電体層を形成し、さらにその上にゾルゲル法で成膜した第３の強誘電体層を積層して強誘電体膜を形成するので、前記したように第１の強誘電体層の表面に凹凸（モフォロジー荒れ）が形成されても、ゾルゲル法による第３の強誘電体層によって強誘電体膜の表面を平滑にすることができ、したがってモフォロジー荒れに起因するリーク電流を低減することができる。また、これら第１の強誘電体層と第３の強誘電体層との間に、リーク電流が少ないＰＺＴＮ等からなる第２の強誘電体層を形成するので、ＭＯＣＶＤ法による第１の強誘電体層とゾルゲル法による第３の強誘電体層との間の界面での電流リークパスを第２の強誘電体層によって埋め込まむことにより、リーク電流を低減することができる。
また、ＭＯＣＶＤ法で第１の強誘電体層を形成しているので、その上に形成する第２の強誘電体層、第３の強誘電体層もそれぞれの下地の結晶配向性を反映させることにより、第１の強誘電体層と同様に結晶配向性を良好にし、これにより強誘電体膜全体の結晶配向性を良好にしてこの強誘電体膜を有した強誘電体キャパシタの特性をより良好にすることができる。
以下、本発明を詳しく説明する。
まず、本発明の強誘電体キャパシタの一実施形態を、図面に基づいて説明する。なお、以下の説明に用いる各図面では、各部材を認識可能な大きさとするため、縮尺を適宜変更している。
図１は、本実施形態の強誘電体キャパシタを備えたスタック構造の強誘電体メモリ装置を、模式的に示す拡大断面図であり、図１において符号１は強誘電体メモリ装置、３は強誘電体キャパシタである。
強誘電体メモリ装置１は、図１に示すように、半導体基板２と、半導体基板２上に形成された強誘電体キャパシタ３と、この強誘電体キャパシタ３のスイッチングトランジスタ（以下、トランジスタと記す）４とを備えて構成されたものである。
半導体基板２は、例えばシリコン（Ｓｉ）からなるもので、その上面側には二酸化ケイ素（ＳｉＯ２）等からなる層間絶縁膜５が形成されている。そして、層間絶縁膜５のうち後述する第２不純物領域層２４と対応する領域には、層間絶縁膜５を貫通するコンタクトホール５Ａが形成されており、このコンタクトホール５Ａ内には、プラグ６が埋設されている。
プラグ６は、コンタクトホール５Ａ内に充填された導電材料によって形成されたもので、例えばタングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）などからなっている。本実施形態ではＷによって形成されている。
強誘電体キャパシタ３は、層間絶縁膜５及びプラグ６上に形成された下地層１１と、下地層１１上に積層された下部電極１２と、下部電極１２上に積層された強誘電体膜１３と、強誘電体膜１３上に積層された上部電極１４とを備えて構成されたものである。
下地層１１は、プラグ６と導通する導電膜１５と、導電膜１５上に積層されたバリア層１６とを備えて構成されたものである。
導電膜１５は、例えば窒化チタン（ＴｉＮ）で構成されたものである。窒化チタンは、自己配向性に優れたＴｉを含むことにより、特にプラグ６上においても良好な結晶配向性を有し、したがってこの上に形成される各層の結晶配向性をより良好にする機能を有している。
バリア層１６は、結晶質を含んで導電性を有すると共に、酸素バリア性を有する材料からなり、例えばＴｉＡｌＮ、ＴｉＡｌ、ＴｉＳｉＮ、ＴｉＮ、ＴａＮ、ＴａＳｉＮなどからなるものである。本実施形態ではＴｉＡｌＮによって形成されている。
下部電極１２は、例えばＩｒ（イリジウム）、Ｐｔ（白金）、Ｒｕ（ルテニウム）、Ｒｈ（ロジウム）、Ｐｄ（パラジウム）、Ｏｓ（オスミウム）のうちから少なくとも１つまたはこれらの合金あるいはこれらの酸化物からなっている。ここで、下部電極１２は、ＩｒまたはＰｔからなることが好ましく、Ｉｒからなることがより好ましい。なお、下部電極１２は、単層膜であっても、積層した多層膜であってもよい。
そして、下部電極１２が結晶質である場合には、下部電極の結晶配向とバリア層１６の結晶配向が互いに接触する界面においてエピタキシャルの方位関係となることが好ましい。このとき、下部電極１２の結晶配向と強誘電体膜１３の結晶配向とも、互いに接触する界面においてエピタキシャルの方位関係となることが好ましい。
例えば、バリア層１６が立法晶系に属してその結晶配向が（１１１）配向である場合、またはバリア層１６が六方方晶系に属してその結晶配向が（００１）配向である場合、下部電極１２の結晶配向が（１１１）配向であることが好ましい。この構成によれば、下部電極１２上に強誘電体膜１３を形成する際、強誘電体膜１３の結晶配向を（１１１）配向にすることが容易になる。
強誘電体膜１３は、第１の強誘電体層１３ａと第２の強誘電体層１３ｂと第３の強誘電体層１３ｃとが、前記下部電極１２側からこの順に積層されて構成されたものである。
第１の強誘電体層１３ａは、ＡＢＯ３の一般式で示されるペロブスカイト型の結晶構造を有する強誘電体材料からなるもので、後述するようにＭＯＣＶＤ法（有機金属化学気相堆積法）で成膜されて形成されたものである。ここで、前記一般式中のＡは、Ｐｂからなり、Ｐｂの一部がＬａに置換されていてもよい。また、Ｂは、Ｚｒ及びＴｉのうちの少なくとも一方、好ましく両方からなる。具体的には、この第１の強誘電体層１３ａを構成する強誘電体材料としては、ＰＺＴ（チタン酸ジルコン酸鉛）やＳＢＴ、（Ｂｉ，Ｌａ）４Ｔｉ３Ｏ１２（チタン酸ビスマスランタン：ＢＬＴ）などの公知の強誘電体材料からなり、なかでもＰＺＴが好適に用いられる。したがって、本実施形態において第１の強誘電体層１３ａは、ＰＺＴからなっている。
また、このように強誘電体材料としてＰＺＴを用いる場合、前記下部電極１２としては、強誘電体キャパシタ３の信頼性の観点からＩｒを用いるのが好ましい。
また、用いるＰＺＴとしては、より大きな自発分極量を獲得するため、Ｔｉの含有量をＺｒの含有量より多くするのが好ましく、このようにＴｉの含有量をＺｒの含有量より多くすることにより、ヒステリシス特性が良好になる。
第２の強誘電体層１３ｂは、ＡＢＯ３の一般式で示されるペロブスカイト型の結晶構造を有する強誘電体材料中の、Ｂサイトの元素の一部がＮｂに置換された強誘電体材料からなるもので、本実施形態では、ＰＺＴ（チタン酸ジルコン酸鉛）におけるＴｉ（チタン）またはＺｒ（ジルコニウム）の一部がＮｂ（ニオブ）に置換された材料（ＰＺＴＮ）からなっている。ここで、Ｂサイトの元素中に占めるＮｂの割合（元素比）としては、Ｔｉ、Ｚｒ、Ｎｂの全元素量中の１０％以上５０％以下であるのが好ましい。
Ｎｂが元素比で１０％以上含まれていれば、このＰＺＴＮは、リーク電流の低減効果を十分に発現するようになるからである。また、ＰＺＴＮは、Ｂサイトの元素がＮｂに置換されることにより、反転電荷（ＱＳＷ）が小さくなる傾向にあるものの、Ｎｂが元素比で５０％以下であれば、反転電荷（ＱＳＷ）が小さくなることによる、強誘電体性の低下が抑えられるからである。
なお、この第２の強誘電体層１３ｂについては、スパッタ法で形成されていてもよく、また、ゾルゲル法で形成されていてもよい。
第３の強誘電体層１３ｃは、前記第１の強誘電体層１３ａと同様に、ＡＢＯ３の一般式で示されるペロブスカイト型の結晶構造を有する強誘電体材料からなるものであり、本実施形態では、第１の強誘電体層１３ａと同じＰＺＴからなっている。ただし、この第３の強誘電体層１３ｃは、前記第１の強誘電体層１３ａとは異なり、後述するようにゾルゲル法で成膜されて形成されている。
このような三層構造からなる強誘電体膜１３は、全体の厚さが１２０ｎｍ〜１３０ｎｍ程度となっている。そして、第２の強誘電体層１３ｂと第３の強誘電体層１３ｃとを合わせた厚さは、強誘電体膜１３全体の厚さの１／４程度とされ、具体的には２０ｎｍ〜５０ｎｍ程度となっている。また、第２の強誘電体層１３ｂは、第２の強誘電体層１３ｂと第３の強誘電体層１３ｃとを合わせた厚さの１／３程度とされ、具体的には１０ｎｍ〜１５ｎｍ程度となっている。第２の強誘電体層１３ｂの厚さを１０ｎｍ〜１５ｎｍ程度としたのは、１０ｎｍ未満では均一で良好な膜を形成するのが難しく、リーク電流の低減効果が十分に発現しなくなるおそれがあるからであり、また、１５ｎｍを越えると、前記したように第２の強誘電体層１３ｂとなるＰＺＴＮの反転電荷（ＱＳＷ）が小さいことにより、強誘電体膜１３全体の強誘電体性が低下するおそれがあるからである。
上部電極１４は、前記した下部電極１２と同様の材料や、Ａｌ（アルミニウム）、Ａｇ（銀）、Ｎｉ（ニッケル）などからなっている。また、この上部電極１４は、単層膜であっても、積層した多層膜であってもよく、特に、ＰｔまたはＩｒＯｘとＩｒとの多層膜からなっているのが好ましい。
トランジスタ４は、半導体基板２の表面に部分的に形成されたゲート絶縁層２１と、ゲート絶縁層２１上に形成されたゲート導電層２２と、半導体基板２の表層に形成されたソース／ドレイン領域である第１及び第２不純物領域層２３、２４とを備えて形成されたものである。そして、このトランジスタ４は、第２不純物領域層２４上に形成されたプラグ６を介して前記強誘電体キャパシタ３の下部電極１２側に導通している。
また、トランジスタ４は、半導体基板２に間隔をおいて複数形成されており、隣接する他のトランジスタ４との間に素子分離領域２５が設けられたことにより、互いに絶縁され分離されている。
次に、前記した強誘電体メモリ装置１の製造方法に基づき、本発明の強誘電体キャパシタの製造方法の一実施形態について、図２、図３を参照して説明する。ここで、図２、図３は、強誘電体メモリ装置の製造工程を示す説明図である。
まず、従来と同様にして、半導体基板２の表層に第１及び第２不純物領域層２３、２４を形成すると共に半導体基板２上にトランジスタ４や層間絶縁膜５を形成する。そして、図２（ａ）に示すように層間絶縁膜５にコンタクトホール５Ａを形成し、このコンタクトホール５Ａ内に導電材料として例えばＷを充填することにより、プラグ６を形成する。
次に、層間絶縁膜５及びプラグ６上に下地層１１を形成する。ここでは、まず層間絶縁膜５及びプラグ６上にＴｉで構成される下地形成層３１を形成する。下地形成層３１の形成方法としては、例えばスパッタ法が用いられる。下地形成層３１を構成するＴｉは自己配向性が高いため、スパッタ法によって（００１）配向を有する六方最密構造の層が形成される。したがって、下地形成層３１は自己配向性によって（００１）配向を示すようになる。そして、下地形成層３１に対して窒化処理を施すことで、図２（ｂ）に示すように下地形成層３１を導電膜１５に変化させる。ここでは、窒素雰囲気下にて５００℃〜６５０℃で急速加熱処理（ＲＴＡ）を施すことにより、下地形成層３１を窒化する。加熱処理温度を６５０℃未満とすることでトランジスタ４の特性への影響が抑制され、また、５００℃以上とすることで窒化処理の短縮化が図られる。なお、形成された導電膜１５は、元のメタルＴｉの配向性を反映して、（１１１）配向のＴｉＮ（窒化チタン）となる。
続いて、図２（ｃ）に示すように導電膜１５上にＴｉＡｌＮからなるバリア層１６を形成し、これによって導電膜１５とバリア層１６とからなる下地層１１を形成する。このバリア層１６の形成では、導電膜１５と形成するバリア層１６との界面において導電膜１５の格子構造とバリア層１６の格子構造とをマッチングさせることにより、エピタキシャルライクにバリア層１６を導電膜１５上に形成する。これにより、導電膜１５の（１１１）配向を反映した（１１１）配向を有するバリア層１６が形成される。このとき、前述したようにバリア層１６が結晶質を有するＴｉＡｌＮによって構成されることで、バリア層１６を（１１１）の面方位に配向させることが可能となる。ここで、バリア層１６の形成方法としては、バリア層１６を構成する材料によって適宜選択可能であり、例えばスパッタ法が用いられる。
次に、バリア層１６上に下部電極１２を形成する。本実施形態では、この下部電極１２の形成を、電極膜成膜と電極酸化物膜成膜との２工程で行っている。
まず、電極膜の成膜を行う。ここでは、図２（ｄ）に示すように結晶質を有するバリア層１６上に、スパッタ法でＩｒ（イリジウム）を成膜し、下部電極１２を形成する。このようにして下部電極１２を形成すると、下部電極１２の結晶性が良好になると共に、バリア層１６の結晶配向が下部電極１２に反映され、これにより下部電極１２の結晶配向が、バリア層１６と同様の（１１１）配向となる。
次いで、電極酸化物膜の成膜を行う。ここでは、下部電極１２上に、酸素ガスを供給しながら下部電極１２を構成する材料であるＩｒをスパッタ法で成膜する。これにより、図２（ｅ）に示すように下部電極１２上にイリジウム酸化物（ＩｒＯ２）からなる電極酸化物膜３２を、例えば２０ｎｍ以上３０ｎｍ以下の厚さで形成する。この電極酸化物膜３２は、スパッタ法で成膜されたことにより、均一な膜厚に形成されたものとなる。
このようにスパッタ法で成膜することにより、熱酸化法に比べて低温で電極酸化物膜３２を形成することができるので、予め形成されているトランジスタ４などの他の構成要素に与えられる熱的影響が低減される。また、スパッタ成膜時にチャンバ内に供給する酸素ガスの比率については、酸素ガスと共に供給する不活性ガスなどの他のガスとの混合ガス中のモル比で、３０％程度とするのが好ましい。これにより、十分に酸化した電極酸化物膜３２を形成することができる。なお、スパッタ成膜時における酸素ガスの比率については、２０％以上４０％以下とすればよい。
続いて、電極酸化物膜３２上に第１の強誘電体層１３ａを形成する。本実施形態では、この第１の強誘電体層１３ａの形成を、その下層の形成と上層の形成との２工程で行っている。
まず、図３（ａ）に示すように、第１の強誘電体層１３ａの下層３３を形成する。ここでは、チャンバー（反応室）内に配置した電極酸化物膜３２上に、有機金属原料蒸気と酸素ガスとの混合ガスを供給してＭＯＣＶＤ法で下層３３を形成する。有機金属原料蒸気としては、例えばＰｂ（ＤＩＢＭ）［Ｐｂ（Ｃ９Ｈ１５Ｏ２）２：鉛ビス（ジイソブチリルメタナト）］、Ｚｒ（ＤＩＢＭ）［Ｚｒ（Ｃ９Ｈ１５Ｏ２）２：ジルコニウム（ジイソブチリルメタナト）］及びＴｉ（ＯｉＰｒ）２（ＤＰＭ）２［Ｔｉ（Ｏ−ｉ−Ｃ３Ｈ７）２（Ｃ１１Ｈ１９Ｏ２）２：チタン（ジイソプロポキシ）（ジピバロイルメタナト）］が用いられている。なお、有機金属原料蒸気として、Ｐｂ（ＤＰＭ）２［Ｐｂ（Ｃ１１Ｈ１９Ｏ２）２：鉛（ジピバロイルメタナト）］、Ｚｒ（ＩＢＰＭ）４［Ｚｒ（Ｃ１０Ｈ１７Ｏ２）２：ジルコニウムテトラキス（イソブチリルピバロイルメタナト）］及びＴｉ（ＯｉＰｒ）２（ＤＰＭ）２など、他の材料を用いてもよい。
チャンバー内に供給された有機金属原料蒸気は、酸素ガスと反応して分解、酸化されることで、結晶化したＰＺＴとなって電極酸化物膜３２上に堆積する。そして、電極酸化物膜３２上に、第１の強誘電体層１３ａの下層３３が形成される。
このとき、チャンバー内に供給する酸素ガスの流量については、有機金属原料蒸気と反応させるために必要な酸素量よりも少なくする。例えば、供給した全ての有機金属原料蒸気と反応するために必要な酸素量の０．３３倍とする。なお、本実施形態において、有機金属原料蒸気と反応させるために必要な酸素量とは、有機金属原料蒸気の原料起因のカーボン及び水素を燃焼してＣＯ２及びＨ２Ｏとして排出するために必要な酸素量と、強誘電体層を構成する強誘電体材料が結晶化するために必要な酸素量との和を意味している。
このように、有機金属原料蒸気は反応に必要なだけの酸素量が供給されないため、電極酸化物膜３２を構成するＩｒＯ２中の酸素を奪って分解、酸化され、結晶化したＰＺＴとなって電極酸化物膜３２上に下層３３として堆積する。
一方、電極酸化物膜３２は、ＩｒＯ２中の酸素が奪われて還元されることにより、Ｉｒで構成される下部電極１２と同一の構成となって一体化する。この際、一体化した下部電極１２の結晶配向は、（１１１）配向となっている。これにより、下層３３の結晶配向は、下部電極１２と同様の（１１１）配向となる。
ここで、前記したように電極酸化物膜３２の膜厚を２０ｎｍ以上３０ｎｍ以下としているので、電極酸化物膜３２が下部電極１２の表面構造（（１１１）配向）を下層３３まで伝達し、これにより下層３３の結晶配向が下部電極１２と同様の（１１１）配向となる。
また、電極酸化物膜３２の形成時における酸素ガスの比率を２０％以上４０％以下としているので、電極酸化物膜３２が十分に酸化されてメタリックな状態に近くなってしまうのが防止されていると共に、過度の酸化によってこの下に配置されている下部電極１２（Ｉｒ）の表面構造（配向性）が下層３３まで伝達されなくなってしまうことが抑制されている。
次に、図３（ｂ）に示すように、下層３３上に上層３４を形成する。ここでは、前記した下層３３の形成工程と同様に、この下層３３上に、ＭＯＣＶＤ法を用いて上層３４を形成する。
このとき、チャンバー内に供給する酸素ガスの流量については、有機金属原料蒸気と反応させるために必要な酸素量よりも多くする。例えば、供給した全ての有機金属原料蒸気と反応するために必要な酸素量の６．７７倍とする。
これにより、有機金属原料蒸気は供給された酸素ガスと反応して分解し酸化されることにより、結晶化したＰＺＴとなって前記下層３３上に堆積され、上層３４が形成される。この上層３４は、結晶配向が（１１１）配向である下層３３を核としていることにより、その結晶配向が（１１１）配向になる。また、酸素量が十分に供給された雰囲気内で上層３４を形成することにより、酸素欠損の少ない高品質の上層３４が形成される。
以上のようにして、下層３３と上層３４とからなり、その結晶配向が（１１１）配向である第１の強誘電体層１３ａが形成される。
次いで、図３（ｃ）に示すように、第１の強誘電体層１３ａ上に第２の強誘電体層１３ｂを形成する。この第２の強誘電体層１３ｂについては、第１の強誘電体層１３ａ上にＰＺＴＮを、スパッタ法またはゾルゲル法で成膜することによって形成する。スパッタ法で形成する場合、例えばＰｂ、Ｚｒ、Ｔｉ、Ｎｂの元素比が予め設定された比率になっているターゲットを用意し、適宜な量の酸素を供給しつつスパッタリングを行うことにより、所望の組成のＰＺＴＮからなる第２の強誘電体層１３ｂを形成する。
また、ゾルゲル法で形成する場合には、ゾルゲル溶液として、例えばＰｂＺｒＯ３用ゾルゲル溶液と、ＰｂＴｉＯ３用ゾルゲル溶液と、ＰｂＮｂＯ３用ゾルゲル溶液とを所定比で混合した混合液を用いる。または、Ｐｂを含有するアルコキシド等の溶液と、Ｚｒを含有するアルコキシド等の溶液と、Ｔｉを含有するアルコキシド等の溶液と、Ｎｂを含有するアルコキシド等の溶液とを所定比で混合した混合液を用いる。そして、このような混合液を、スピンコート法等によって前記第１の強誘電体層１３ａ上に塗布する。その後、酸素雰囲気にて５５０℃〜６５０℃の温度範囲で熱処理（ＲＴＡ処理）を５〜６０分程度行い、前記の混合液からなる層を焼成することにより、所望の組成のＰＺＴＮからなる第２の強誘電体層１３ｂを形成する。
ここで、この第２の強誘電体層１３ｂについては、その組成、すなわちＢサイトにおけるＴｉ、Ｚｒ、Ｎｂについての組成を適宜に調整することにより、第１の強誘電体層１３ａの格子定数に揃うように形成するのが好ましい。すなわち、Ｘ線回折法（X-ray diffractometory）において、第１の強誘電体層１３ａを構成するＰＺＴ（１１１）のピーク位置と同じ位置にピークが現れるように、ＢサイトにおけるＴｉ、Ｚｒ、Ｎｂについての組成を調整しておくのが好ましい。このようにすることで、第１の強誘電体層１３ａを構成するＰＺＴと第２の強誘電体層１３ｂを構成するＰＺＴＮとの格子定数を揃えることができ、第２の強誘電体層１３ｂ上に形成する第３の強誘電体層１３ｃの結晶配向を、第１の強誘電体層１３ａの結晶配向と同じ（１１１）に容易に配向させることができる。
次いで、図３（ｄ）に示すように、第２の強誘電体層１３ｂ上に第３の強誘電体層１３ｃを形成する。この第３の強誘電体層１３ｃについては、第２の強誘電体層１３ｂ上にＰＺＴをゾルゲル法で成膜することで形成する。このゾルゲル法では、ゾルゲル溶液として、例えばＰｂＺｒＯ３用ゾルゲル溶液と、ＰｂＴｉＯ３用ゾルゲル溶液とを所定比で混合した混合液を用いる。または、Ｐｂを含有するアルコキシド等の溶液と、Ｚｒを含有するアルコキシド等の溶液と、Ｔｉを含有するアルコキシド等の溶液とを所定比で混合した混合液を用いる。そして、このような混合液を、スピンコート法等によって前記第２の強誘電体層１３ｂ上に塗布する。その後、酸素雰囲気にて５５０℃〜６５０℃の温度範囲で熱処理（ＲＴＡ処理）を５〜６０分程度行い、前記の混合液からなる層を焼成することにより、所望の組成のＰＺＴからなる第３の強誘電体層１３ｃを形成する。これにより、第１の強誘電体層１３ａと第２の強誘電体層１３ｂと第３の強誘電体層１３ｃとが積層されてなる強誘電体膜１３が得られる。
このようにして第３の強誘電体層１３ｃをゾルゲル法で形成すると、ＭＯＣＶＤ法で成膜した第１の強誘電体層１３ａの表面に凹凸（モフォロジー荒れ）が形成されていても、この第３の強誘電体層１３ｃによって得られる強誘電体膜１３の表面が平滑化される。
次いで、図３（ｅ）に示すように、強誘電体膜１３上に上部電極１４を形成する。ここで、上部電極１４の形成方法としては、上部電極１４を構成する材料に応じて適宜選択可能であり、例えばスパッタ法が用いられる。
その後、上部電極１４上にレジスト層を形成し、さらにこれを露光・現像して所定形状にパターニングし、得られたレジストパターンをマスクにして前記下地層１１、下部電極１２、強誘電体膜１３、上部電極１４をエッチングすることにより、図１に示したように強誘電体キャパシタ３を得る。さらに、この強誘電体キャパシタ３を覆って層間絶縁膜等（図示せず）を形成することにより、強誘電体メモリ装置１が得られる。
このようにして得られた強誘電体メモリ装置１における強誘電体キャパシタ３にあっては、ＭＯＣＶＤ法で成膜した第１の強誘電体層１３ａの表面に凹凸（モフォロジー荒れ）が形成されていても、第３の強誘電体層１３ｃをゾルゲル法で形成したことによって強誘電体膜１３の表面を平滑化しているので、モフォロジー荒れに起因するリーク電流を低減することができる。
また、第１の強誘電体層１３ａと第３の強誘電体層１３ｃとの間に、リーク電流が少ないＰＺＴＮからなる第２の強誘電体層１３ｂを形成しているので、ＭＯＣＶＤ法による第１の強誘電体層１３ａとゾルゲル法による第３の強誘電体層１３ｃとの間の界面での電流リークパスを第２の強誘電体層１３ｂによって埋め込むことができ、これによりリーク電流を低減することができる。
また、ＭＯＣＶＤ法で第１の強誘電体層１３ａを形成しているので、その上に形成する第２の強誘電体層１３ｂ、第３の強誘電体層１３ｃもそれぞれの下地の結晶配向性を反映させて、第１の強誘電体層１３ａと同様に結晶配向性を良好にすることができる。したがって強誘電体膜１３全体が良好な結晶配向性を有することにより、この強誘電体膜１３を有した強誘電体キャパシタ３の特性がより良好になる。
また、このような強誘電体キャパシタ３の製造方法にあっては、得られる強誘電体キャパシタ３の特性をより良好にすることができる。
なお、本発明は前記実施形態に限定されることなく、本発明の要旨を逸脱しない範囲において種々の変更を加えることができる。
例えば、強誘電体キャパシタ３の側面や上面を覆ってアルミナ（Ａｌ２Ｏ３）等の絶縁性水素バリアを設けてもよい。
本発明に係る強誘電体メモリ装置の概略構成図である。 （ａ）〜（ｅ）は図１の強誘電体メモリ装置の製造工程説明図である。 （ａ）〜（ｅ）は図１の強誘電体メモリ装置の製造工程説明図である。
符号の説明
１…強誘電体メモリ装置、３…強誘電体キャパシタ、１２…下部電極、１３…強誘電体膜、１３ａ…第１の強誘電体層、１３ｂ…第２の強誘電体層、１３ｃ…第３の強誘電体層、１４…上部電極

Claims (3)

  1. 強誘電体膜と、該強誘電体膜を挟持する下部電極及び上部電極とを有する強誘電体キャパシタであって、
    前記強誘電体膜は、ＡＢＯ３の一般式で示されるペロブスカイト型の結晶構造を有するチタン酸ジルコン酸鉛が有機金属化学気相堆積法で成膜されて形成されてなる第１の強誘電体層と、ＡＢＯ３の一般式で示されるペロブスカイト型の結晶構造を有するチタン酸ジルコン酸鉛中の、チタンまたはジルコニウムの一部がＮｂに置換された強誘電体材料からなり、厚さが１０ｎｍ〜１５ｎｍに形成された第２の強誘電体層と、ＡＢＯ３の一般式で示されるペロブスカイト型の結晶構造を有するチタン酸ジルコン酸鉛がゾルゲル法で成膜されて形成されてなる第３の強誘電体層とが、前記下部電極側から順に積層されてなることを特徴とする強誘電体キャパシタ。
  2. 前記第２の強誘電体層は、チタン酸ジルコン酸鉛中の、チタンまたはジルコニウムの１０％以上５０％以下がＮｂに置換されていることを特徴とする請求項１記載の強誘電体キャパシタ。
  3. 強誘電体膜と、該強誘電体膜を挟持する下部電極及び上部電極とを有する強誘電体キャパシタの製造方法であって、
    前記強誘電体膜を形成する工程は、前記下部電極上に、ＡＢＯ ３ の一般式で示されるペロブスカイト型の結晶構造を有するチタン酸ジルコン酸鉛を有機金属化学気相堆積法で成膜し、第１の強誘電体層を形成する工程と、
    前記第１の強誘電体層上に、ＡＢＯ ３ の一般式で示されるペロブスカイト型の結晶構造を有するチタン酸ジルコン酸鉛中の、チタンまたはジルコニウムの一部がＮｂに置換された強誘電体材料を成膜し、厚さが１０ｎｍ〜１５ｎｍの第２の強誘電体層を形成する工程と、
    前記第２の強誘電体層上に、ＡＢＯ ３ の一般式で示されるペロブスカイト型の結晶構造を有するチタン酸ジルコン酸鉛をゾルゲル法で成膜し、第３の強誘電体層を形成する工程と、を備えていることを特徴とする強誘電体キャパシタの製造方法。
JP2007064596A 2007-03-14 2007-03-14 強誘電体キャパシタとその製造方法 Expired - Fee Related JP4535076B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2007064596A JP4535076B2 (ja) 2007-03-14 2007-03-14 強誘電体キャパシタとその製造方法
US12/045,135 US8345461B2 (en) 2007-03-14 2008-03-10 Ferroelectric capacitor and its manufacturing method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007064596A JP4535076B2 (ja) 2007-03-14 2007-03-14 強誘電体キャパシタとその製造方法

Publications (2)

Publication Number Publication Date
JP2008227216A JP2008227216A (ja) 2008-09-25
JP4535076B2 true JP4535076B2 (ja) 2010-09-01

Family

ID=39762480

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007064596A Expired - Fee Related JP4535076B2 (ja) 2007-03-14 2007-03-14 強誘電体キャパシタとその製造方法

Country Status (2)

Country Link
US (1) US8345461B2 (ja)
JP (1) JP4535076B2 (ja)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009117768A (ja) * 2007-11-09 2009-05-28 Toshiba Corp 半導体記憶装置およびその製造方法
US8711599B2 (en) * 2010-10-04 2014-04-29 Nutech Ventures Polarization-coupled ferroelectric unipolar junction memory and energy storage device
JP6036460B2 (ja) * 2013-03-26 2016-11-30 三菱マテリアル株式会社 ＰＮｂＺＴ強誘電体薄膜の形成方法
US9337210B2 (en) 2013-08-12 2016-05-10 Micron Technology, Inc. Vertical ferroelectric field effect transistor constructions, constructions comprising a pair of vertical ferroelectric field effect transistors, vertical strings of ferroelectric field effect transistors, and vertical strings of laterally opposing pairs of vertical ferroelectric field effect transistors
US9276134B2 (en) 2014-01-10 2016-03-01 Micron Technology, Inc. Field effect transistor constructions and memory arrays
US9263577B2 (en) 2014-04-24 2016-02-16 Micron Technology, Inc. Ferroelectric field effect transistors, pluralities of ferroelectric field effect transistors arrayed in row lines and column lines, and methods of forming a plurality of ferroelectric field effect transistors
US9472560B2 (en) * 2014-06-16 2016-10-18 Micron Technology, Inc. Memory cell and an array of memory cells
US9159829B1 (en) 2014-10-07 2015-10-13 Micron Technology, Inc. Recessed transistors containing ferroelectric material
US9276092B1 (en) 2014-10-16 2016-03-01 Micron Technology, Inc. Transistors and methods of forming transistors
US9305929B1 (en) 2015-02-17 2016-04-05 Micron Technology, Inc. Memory cells
US10134982B2 (en) 2015-07-24 2018-11-20 Micron Technology, Inc. Array of cross point memory cells
US9853211B2 (en) 2015-07-24 2017-12-26 Micron Technology, Inc. Array of cross point memory cells individually comprising a select device and a programmable device
WO2017027744A1 (en) * 2015-08-11 2017-02-16 James Lin Integrated circuit including ferroelectric memory cells and methods for manufacturing
KR102712633B1 (ko) * 2016-11-18 2024-10-02 삼성전기주식회사 박막 커패시터
US10396145B2 (en) 2017-01-12 2019-08-27 Micron Technology, Inc. Memory cells comprising ferroelectric material and including current leakage paths having different total resistances
US10957807B2 (en) * 2017-04-19 2021-03-23 The Board Of Trustees Of The University Of Alabama PLZT thin film capacitors apparatus with enhanced photocurrent and power conversion efficiency and method thereof
US11037614B2 (en) * 2017-07-28 2021-06-15 Intel Corporation Imprint-free write driver for ferroelectric memory
US11170834B2 (en) 2019-07-10 2021-11-09 Micron Technology, Inc. Memory cells and methods of forming a capacitor including current leakage paths having different total resistances
US11569382B2 (en) * 2020-06-15 2023-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of fabricating the same
KR102646793B1 (ko) * 2021-07-23 2024-03-13 삼성전자주식회사 커패시터, 이를 포함하는 전자 소자, 및 이의 제조방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000040799A (ja) * 1998-07-24 2000-02-08 Toshiba Corp 半導体装置及びその製造方法
JP2000174228A (ja) * 1998-12-04 2000-06-23 Toshiba Corp 半導体集積回路及びその製造方法
JP2005100660A (ja) * 2002-10-24 2005-04-14 Seiko Epson Corp 強誘電体膜、強誘電体メモリ装置、圧電素子、半導体素子、圧電アクチュエータ、液体噴射ヘッド及びプリンタ
JP2006339420A (ja) * 2005-06-02 2006-12-14 Seiko Epson Corp 強誘電体層の製造方法および電子機器の製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3169599B2 (ja) * 1990-08-03 2001-05-28 株式会社日立製作所 半導体装置、その駆動方法、その読み出し方法
JP3258899B2 (ja) * 1996-03-19 2002-02-18 シャープ株式会社 強誘電体薄膜素子、それを用いた半導体装置、及び強誘電体薄膜素子の製造方法
US6586790B2 (en) 1998-07-24 2003-07-01 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
US6172385B1 (en) * 1998-10-30 2001-01-09 International Business Machines Corporation Multilayer ferroelectric capacitor structure
JP2003021835A (ja) 2001-07-09 2003-01-24 Minolta Co Ltd フロントライト及びそれを用いた反射型液晶表示装置
JP4051567B2 (ja) * 2001-09-05 2008-02-27 セイコーエプソン株式会社 強誘電体メモリ装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000040799A (ja) * 1998-07-24 2000-02-08 Toshiba Corp 半導体装置及びその製造方法
JP2000174228A (ja) * 1998-12-04 2000-06-23 Toshiba Corp 半導体集積回路及びその製造方法
JP2005100660A (ja) * 2002-10-24 2005-04-14 Seiko Epson Corp 強誘電体膜、強誘電体メモリ装置、圧電素子、半導体素子、圧電アクチュエータ、液体噴射ヘッド及びプリンタ
JP2006339420A (ja) * 2005-06-02 2006-12-14 Seiko Epson Corp 強誘電体層の製造方法および電子機器の製造方法

Also Published As

Publication number Publication date
JP2008227216A (ja) 2008-09-25
US8345461B2 (en) 2013-01-01
US20080225569A1 (en) 2008-09-18

Similar Documents

Publication Publication Date Title
JP4535076B2 (ja) 強誘電体キャパシタとその製造方法
JP5251864B2 (ja) 半導体装置及びその製造方法
JP4124237B2 (ja) 強誘電体メモリ装置の製造方法
JP4105656B2 (ja) 半導体装置及びその製造方法
US7781813B2 (en) Ferroelectric memory device and method for manufacturing ferroelectric memory device
JP2009071144A (ja) 強誘電体メモリの製造方法
JP4802777B2 (ja) 半導体装置及びその製造方法
US7573120B2 (en) Semiconductor device and method of manufacturing the same
JP4671039B2 (ja) 半導体装置の製造方法
JP2007250635A (ja) 強誘電体メモリ装置の製造方法
JP5487140B2 (ja) 半導体装置の製造方法
US7883961B2 (en) Manufacturing method for ferroelectric memory device
JP2009071142A (ja) 強誘電体メモリ装置の製造方法
JP2009076571A (ja) 強誘電体キャパシタとその製造方法、及び強誘電体メモリ装置
JP2004311868A (ja) 半導体装置
JP4943920B2 (ja) 強誘電体メモリ装置の製造方法
JP2008227217A (ja) 強誘電体キャパシタの製造方法
JP2008235544A (ja) 強誘電体キャパシタの製造方法
JP2008227218A (ja) 強誘電体キャパシタの製造方法
JP2007042871A (ja) 強誘電体キャパシタおよびその製造方法、ならびに強誘電体メモリ装置
JP4802781B2 (ja) 強誘電体メモリ装置の製造方法
JP4702550B2 (ja) 半導体装置の製造方法
JP5022757B2 (ja) 強誘電体メモリ装置の製造方法
JP4802780B2 (ja) 強誘電体メモリ装置、強誘電体メモリ装置の製造方法
JP5022777B2 (ja) 強誘電体メモリ装置の製造方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090305

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090331

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090528

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100525

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100607

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130625

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130625

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees