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JPH0896573A - 半導体記憶装置 - Google Patents

半導体記憶装置

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Publication number
JPH0896573A
JPH0896573A JP6232732A JP23273294A JPH0896573A JP H0896573 A JPH0896573 A JP H0896573A JP 6232732 A JP6232732 A JP 6232732A JP 23273294 A JP23273294 A JP 23273294A JP H0896573 A JPH0896573 A JP H0896573A
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JP
Japan
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clock
data
circuit
delay
temporary storage
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JP6232732A
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English (en)
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JP3013714B2 (ja
Inventor
Koji Koshikawa
康二 越川
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NEC Corp
Original Assignee
NEC Corp
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Publication date
Application filed by NEC Corp filed Critical NEC Corp
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Priority to US08/534,208 priority patent/US5579267A/en
Priority to DE69521257T priority patent/DE69521257T2/de
Priority to EP95115163A priority patent/EP0704848B1/en
Priority to KR1019950032323A priority patent/KR0170006B1/ko
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    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
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    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1039—Read-write modes for single port memories, i.e. having either a random port or a serial port using pipelining techniques, i.e. using latches between functional memory parts, e.g. row/column decoders, I/O buffers, sense amplifiers
    • G—PHYSICS
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  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)

Abstract

(57)【要約】 【目的】パイプラインの各段を有効に利用した半導体記
憶装置を提供する。 【構成】クロックφ１を所定遅延時間遅延してクロック
φ２，φ３を発生する制御回路１６を備える。３段で構
成されたパイプラインの各段を区切るラッチ回路２，
４，１３のうち、ラッチ回路２，１３はクロックφ１に
同期して動作し、ラッチ回路４はクロックφ２に同期し
て動作し、またリードバッファ１１はクロックφ３に同
期して動作するので、パイプラインの１段目のデータ伝
達が終了すると、次のサイクルの外部クロックＣＬＫの
供給を待たずともパイプラインの２段目のデータ伝達が
開始される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特に、パイプライン動作を行う半導体記憶装置に関す
る。
【０００２】
【従来の技術】近年、ＣＰＵの高速化に伴い、半導体記
憶装置の高速化が要望されている。しかし、プロセス微
細化の物理的限界や、大容量化に伴うチップサイズの増
大等により、この要望は、必ずしも果たせているとは云
えない。そこで、この問題を打破する一つの手段とし
て、例えば、特開昭６１−１４８６９２号公報や特開平
６−７６５６６号公報などに記載された内部パイプライ
ン構造を持つ半導体記憶装置（以下従来の半導体記憶装
置）が提案されている。
【０００３】従来の半導体記憶装置をブロックで示す図
８を参照すると、この従来の半導体記憶装置は、外部の
クロック信号ＣＬＫの供給に応答して内部のクロック信
号φ１を出力する入力回路１５と、外部アドレスデータ
ＡＤＤの供給に応答して複数のアドレスデータ信号ａを
出力する複数の入力回路１と、アドレスデータ信号ａの
供給を受けてこれをラッチし内部クロックφ１に同期し
て複数のアドレスデータ信号ｂを出力する複数のラッチ
回路２と、アドレスデータ信号ｂの供給に応答して複数
のアドレスデータ信号ｃを出力するカラムデコーダ３
と、アドレスデータ信号ｃの供給を受けてこれをラッチ
しクロックφ１に同期して複数のアドレスデータ信号ｄ
を出力する複数のラッチ回路４と、入出力端子ＴＤＱか
らの外部の書込データＤの供給に応答して内部の書込デ
ータｅを出力する入力回路７と、書込データｅの供給を
受けてこれをラッチしクロックφ１に同期して書込デー
タｆを出力するラッチ回路８と、書込データｆの供給を
受けこれをラッチし内部クロックφ１に同期してリード
ライトバスＧに書込データｗを出力するラッチ回路９
と、書込データｗの供給を受け書込データｈを出力する
ライトバッファ１０と、複数のメモリセル６と、アドレ
スデータ信号ｄ及び書込データｈの供給を受け複数のメ
モリセル６とビット線対ｌで接続されさらに内部の読出
データｉを出力する複数のセンスアンプ５と、読出デー
タｉの供給を受けリードライトバスＧに読出データｒを
出力するリードバッファ１１と、読出データｒの供給に
応答して読出データｊを出力するデータアンプ１２と、
読出データｊの供給を受けてこれをラッチしクロックφ
１に同期して読出データｋを出力するラッチ回路１３
と、読出データｋの供給に応答して入出力端子ＤＱに外
部読出データＱを出力する出力回路１４とを備える。
【０００４】また、入出力端子ＤＱからセンスアンプ５
までの書込パスと、センスアンプ５から入出力端子ＤＱ
までの読出パスは、それぞれ図示しない書込制御信号及
び読出制御信号の供給にそれぞれ応答して、書込，読出
の許可，不許可が制御されるように構成されている。
【０００５】次に、図８およびこの回路の読出動作のタ
イムチャートである図９を参照して従来の半導体記憶装
置の読出動作について説明すると、内部のクロックφ１
は、供給を受けた外部クロックＣＬＫの立ち上がりエッ
ジに応答して（以下同期）１ショット分の期間（一定パ
ルス幅）Ｈレベルとなる。サイクルＣ１での外部クロッ
クＣＬＫに同期して外部アドレス端子ＡＤＤから供給さ
れたアドレスデータＡ１はラッチ回路２にラッチされ、
クロックφ１に同期してアドレスデータ信号ｂが出力さ
れる。次に、サイクルＣ２でクロックφ１が発生する
と、このサイクルＣ２で供給され入力回路２にラッチさ
れてたアドレスデータＡ２がアドレスデータ信号ｂとし
て出力される。同時に、アドレスデータＡ１はラッチ回
路４にラッチされ、アドレスデータ信号ｄとして出力さ
れる。さらに、このサイクルＣ２でアドレスデータＡ１
に対応する読出データＤ１がセンスアンプ５から読出さ
れデータｉとして出力され、リードバッファ１１，リー
ドライトバスＧ，およびデータアンプ１２を経由して対
応のデータｊがラッチ回路１３にラッチされる。次のサ
イクルＣ３では、同様にクロックφ１に同期して、アド
レスデータＡ２及び読出データＤ２が伝達される一方、
ラッチ回路１３の読出データＤ１はクロックφ１の発生
に応答して読出データｋとして出力され、出力回路１４
を経由して出力データＱとして入出力端子ＤＱに出力さ
れる。
【０００６】サイクルＣ４では、同様に読出データＤ２
が出力される。
【０００７】次に、この回路の書込動作タイムチャート
である図１０を参照して書込動作について説明すると、
サイクルＣ１，Ｃ２でそれぞれ供給されたアドレスデー
タＡ１，Ａ２は、読出時と同様に伝達される。また、サ
イクルＣ１での外部クロックＣＬＫに同期して入出力端
子ＤＱから供給された書込データＤ１は、入力回路７に
ラッチされ、クロックφ１に同期して書込データｆが出
力される。次にサイクルＣ２でクロックφ１が発生する
と、サイクルＣ２で供給されラッチ回路８にラッチされ
ていた書込データＤ２が書込データｆとして出力されラ
ッチ回路９にラッチされる。このデータｆはラッチ回路
９からリードライトバスＧに書込データｗとして出力さ
れる。さらにこのサイクルＣ２で、書込データＤ１は書
込データｈとしてセンスアンプ５に書込まれ、その後サ
イクルＣ２からサイクルＣ３にかけて、外部クロックＣ
ＬＫとは非同期にメモメリセル６に書込まれる。
【０００８】同様に、サイクルＣ３からサイクロＣ４に
かけて、書込データＤ２が書込まれる。
【０００９】また、２つのラッチ回路４，１３を区切り
とし３段のステージに分割された３段パイプライン回路
の読出パスにおいて、１段目のラッチ回路２，４間のデ
ータ伝達時間をｔ1 、２段目のラッチ回路４，１３間の
データ伝達時間をｔ2 、ラッチ回路１３から入出力端子
ＤＱまでのデータ伝達時間をｔ3 とすると、伝達時間ｔ
3 は、この半導体記憶装置のアクセス時間であり、伝達
時間ｔ1 ，ｔ2 は、サイクル時間を決める要素であり、
大きいほうがサイクル時間となる。また、アクセス時間
短縮のため、ラッチ回路１３は、チップ上で入出力端子
ＤＱになるべく近くなるように配置されるので、伝達時
間ｔ3 は、伝達時間ｔ1 ，ｔ2 のうちのサイクル時間対
応の大きいほうに比べ小さくなっている。
【００１０】また、２段目のラッチ回路４は、センスア
ンプ５よりもむしろ外部アドレス端子ＡＤＤの付近に配
置しているため、センスアンプ５等を含む２段目のパス
が１段目よりも長くなり（ｔ2 ＞ｔ1 ）、アドレスアク
セス時間Ｔは、次式で表される。
【００１１】Ｔ＝ｔ2 ×２＋ｔ3 したがって、純粋にデータ伝達に必要とする時間（ｔ1
＋ｔ2 ＋ｔ3 ）に比べ、次式で示されるアドレスアクセ
ス時間の損失ＴL が生じる。
【００１２】 ＴL ＝（ｔ2 ×２＋ｔ3 ）−（ｔ1 ＋ｔ2 ＋ｔ3 ） ＝ｔ2 −ｔ1
【発明が解決しようとする課題】上述した従来の半導体
記憶装置は、チップ上で第２段目の入力のラッチ回路が
外部アドレス端子付近に配置されセンスアンプから遠く
なるためこの２段目のパスが１段目よりも長くなり、そ
の差であるアドレスアクセス時間損失を生じるが、この
損失は初期設計段階での３段パイプラインの構成如何で
決まってしまい、設計の後半でのシミュレーション結果
や、製品段階での評価結果からのフィードバックを適用
して上記損失を小さくするのは困難であるという欠点が
あった。
【００１３】
【課題を解決するための手段】本発明の半導体記憶装置
は、データ記憶用のメモリセルアレイと、アドレス信号
及び書込データの供給を受け前記メモリセルアレイに対
する前記データの書込および記憶データの読出を行いこ
の読出データを出力するセンスアンプと、前記アドレス
信号，前記書込データ及び前記読出データを含む伝送デ
ータの各々をラッチしクロックに同期してそれぞれ次段
に出力する入力側の第１，中間の第２及び出力側の第３
の一時記憶回路により分割されパイプライン動作により
この伝送データをそれぞれ伝達するデータ伝達回路とを
備える半導体記憶装置において、前記第１及び第３の一
時記憶回路に前記クロック対応の第１のクロックに同期
して前記伝送データの出力制御を行わせるとともに前記
第２の一時記憶回路に前記第１のクロックのタイミング
より予め定めた時間の分先立って前記伝送データの出力
制御を行わせる制御回路を備えて構成されている。
【００１４】
【実施例】次に、本発明の実施例を図８と共通の構成要
素には共通の参照文字／数字を付して同様にブロックで
示す図１を参照すると、この図に示す本実施例の半導体
記憶装置は、従来と共通の構成要素１〜１５に加えて、
入力回路１５の出力のクロックφ１の供給に応答してク
ロックφ２，φ３を出力する制御回路１６をさらに備
え、ラッチ回路４，９には、クロックφ１に代りクロッ
クφ２を供給し、また、リードバッファ１１にクロック
φ３を供給するよう構成される。
【００１５】また、制御回路１６の構成を示す図２を参
照すると、供給を受けたクロックφ１を所定時間遅延さ
せてクロックφ２，φ３の各々を出力するディレイ素子
ＤＬ１，ＤＬ２を備える。これらディレイ素子ＤＬ１，
ＤＬ２の各々の遅延量は拡散の後半の配線工程で容易に
変更できるよう構成されている。
【００１６】次に、図１，図２及びリード動作のタイム
チャートである図３を参照して本実施例の読出動作につ
いて説明すると、クロックφ１は、従来と同様に１ショ
ット分の期間Ｈレベルとなり、クロックφ２、φ３は、
クロックφ１から所定遅延時間後に一定パルス幅の期間
Ｈレベルとなる。
【００１７】サイクルＣ１でラッチ回路２にラッチされ
たアドレスデータＡ１は、サイクルＣ１期間中のクロッ
クφ２に同期してラッチ回路４にラッチされ、アドレス
データｄとして出力される。さらに、読出データＤ１
が、センスアンプ５から読出データｉに出力される。
【００１８】次のサイクルＣ２で、内部クロックφ３が
発生するとリードバッファ１１は読出データＤ１対応の
データｒをリードライトバスＧに出力し、ラッチ回路１
３にラッチする。このサイクルＣ２でクロックφ２が発
生すると、次のアドレスデータＡ２がラッチ回路４にラ
ッチされ、対応する読出データＤ２が、読出データｉと
して出力される。次のサイクルＣ３では、同じく読出デ
ータＤ２が伝達される一方、前の読出データＤ１は、内
部クロックφ１に応答して読出データｋとして出力回路
１４に供給され、次いで出力回路１４からこの読出デー
タｋ対応のデータＤ１が入出力端子ＤＱに出力される。
【００１９】次のサイクルＣ４では、同様に読出データ
Ｄ２が出力される。
【００２０】次に、この回路の書込動作タイムチャート
である図４を参照して書込動作について説明すると、サ
イクルＣ１，Ｃ２でそれぞれ供給されたアドレスデータ
Ａ１，Ａ２は、読出時と同様に伝達される。
【００２１】また、サイクルＣ１での外部クロックＣＬ
Ｋに同期して入出力端子ＤＱから供給された書込データ
Ｄ１は入力回路７にラッチされ、クロックφ１に同期し
て書込データｆが出力される。さらに、クロックφ２の
発生に応答してサイクル書込データＤ１はラッチ回路９
にラッチされ、リードライトバスＧ，ライトバッファ１
０を経由して書込データｈとしてセンスアンプ５に供給
され書込まれる。その後サイクルＣ１からサイクルＣ３
にかけて、外部クロックＣＬＫとは非同期にメモリセル
６に書込まれる。
【００２２】同様に、サイクルＣ２からサイクルＣ４に
かけて、書込データＤ２が書込まれる。
【００２３】ここで、ディレイ素子ＤＬ１，ＤＬ２の各
々の遅延量をそれぞれｔD1、ｔD2とし、遅延量ｔD1を、
次式のようにパイプライン１段目のデータ伝達時間ｔ1
と同一に設定する。
【００２４】ｔD1＝ｔ1 さらに、パイプライン２段目のデータ伝達時間ｔ2 のラ
ッチ回路４からリードバッファ１１までのデータ伝達時
間をｔ21、リードバッファ１１からラッチ回路１３まで
のデータ伝達時間をｔ22とすると、それぞれ次式を満足
するようにｔD2を設定する。
【００２５】 ｔ1 ＋ｔ21＝（ｔ1 ＋ｔ2 ）／２＋ｔD2 ｔ22 ＝（ｔ1 ＋ｔ2 ）／２−ｔD2 すると、ｔ1 ，ｔ2 は最小値でかつｔ1 ＝ｔ2 となり、
読出時のアドレスアクセス時間Ｔは、次式で表される。
【００２６】Ｔ＝ｔ1 ＋ｔ2 ＋ｔ3 クロックφ３に同期して動作するリードバッファ１１
は、チップ上でラッチ回路２，１３の中間点よりラッチ
回路１３寄りの位置に配置すれば、ｔD2が負になること
はない。
【００２７】次に、本発明の第２の実施例を図１と共通
の構成要素には共通の参照文字／数字を付して同様にブ
ロックで示す図５を参照すると、この図に示す本実施例
の第１の実施例との相違点は、制御回路１６の代りにデ
ィレイ素子ＤＬ３，ＤＬ４を有しディレイ素子ＤＬ４に
クロックφ１の極性を反転して供給しディレイ素子ＤＬ
３，ＤＬ４の出力のＯＲ論理を取ってクロックφ２Ａを
発生する制御回路１６Ａを備えることと、ラッチ回路
４，９にクロックφ２の代りにクロックφ２Ａを、リー
ドバッファ１１にクロックφ３の代りに反転したクロッ
クφ２Ａをそれぞれ供給することである。
【００２８】また、ディレイ素子ＤＬ３，ＤＬ４の各々
の遅延量は独立に拡散の後半の配線工程で容易に変更で
きるよう構成されている。
【００２９】図６及びリード動作のタイムチャートであ
る図７を参照して本実施例の読出動作について説明する
と、ラッチ回路４は、クロックφ２Ａに同期して動作
し、リードバッファ１１は、クロックφ２Ａの反転信号
に同期して動作する。このとき、クロックφ２Ａの立上
がり，立下がりそれぞれのエッジを、データ伝達開始の
タイミングとして利用している。
【００３０】
【発明の効果】以上説明したように、本発明の半導体記
憶装置は、第１及び第３の一時記憶回路に第１のクロッ
クに同期して伝送データの出力制御を行わせるとともに
第２の一時記憶回路に第１のクロックのタイミングより
先立って上記伝送データの出力制御を行わせる制御回路
を備えるので、アドレスアクセス損失の要因である各パ
イプライン間のデータ伝達時間の差を補償することによ
り、ネットのデータ伝達所要時間をパイプライン段数で
除した時間をサイクル時間とするよう容易に最適化する
ことができるという効果がある。
【図面の簡単な説明】
【図１】本発明の半導体記憶装置の第１の実施例を示す
ブロック図である。
【図２】図１の制御回路の構成を示すブロック図であ
る。
【図３】本実施例の半導体記憶装置におけるリード動作
のタイムチャートである。
【図４】本実施例の半導体記憶装置におけるライト動作
のタイムチャートである。
【図５】本発明の半導体記憶装置の第２の実施例を示す
ブロック図である。
【図６】図５の制御回路の構成を示すブロック図であ
る。
【図７】本実施例の半導体記憶装置におけるリード動作
のタイムチャートである。
【図８】従来の半導体記憶装置の一例を示すブロック図
である。
【図９】従来の半導体記憶装置におけるリード動作のタ
イムチャートである。
【図１０】従来の半導体記憶装置におけるライト動作の
タイムチャートである。
【符号の説明】
１，７，１５ 入力回路 ２，４，８，９，１３ ラッチ回路 ３ カラムデコーダ ５ センスアンプ ６ メモリセル １０ ライトバッファ １１ リードバッファ １２ データアンプ １４ 出力回路 １６，１６Ａ 制御回路 ＤＬ１，ＤＬ２，ＤＬ３，ＤＬ４ ディレイ素子

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 データ記憶用のメモリセルアレイと、ア
    ドレス信号及び書込データの供給を受け前記メモリセル
    アレイに対する前記データの書込および記憶データの読
    出を行いこの読出データを出力するセンスアンプと、前
    記アドレス信号，前記書込データ及び前記読出データを
    含む伝送データの各々をラッチしクロックに同期してそ
    れぞれ次段に出力する入力側の第１，中間の第２及び出
    力側の第３の一時記憶回路により分割されパイプライン
    動作によりこの伝送データをそれぞれ伝達するデータ伝
    達回路とを備える半導体記憶装置において、 前記第１及び第３の一時記憶回路に前記クロック対応の
    第１のクロックに同期して前記伝送データの出力制御を
    行わせるとともに前記第２の一時記憶回路に前記第１の
    クロックのタイミングより予め定めた時間の分先立って
    前記伝送データの出力制御を行わせる制御回路を備える
    ことを特徴とする半導体記憶装置。
  2. 【請求項２】 前記第１〜第３の一時記憶回路で分割さ
    れ前記第３の一時記憶回路から出力端子までの第３のパ
    イプライン段を含む第１〜第３のパイプライン段の各々
    の第１〜第３のデータ伝達時間のうち前記第３のデータ
    伝達時間が最大とならないように構成することを特徴と
    する請求項１記載の半導体記憶装置。
  3. 【請求項３】 前記データ伝達回路が、 外部クロックの供給に応答して前記第１のクロックを出
    力するクロック入力回路と、 外部アドレス信号の供給に応答して第１のアドレス信号
    を出力するアドレス入力回路と、 前記第１のアドレス信号をラッチし前記第１のクロック
    に同期して第２のアドレス信号を出力する前記第１の一
    時記憶回路である第１のラッチ回路と、 前記第２のアドレス信号の供給に応答してデコードし第
    ３のアドレス信号を出力するデコーダ回路と、 前記第３のアドレス信号の供給を受けてこれをラッチし
    第２のクロックに同期して第４のアドレス信号を前記セ
    ンスアンプに出力する前記第２の一時記憶回路である第
    ２のラッチ回路と、 データ入出力端子からの外部書込データの供給に応答し
    て第１の書込データを出力するデータ入力回路と、 前記第１の書込データの供給を受けてこれをラッチし前
    記第１のクロックに同期して第２の書込データを出力す
    る前記第１の一時記憶回路である第３のラッチ回路と、 前記第２の書込データの供給を受けこれをラッチし前記
    第２のクロックに同期して第３の書込データを前記デー
    タとして前記センスアンプに出力する前記第２の記憶回
    路である第４のラッチ回路と、 前記センスアンプから第１の読出データの供給を受け第
    ３のクロックに同期して第２の読出データを出力するリ
    ードバッファ回路と、 前記第２の読出データの供給を受けこれをラッチし前記
    第１のクロックに同期して第３の読出データを出力する
    前記第３の一時記憶回路である第５のラッチ回路と、 前記第１のクロックの供給に応答してこの第１のクロッ
    クから予め定めた第１及び第２の遅延時間分をそれぞれ
    遅延して前記第２及び第３のクロックの各々を発生する
    前記制御回路とを備えることを特徴とする請求項１記載
    の半導体記憶装置。
  4. 【請求項４】 前記制御回路が前記第１のクロックの供
    給に応答してこの第１のクロックを前記第１及び第２の
    遅延時間それぞれ遅延する第１及び第２の遅延素子を備
    えることを特徴とする請求項３記載の半導体記憶装置。
  5. 【請求項５】 前記制御回路が前記第１のクロックの供
    給に応答してこの第１のクロックを前記第１の遅延時間
    遅延し第１の遅延信号を発生する第３の遅延素子と、 前記第１のクロックを反転し前記第２の遅延時間遅延し
    第２の遅延信号を発生する第４の遅延素子と、 前記第１及び第２の遅延信号の論理和演算を行い前記第
    ２のクロック対応の前縁と前記第３のクロック対応の後
    縁とを有する第４のクロックを発生する論理回路とを備
    えることを特徴とする請求項３記載の半導体記憶装置。
  6. 【請求項６】 前記第１の遅延時間が前記第１及び第２
    の一時記憶回路の間の前記第１のデータ伝達時間と等し
    く設定され、 前記第１の一時記憶回路と前記第２及び第３の一時記憶
    回路の間の回路ブロックとの間の第４のデータ伝達時間
    が前記第１及び第３の一時記憶回路の間の前記第１，第
    ２のデータ伝達時間の和である第５のデータ伝達時間を
    ２で除算した第１の時間値に前記第２の遅延時間を加算
    した時間値に等しくなるように前記第１，第２の遅延時
    間を設定することを特徴とする請求項１及び３記載の半
    導体記憶装置。
  7. 【請求項７】 前記リードバッファ回路が供給を受けた
    前記第４のクロックの前記後縁に同期して動作すること
    を特徴とする請求項３及び５記載の半導体記憶装置。
  8. 【請求項８】 前記第１〜第４のディレイ素子の各々の
    遅延時間が独立に拡散後の配線工程の変更のみで調整で
    きることを特徴とする請求項４及び５記載の半導体記憶
    装置。
  9. 【請求項９】 チップ上に形成した前記リードバッファ
    回路が前記第１及び前記第５のラッチ回路との中間点よ
    りも前記第５のラッチ回路に近くなるように配置された
    ことを特徴とする請求項２及び７記載の半導体記憶装
    置。体記憶装置。
JP6232732A 1994-09-28 1994-09-28 半導体記憶装置 Expired - Lifetime JP3013714B2 (ja)

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