JP2004127449A - 半導体記憶装置 - Google Patents

Abstract

【課題】リードレジスタ及びライトレジスタを制御する信号のタイミングに柔軟性を持たせ、データ順序の入れ替え機能持つ半導体記憶装置を提供する。
【解決手段】メモリ・コア部２と、シリアルデータの入出力を行うＩ／Ｏ回路４と、Ｉ／Ｏ回路４から複数ビットのシリアルデータを受け取り、パラレルデータに変換するリードレジスタと、メモリ・コア部２から複数ビットのパラレルデータを受け取り、シリアルデータに変換するライトレジスタとを有するシフトレジスタ部３と、前記シリアル／パラレル変換の際に、ビット毎に変換タイミングを与える複数の第１制御信号を生成し、パラレル／シリアル変換の際に、ビット毎に変換タイミングを与える複数の第２制御信号を生成する信号生成回路６Ａとを備える。信号生成回路６Ａは、前記複数の第１、第２制御信号の立ち上がりまたは立ち下がりのタイミングを制御する。
【選択図】　　図９

Description

【０００１】
【発明の属する技術分野】
この発明は、高周波クロックに同期してデータを入出力する半導体記憶装置にに関するものである。
【０００２】
【従来の技術】
一般的な高周波クロック同期型メモリの回路構成を、図１９に示す。メモリ回路１は、大別してメモリ・コア部２とその他のＩ／Ｆ回路から構成される。
【０００３】
Ｉ／Ｆ回路は、メモリ・コア部２に隣り合う左右のシフトレジスタ部３と、これに対応した外部信号線とシフトレジスタ部３との間に配置された左右のＩ／Ｏ回路（入出力回路）４と、ＤＬＬ（Ｄｅｌａｙｅｄ　Ｌｏｃｋｅｄ　Ｌｏｏｐ）回路５と、コントロールロジック６とを備えている。
【０００４】
ＤＬＬ回路５は、外部から入力される書き込み用クロックＲＸＣＬＫに同期して、内部ライトデータを制御するクロックｒｃｌｋを生成し、また、外部から入力される読み出し用クロックＴＸＣＬＫに同期して、内部リードデータを制御するクロックｔｃｌｋを生成する回路である。
【０００５】
また、コントロールロジック６は、外部コマンド信号ＣＯＭＭＡＮＤにより入力されたプロトコルを論理演算して、メモリ回路１のコントロール信号を生成する回路である。
【０００６】
左右のＩ／Ｏ回路４は、内部ライトデータ制御クロックｒｃｌｋを用いて、外部入出力データ線からシリアル・ライトデータＤＱ＜０：７＞、ＤＱ＜８：１５＞をそれぞれ取り込み、複数のシフトレジスタからなる左右のシフトレジスタ部３に入力する内部シリアル・ライトデータｅＷｒｉｔｅ、ｏＷｒｉｔｅを出力する。
【０００７】
また、左右のＩ／Ｏ回路４は、内部リードデータ制御クロックｔｃｌｋを用いて、左右のシフトレジスタ部３から内部シリアル・リードデータｅＲｅａｄ、ｏＲｅａｄをそれぞれ取り込み、外部入出力データ線にシリアル・リードデータＤＱ＜０：７＞、ＤＱ＜８：１５＞をそれぞれ出力する。
【０００８】
ここで、＜０：７＞、＜８：１５＞は、全部で１６ビットのデータの内、それぞれ前半の８ビットのデータと後半の８ビットのデータを示している。なお、Ｒｅａｄ、Ｗｒｉｔｅに付記した“ｅ”、“ｏ”の文字は、それぞれ偶数番（ｅｖｅｎ）、及び奇数番（ｏｄｄ）のデータを示している。
【０００９】
左右のシフトレジスタ部３は、読み出し動作時にコントロール信号によりメモリ・コア部２から読み出された内部パラレル・リードデータＲＤ＜０：７＞をそれぞれ取り込み、また書き込み動作時にコントロール信号により内部パラレル・ライトデータＷＤ＜０：７＞をそれぞれ出力して、メモリ・コア部２に書き込む。
【００１０】
このように、左右のシフトレジスタ部３は、左右のＩ／Ｏ回路４とメモリ・コア部２との間で、読み出し動作時に内部パラレル・リードデータＲＤ＜０：７＞を内部シリアル・リードデータｅＲｅａｄ、ｏＲｅａｄに変換し、また書き込み動作時に内部シリアル・ライトデータｅＷｒｉｔｅ、ｏＷｒｉｔｅを内部パラレル・ライトデータＷＤ＜０：７＞に変換する。
【００１１】
メモリ・コア部２は、ローデコーダ、カラムデコーダ、メモリセルアレイ、センスアンプ、リダンダンシ・ヒューズ、ＤＱバッファからなる通常のＤＲＡＭ回路で構成される。
【００１２】
上記したように、従来の高周波クロック同期型メモリのレイアウト構成において、メモリ・コア部２から読み出されたパラレル・リードデータが、シフトレジスタ３によりシリアル・リードデータに変換され、Ｉ／Ｏ回路４に到達するまでの経路を図２０に示す。ここで、点線で囲まれた周辺回路部７の内部に含まれる左右のＩ／Ｏ回路４は、ＩＯ＿０、ＩＯ＿２、…、ＩＯ＿７と、ＩＯ＿８、ＩＯ＿９、…、ＩＯ＿１５とに分割されて左右に配置されている。また、シリアル・リードデータｅＲｅａｄおよびｏＲｅａｄに付記した“＿Ｕ”及び“＿Ｂ”の文字は、それぞれ周辺回路部７に対して上側のメモリ・コア部２から読み出されるデータ、及び下側のメモリ・コア部２から読み出されるデータを示している。アクセスするアドレスによって、上側のメモリ・コア部２あるいは下側のメモリ・コア部２のどちらか一方からリードデータを読み出すため、シフトレジスタ部３ではアクセスされたメモリ・コア部２に対応する方のシリアル・リードデータｅＲｅａｄ、またはｏＲｅａｄを出力する。
【００１３】
メモリ・コア部２にデータを書き込む場合は、シリアル・ライトデータがＩ／Ｏ回路４からシフトレジスタ部３に入力され、シフトレジスタ部３でパラレル・ライトデータに変換された後、メモリ・コア部２に書き込まれる。
【００１４】
このように、書き込み動作におけるデータの流れは、読み出し動作におけるデータの流れを逆にすれば求められるので、図２０では読み出し動作の場合を例としてリードデータの経路を示している。
【００１５】
図２０に示すように、周辺回路部７の上下に配置されたメモリ・コア部２には、Ｉ／Ｏ回路４の各８ビットのＩＯ＿０〜ＩＯ＿７に対応して、左側のメモリ・コア部２に前記各８ビット分のセル領域Ｃ０〜Ｃ７がそれぞれ割り付けられ、同様に、各８ビットのＩＯ＿８〜ＩＯ＿１５に対応して、右側のメモリ・コア部２に前記各８ビット分のセル領域Ｃ８〜Ｃ１５がそれぞれ割り付けられ、全体で１６ビットの入出力幅を持つ高周波クロック周期型メモリを構成している。
【００１６】
このようにして、図２０のメモリ・コア部２に示されるように、メモリセルアレイにはＩＯ＿０＜０：７＞〜ＩＯ＿１５＜０：７＞までの各ＩＯに対して入出力される順番に対応した各８ビットの領域Ｃ０〜Ｃ１５がそれぞれ割り付けられている。高周波クロック同期型メモリのアクティブ動作時には、アドレス信号により左上及び右下または左下及び右上のどちらかの組合わせで４分割されたメモリ・コア部のうち２つが選択される。
【００１７】
メモリ・コア部２からＩＯ＿０〜ＩＯ＿１５の各ＩＯに対して８ビットごとに、パラレルに読み出されたリードデータは、シフトレジスタ部３で各８ビットのシリアル・リードデータに変換される。
【００１８】
シフトレジスタ部３の構成を図２１（ａ）に示す。シフトレジスタ部３には、Ｉ／Ｏ回路４としてのＩＯ＿０〜ＩＯ＿７までの各ＩＯ回路に対応して、シフトレジスタが配置され、各シフトレジスタは、図２１（ｂ）に示すように、ライト動作用のライトレジスタとリード動作用のリードレジスタから構成されている。
【００１９】
ライトレジスタは、各ＩＯに偶数番目に入力されるデータに対応する４ビットのシリアル・ライトデータｅＷｒｉｔｅが入力され、４ビットのパラレル・ライトデータＷＤ＜０，２，４，６＞を出力する偶数番用のライトレジスタと、奇数番目に入力されるデータに対応する４ビットのシリアル・ライトデータｏＷｒｉｔｅが入力され、４ビットのパラレル・ライトデータＷＤ＜１，３，５，７＞を出力する奇数番用のライトレジスタから構成される。
【００２０】
また、リードレジスタは、各ＩＯから偶数番目に出力されるデータに対応する４ビットのパラレル・リードデータＲＤ＜０，２，４，６＞を取り込み、４ビットのシリアル・リードデータｅＲｅａｄを出力する偶数番用のリードレジスタと、奇数番目に出力されるデータに対応する４ビットのパラレル・リードデータＲＤ＜１，３，５，７＞を取り込み、４ビットのシリアル・リードデータｏＲｅａｄを出力する奇数番用のリードレジスタから構成される。
【００２１】
これらライトレジスタとリードレジスタは、詳しくは書き込み制御クロックｒｃｌｋ、及び読み出し制御クロックｔｃｌｋの立ち上り、立ち下りの両エッジに同期して動作し、４サイクルのクロックで８ビットのデータ転送を行う。
【００２２】
以下、図２０に示したメモリ・コア部２の１つと、対応するシフトレジスタ及びＩ／Ｏ回路のひとつに着目し、図２２乃至図２５に示すタイミング波形図を用いて高周波クロック同期型メモリにおける書き込み動作及び読み出し動作の一例を説明する。
【００２３】
はじめに、図２２を用いて読み出し動作について説明する。外部コマンド信号ＣＯＭＭＡＮＤにより、読み出し動作を指示するリードコマンド（Ｒｅａｄ　Ｃｏｍｍａｎｄ）が入力されると、一定時間後にメモリ・コア部２のひとつからパラレルに８ビットのリードデータＲＤ＜０：７＞が出力される。
【００２４】
８ビットのパラレル・リードデータＲＤ＜０：７＞は、内部リードデータを制御するクロックｔｃｌｋの立ち下がりに同期して、図２１（ｂ）に示したシフトレジスタに含まれる偶数番用のリードレジスタで、偶数番０、２、４、６からなる４ビットのシリアルデータｅＲｅａｄに変換される。
【００２５】
また、前記パラレル・リードデータＲＤ＜０：７＞は、クロックｔｃｌｋの立ち上がりに同期して、対応するシフトレジスタに含まれる奇数番用のリードレジスタで、奇数番１、３、５、７からなる４ビットのシリアルデータｏＲｅａｄに変換される。
【００２６】
これらを合成して、０〜７と番号付けされた計８ビットのシリアル・リードデータが、対応するＩ／Ｏ回路を介して外部に出力される。このようにして、４サイクルのクロックｔｃｌｋで８ビットのシリアル・リードデータが出力される。前記読み出し動作では、クロックｔｃｌｋの立ち上りエッジと立ち下がりエッジを用いることにより、各４ビットのシリアル・リードデータｅＲｅａｄ、ｏＲｅａｄを交互に出力することができる。
【００２７】
次に、図２３を用いて読み出し動作の他の例について説明する。
【００２８】
図２３は、内部リードデータを制御するクロックｔｃｌｋの立ち上がりエッジのみを用いて、パラレルデータからシリアルデータへの変換（以下、パラレル／シリアル変換）を行う場合のタイミング波形図である。
【００２９】
図２２で説明したクロックｔｃｌｋの立ち上がり、立ち下がりエッジを使用する場合に比べて、８ビットのパラレル／シリアル変換を行うのに８サイクルのクロックｔｃｌｋが必要となる。
【００３０】
次に、図２４を用いて書き込み動作の１例について説明する。
【００３１】
外部コマンド信号ＣＯＭＭＡＮＤにより、書き込み動作を指示するライトコマンド信号（Ｗｒｉｔｅ　Ｃｏｍｍａｎｄ）が入力されると、一定時間後に外部信号にシリアル・ライトデータＤＱ＜０：７＞が入力され、Ｉ／Ｏ回路がこれを取り込み、８ビットのシリアル・ライトデータを出力する。
【００３２】
Ｉ／Ｏ回路から出力された８ビットのシリアル・ライトデータは、内部ライトデータを制御するクロックｒｃｌｋの立ち上がりに同期して、対応する図２１（ｂ）のシフトレジスタに含まれるライトレジスタの偶数番側で偶数番の０、２、４、６からなる４ビットのシリアル・ライトデータｅＷｒｉｔｅに変換され保持される。
【００３３】
また、シリアル・ライトデータＤＱ＜０：７＞は、クロックｒｃｌｋの立ち下がりに同期して、対応する図２１（ｂ）のシフトレジスタに含まれるライトレジスタの奇数番側で奇数番の１、３、５、７からなる４ビットのシリアル・ライトデータｏＷｒｉｔｅに変換され保持される。
【００３４】
これら偶数番及び奇数番のシリアル・ライトデータが保持された図２１（ｂ）のライトレジスタに含まれる偶数番側および奇数番側の各フリップフロップ（ＦＦ）の出力を合成することにより、シリアルデータからパラレルデータへの変換（以下、シリアル／パラレル変換）が行われ、０〜７と番号付けられたパラレル・ライトデータＷＤ＜０：７＞が出力される。
【００３５】
次に、図２５を用いて書き込み動作の他の例について説明する。
【００３６】
図２５は、内部ライトデータを制御するクロックｒｃｌｋの立ち上がりエッジのみを用いて、シリアル／パラレル変換を行う場合のタイミング波形図である。図２４で説明したクロックｒｃｌｋの立ち上がりエッジと立ち下がりエッジを使用する場合に比べて、８ビットのシリアル／パラレル変換を行うのに８サイクルのクロックｒｃｌｋが必要となる。
【００３７】
次に、図２６（ａ）、図２６（ｂ）を用いて従来の高周波クロック同期型メモリの構成について説明する。
【００３８】
入出力ピンに接続されるパッド（図示せず）はチップの中央部に配置される。図２６（ａ）に示すように、ＤＬＬ回路５の左右に一列のＩ／Ｏ回路４が配置され、その上部に隣接してコントロールロジック６を設ける。コントロールロジック６と、ＤＬＬ回路５及び一列のＩ／Ｏ回路４の上下に、シフトレジスタ部３が配置され、上下のメモリ・コア部２との間で矢示したようにデータ転送が行われる。
【００３９】
メモリ・コア部２内のＤＱバッファ８と、メモリ・コア部２に冗長性を付与し不良ビットを切り離すことにより製造歩留まりの向上を図るリダンダンシ・ヒューズ回路９とがシフトレジスタ部３に隣接するように配置される。
【００４０】
メモリ・コア部２は、通常の半導体記憶装置と同様に、図２６（ｂ）に示すように、ＤＱバッファ８、ヒューズ回路９、メモリセルアレイ２、センスアンプ１０、カラムデコーダ１１、及びローデコーダ１２から構成される。ＤＱバッファ８、ヒューズ回路９、メモリセルアレイ２、カラムデコーダ１１、及びローデコーダ１２にはアドレス信号ＡＤＤが入力される。さらに、ＤＱバッファ８には、ライトデータＷＤが入力される。また、ＤＱバッファ８からはリードデータＲＤが出力される。
【００４１】
前述した従来例では、シフトレジスタが多数のフリップフロップ（ＦＦ）から構成されており、各フリップフロップには複数のトランスファゲートが設けられている。多数のフリップフロップが有する複数のトランスファゲートにはクロック信号が入力されているため、従来例ではクロック信号の充放電による消費電流が大きくなってしまうという問題点があった。
【００４２】
次に、図２７に示すようなシフトレジスタ部３とＩ／Ｏ回路４の配置をとる従来例について説明する。この例では、図２０の従来例に対してメモリ・コア部２Ａ、２Ｂとシフトレジスタ部３を９０度回転して配置し、周辺回路部７に対して平行なメモリ・コア部２で、シフトレジスタ部３を共有している。また、シフトレジスタ部３は、偶数番用のシフトレジスタと奇数番用のシフトレジスタを、周辺回路部７に対して直角な方向に分けて配置している（例えば、特許文献１参照）。
【００４３】
図２７に示した例では、リードデータｅＲｅａｄ、ｏＲｅａｄ、及びライトデータｅＷｒｉｔｅ、ｏＷｒｉｔｅが流れる配線の長さを短くするために、シフトレジスタ部３を図２８（ａ）、図２８（ｂ）に示すような構成にしている。図２８（ｂ）は、図２７に示した従来例の主要部のレイアウトを示す概略図であり、図２８（ａ）は前記レイアウト中のシフトレジスタ部３における偶数番側のシフトレジスタの構成を示す図である。
【００４４】
図２１（ａ）に示した従来例のシフトレジスタでは、各ＩＯに対応するシフトレジスタごとにまとめて配置していたが、図２７に示す従来例ではリード側のシフトレジスタは入出力される各順番に対応するフリップフロップごとに全ＩＯ分まとめて配置している。
【００４５】
また、ライト側のシフトレジスタ（ライトレジスタ）はライトデータｅＷｒｉｔｅ、ｏＷｒｉｔｅが流れる配線の長さを短くするために、図２９に示すような回路構成をとっている。
【００４６】
図３０に示すタイミング波形図を用いて、偶数番側のライトレジスタの動作を説明する。フリップフロップＦ１１は、クロックｒｃｌｋの立ち上がりごとにシリアル・ライトデータｅＷｒｉｔｅを１クロック遅らせてノードＮ４に出力する。ノードＮ４には、シリアルなライトデータが０、２、４、６の順で出力される。ラッチ回路１５は、信号ＷＲＴＬＡＴが“Ｈ”になるのを受けて、ノードＮ４に出力されている０番目のライトデータを取り込み、さらにノードＮ１に出力し、信号ＷＲＴＬＡＴが“Ｌ”になるのを受けてこれを保持する。
【００４７】
フリップフロップＦ１２は、信号ＷＲＴＬＡＴを入力として信号ＷＲＴＬＡＴに対して１クロック遅れた信号Ｌ１を出力する。ラッチ回路ＬＴ１６は、信号Ｌ１によってラッチ回路ＬＴ１５と同様に、ノードＮ４に出力されている２番目の信号をノードＮ２に出力し、さらに保持する。ラッチ回路ＬＴ１７は、ラッチ回路ＬＴ１６と同様の動作をする。
【００４８】
ＷＲＴＬＡＴ信号が“Ｈ”になってから３クロック後に、ノードＮ１、Ｎ２、Ｎ３、Ｎ４に０、２、４、６番目のデータがそれぞれ揃い、信号ＷＲＴＯＰＥＮによってパラレル・ライトデータＷＤ＜０，２，４，６＞が出力されと共に、保持される。
【００４９】
以上のような動作により、図２９に示すように構成されたライトレジスタはシリアル／パラレル変換を行っている。このライトレジスタでは、各ＩＯに対応したラッチ回路をＩ／Ｏ回路の数だけ必要とするが、クロックｒｃｌｋが入力され信号ＷＲＴＬＡＴを転送するフリップフロップは全ＩＯ分共有できる。このため、クロックｒｃｌｋが入力されるフリップフロップの個数が図２１（ｂ）に示した従来例のライトレジスタに比べて少なく、ライト動作時の消費電流が大幅に少ない。
【００５０】
前述したように図２７に示した従来例では、ライト動作時の消費電流が小さいが、リード動作時の消費電流は図２０に示した従来例と同じである。また、図２７に示した従来例では、リードデータｅＲｅａｄ、ｏＲｅａｄ及びライトデータｅＷｒｉｔｅ、ｏＷｒｉｔｅの配線や、ライトレジスタのノードＮ４などの配線が長いため、高速動作に対して動作マージンが少ないという問題がある。
【００５１】
次に、図３１に示すようなシフトレジスタ部３とＩ／Ｏ回路４の配置をとる従来例について説明する。この例では、図２０の従来例に対して、ライトレジスタを図２１（ｂ）に示した従来例と同じフリップフロップによるデータ転送方式を使い、リードレジスタを図２９に示した従来例のライトレジスタと同様な制御信号を転送する方式を取っている（例えば、特許文献２参照）。
【００５２】
図３１に示した例では、リードデータｅＲｅａｄ、ｏＲｅａｄ、及びライトデータｅＷｒｉｔｅ、ｏＷｒｉｔｅの配線の長さを短くするために、シフトレジスタを図３２（ａ）、図３２（ｂ）に示すような構成にしている。図３２（ｂ）は、図３１に示した従来例の主要部のレイアウトを示す概略図であり、図３２（ａ）は前記レイアウト中のシフトレジスタ部３における偶数番側のシフトレジスタの構成を示す図である。
【００５３】
図２０に示した従来例のシフトレジスタでは、各ＩＯに対応するシフトレジスタごとにまとめて配置していたが、図３１に示した従来例ではリードレジスタは入出力される各順番に対応するフリップフロップごとに全ＩＯ分まとめて配置している。ここで、各レジスタを並べる順番は、図２８（ａ）に示した構成を逆になる。
【００５４】
また、リードレジスタはリードデータｅＲｅａｄ、ｏＲｅａｄの配線の長さを短くするために、図３３に示すような回路構成をとっている。
【００５５】
図３４に示すタイミング波形図を用いて、偶数番側のリードレジスタの動作を説明する。ラッチ回路ＬＴ２１は、信号ＲＤＬＡＴが“Ｈ”の期間にノードＮ１に０番目のリードデータを出力し、“Ｌ”の期間は出力がＨｉＺ（ハイインピーダンス）になる。フリップフロップ（ＦＦ）Ｆ２１は、信号ＲＤＬＡＴに対して１クロック遅れた信号Ｌ２を出力する。ラッチ回路ＬＴ２２は、信号Ｌ２が“Ｈ”の期間にノードＮ１に２番目のリードデータを出力し、“Ｌ”の期間は出力がＨｉＺになる。フリップフロップＦ２２は信号Ｌ２に対して１クロック遅れた信号Ｌ３を出力する。ラッチ回路ＬＴ２３は、信号Ｌ３が“Ｈ”の期間にノードＮ１に４番目のリードデータを出力し、“Ｌ”の期間は出力がＨｉＺになる。フリップフロップＦ２３は、信号Ｌ３に対して１クロック遅れた信号Ｌ４を出力する。ラッチ回路ＬＴ２４は、信号Ｌ４が“Ｈ”の期間にノードＮ１に６番目のリードデータを出力し、“Ｌ”の期間は出力がＨｉＺになる。
【００５６】
前述の動作によりノードＮ１に、０、２、４、６番目のデータがシリアルに出力される。ノードＮ１に出力されたデータは、フリップフロップＦ２４によって１クロック遅延され、０、２、４、６番目のリードデータｅＲｅａｄがシリアルに出力される。
【００５７】
以上のような動作により、図３３に示したリードレジスタはパラレル／シリアル変換を行っている。このリードレジスタは各ＩＯに対応したラッチ回路をＩ／Ｏ回路の数だけ必要とするが、クロックｔｃｌｋが入力される信号ＲＤＬＡＴを転送するフリップフロップは全ＩＯ分共有できる。このため、クロックｔｃｌｋが入力されるフリップフロップの個数が図２１（ｂ）に示した従来例のリードレジスタに比べて少なく、リード動作時の消費電流が大幅に少ない。
【００５８】
前述したように図３１に示した従来例では、リード動作時の消費電流は小さいが、ライト動作時の消費電流は図２０に示した従来例と同じである。図３１の従来例では、またリードデータｅＲｅａｄ、ｏＲｅａｄ及びライトデータｅＷｒｉｔｅ、ｏＷｒｉｔｅの配線や、リードレジスタのノードＮ１などの配線が長いため、高速動作に対して動作マージンが少ないという問題がある。
【００５９】
【特許文献１】
特開２０００−１８８３８１号公報
【００６０】
【特許文献２】
特開２００２−１０９８８６号公報
【００６１】
【発明が解決しようとする課題】
前述した従来例の問題点をまとめると以下のようになる。
【００６２】
図２０に示した従来例では、シフトレジスタが多数のフリップフロップ（ＦＦ）から構成されており、各フリップフロップには複数のトランスファゲートが設けられている。多数のフリップフロップが有する複数のトランスファゲートにはクロック信号が入力されているため、従来例ではクロック信号の充放電による消費電流が大きくなってしまうという問題点がある。
【００６３】
また、図２７に示した従来例では、ライト動作時の消費電流は小さいが、リード動作時の消費電流は図２０に示した従来例と同様に大きいという問題点がある。さらに、リードデータｅＲｅａｄ、ｏＲｅａｄ及びライトデータｅＷｒｉｔｅ、ｏＷｒｉｔｅの配線や、ライトレジスタのノードＮ４などの配線が長いため、高速動作に対して動作マージンが少ないという問題がある。
【００６４】
また、図３１に示した従来例では、リード動作時の消費電流は小さいが、ライト動作時の消費電流は図２０に示した従来例と同様に大きいという問題点がある。さらに、リードデータｅＲｅａｄ、ｏＲｅａｄ及びライトデータｅＷｒｉｔｅ、ｏＷｒｉｔｅの配線や、リードレジスタのノードＮ１などの配線が長いため、高速動作に対して動作マージンが少ないという問題がある。
【００６５】
また、前述した従来例では、書き込み動作時のシリアル／パラレル変換、及び読み出し動作時のパラレル／シリアル変換の際に用いられるクロック信号がデータごとに独立して制御できないため、データの書き込み及び読み出しをシリアルな順番に行うことしかできず、変換するデータ配列の入れ換えができないという問題がある。
【００６６】
そこでこの発明は、前記課題に鑑みてなされたものであり、リードレジスタ及びライトレジスタの変換動作を制御する信号のタイミングに柔軟性を持たせることにより、データの順序の入れ替え等の機能持つリードレジスタ及びライトレジスタを備えた半導体記憶装置を提供することを目的とする。
【００６７】
また、高速動作のマージンを確保しつつ、チップ面積を増加することなく、低消費電力でパラレルデータをシリアルデータに変換するリードレジスタ、及びシリアルデータをパラレルデータに変換するライトレジスタを備えた半導体記憶装置を提供することを目的とする。
【００６８】
【課題を解決するための手段】
前記目的を達成するために、この発明に係る半導体記憶装置は、複数のメモリセルから構成されたメモリセルアレイと、外部との間で複数ビットのシリアルデータの入出力を行う入出力回路と、前記入出力回路から前記複数ビットのシリアルデータを受け取り、前記複数ビットのシリアルデータをパラレルデータに変換する第１レジスタと、前記複数のメモリセルから読み出した複数ビットのパラレルデータを受け取り、前記複数ビットのパラレルデータをシリアルデータに変換する第２レジスタとを有するレジスタ部と、前記複数ビットのシリアルデータをパラレルデータに変換する際に、ビット毎に変換のタイミングを与える複数の第１制御信号を生成するとともに、前記複数ビットのパラレルデータをシリアルデータに変換する際に、ビット毎に変換のタイミングを与える複数の第２制御信号を生成する信号生成回路とを具備し、前記信号生成回路は、前記複数の第１制御信号の立ち上がりまたは立ち下がりのいずれかのタイミングを制御して、前記複数ビットのシリアルデータのビット毎の値を、前記複数のメモリセルのうちどのメモリセルに記憶するかを設定するとともに、前記複数の第２制御信号の立ち上がりまたは立ち下がりのいずれかのタイミングを制御して、前記複数のメモリセルから読み出した前記複数ビットのパラレルデータのビット毎の値を、シリアルデータのうちの何番目の値にするかを設定することを特徴とする。
【００６９】
【発明の実施の形態】
以下、図面を参照してこの発明の実施の形態の半導体記憶装置について説明する。半導体記憶装置として、ここでは高周波クロックに同期してデータを入出力する高周波クロック同期型メモリを例に取る。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００７０】
［第１の実施の形態］
まず、この発明の第１の実施の形態の高周波クロック同期型メモリについて説明する。
【００７１】
図１は、第１の実施の形態の高周波クロック同期型メモリの回路構成を示すブロック図である。
【００７２】
メモリ回路１は、大別してメモリ・コア部２とその他のＩ／Ｆ回路から構成される。
【００７３】
Ｉ／Ｆ回路は、メモリ・コア部２に隣り合う左右のシフトレジスタ部３と、これに対応した外部信号線とシフトレジスタ部３との間に配置された左右のＩ／Ｏ回路（入出力回路）４と、ＤＬＬ（Ｄｅｌａｙｅｄ　Ｌｏｃｋｅｄ　Ｌｏｏｐ）回路５と、コントロールロジック６とを備えている。
【００７４】
ＤＬＬ回路５は、外部から入力される書き込み用クロックＲＸＣＬＫに同期して、内部ライトデータを制御するクロックｒｃｌｋを生成し、また、外部から入力される読み出し用クロックＴＸＣＬＫに同期して、内部リードデータを制御するクロックｔｃｌｋを生成する回路である。
【００７５】
また、コントロールロジック６は、外部コマンド信号ＣＯＭＭＡＮＤにより入力されたプロトコルを論理演算して、メモリ回路１のコントロール信号を生成する回路である。
【００７６】
左右のＩ／Ｏ回路４は、内部ライトデータ制御クロックｒｃｌｋを用いて、外部入出力データ線からシリアル・ライトデータＤＱ＜０：７＞、ＤＱ＜８：１５＞をそれぞれ取り込み、複数のシフトレジスタからなる左右のシフトレジスタ部３に入力する内部シリアル・ライトデータｅＷｒｉｔｅ、ｏＷｒｉｔｅを出力する。
【００７７】
また、左右のＩ／Ｏ回路４は、内部リードデータ制御クロックｔｃｌｋを用いて、左右のシフトレジスタ部３から内部シリアル・リードデータｅＲｅａｄ、ｏＲｅａｄをそれぞれ取り込み、外部入出力データ線にシリアル・リードデータＤＱ＜０：７＞、ＤＱ＜８：１５＞をそれぞれ出力する。
【００７８】
ここで、＜０：７＞、＜８：１５＞は、全部で１６ビットのデータの内、それぞれ前半の８ビットのデータと後半の８ビットのデータを示している。なお、Ｒｅａｄ、Ｗｒｉｔｅに付記した“ｅ”、“ｏ”の文字は、それぞれ偶数番（ｅｖｅｎ）、及び奇数番（ｏｄｄ）のデータを示している。
【００７９】
左右のシフトレジスタ部３は、読み出し動作時にコントロール信号によりメモリ・コア部２から読み出された内部パラレル・リードデータＲＤ＜０：７＞をそれぞれ取り込み、また書き込み動作時にコントロール信号により内部パラレル・ライトデータＷＤ＜０：７＞をそれぞれ出力して、メモリ・コア部２に書き込む。
【００８０】
このように、左右のシフトレジスタ部３は、左右のＩ／Ｏ回路４とメモリ・コア部２との間で、読み出し動作時に内部パラレル・リードデータＲＤ＜０：７＞を内部シリアル・リードデータｅＲｅａｄ、ｏＲｅａｄに変換し、また書き込み動作時に内部シリアル・ライトデータｅＷｒｉｔｅ、ｏＷｒｉｔｅを内部パラレル・ライトデータＷＤ＜０：７＞に変換する。
【００８１】
メモリ・コア部２は、ローデコーダ、カラムデコーダ、メモリセルアレイ、センスアンプ、リダンダンシ・ヒューズ、ＤＱバッファからなる通常のＤＲＡＭ回路で構成される。
【００８２】
図２は、前記第１の実施の形態の高周波クロック同期型メモリにおける主要部の配置関係を示すブロック図である。
【００８３】
メモリ・コア部２、シフトレジスタ部３、及び周辺回路部７は、図２に示すように配置されている。周辺回路部７は、Ｉ／Ｏ回路４、ＤＬＬ回路５、及びコントロールロジック６を有している。Ｉ／Ｏ回路４は、ＩＯ＿０、ＩＯ＿２、…、ＩＯ＿７と、ＩＯ＿８、ＩＯ＿９、…、ＩＯ＿１５とに分割されて左右に配置されている。
【００８４】
ＩＯ＿０〜ＩＯ＿７には、外部よりシリアル・ライトデータＤＱ＜０：７＞が入力され、ＩＯ＿０〜ＩＯ＿７からはシリアル・ライトデータｅＷｒｉｔｅ＜０：７＞及びｏＷｒｉｔｅ＜０：７＞が出力される。ＩＯ＿８〜ＩＯ＿１５には、外部よりシリアル・ライトデータＤＱ＜８：１５＞が入力され、ＩＯ＿８〜ＩＯ＿１５からはシリアル・ライトデータｅＷｒｉｔｅ＜８：１５＞及びｏＷｒｉｔｅ＜８：１５＞が出力される。
【００８５】
また、ＩＯ＿０〜ＩＯ＿７には、シリアル・リードデータｅＲｅａｄｅ＜０：７＞及びｏＲｅａｄ＜０：７＞が入力され、ＩＯ＿０〜ＩＯ＿７からは外部シリアル・リードデータＤＱ＜０：７＞が出力される。ＩＯ＿８〜ＩＯ＿１５には、シリアル・リードデータｅＲｅａｄｅ＜８：１５＞及びｏＲｅａｄ＜８：１５＞が入力され、ＩＯ＿８〜ＩＯ＿１５からは外部シリアル・リードデータＤＱ＜８：１５＞が出力される。
【００８６】
シフトレジスタ部３は、偶数番用のシフトレジスタと奇数番用のシフトレジスタを有している。これら偶数番用及び奇数番用のシフトレジスタは、Ｉ／Ｏ回路４のＩＯ＿０〜ＩＯ＿７の上下、およびＩＯ＿８〜ＩＯ＿１５の上下に分けて配置されている。さらに、シフトレジスタ部３は、Ｉ／Ｏ回路４のＩＯ＿０〜ＩＯ＿７、及びＩＯ＿８〜ＩＯ＿１５に対し、対応するＩＯごとにまとめられている（括弧内に対応するＩＯを示す）。
【００８７】
メモリ・コア部２は４つに分割され、図２に示すように、偶数番用及び奇数番用のシフトレジスタの上下に配置されている。これらメモリ・コア部２には、Ｉ／Ｏ回路４の各８ビットのＩＯ＿０〜ＩＯ＿７に対応して、左側のメモリ・コア部２に前記各８ビット分のセル領域Ｃ０〜Ｃ７がそれぞれ割り付けられ、同様に、各８ビットのＩＯ＿８〜ＩＯ＿１５に対応して、右側のメモリ・コア部２に前記各８ビット分のセル領域Ｃ８〜Ｃ１５がそれぞれ割り付けられ、全体で１６ビットの入出力幅を持つ高周波クロック周期型メモリを構成している。
【００８８】
このようにして、図２のメモリ・コア部２に示されるように、メモリセルアレイにはＩＯ＿０＜０：７＞〜ＩＯ＿１５＜０：７＞までの各ＩＯに対して入出力される順番に対応した各８ビットの領域Ｃ０〜Ｃ１５がそれぞれ割り付けられている。高周波クロック同期型メモリのアクティブ動作時には、アドレス信号により左上及び右下または左下及び右上のどちらかの組合わせで４分割されたメモリ・コア部のうち２つが選択される。
【００８９】
図３（ａ）、図３（ｂ）、及び図４（ａ）、図４（ｂ）は、前記偶数番用及び奇数番用のシフトレジスタが有するリードレジスタ、及びライトレジスタの構成を示す回路図である。図３（ａ）は、偶数番用のリードレジスタを示し、図３（ｂ）は偶数番用のライトレジスタを示す。図４（ａ）は、奇数番用のリードレジスタを示し、図４（ｂ）は奇数番用のライトレジスタを示す。
【００９０】
図３（ａ）に示すように、パラレル・リードデータＲＤ＜０＞は、否定回路ＩＶ１を介してトランスファゲートＴＧ１の電流通路の一端に入力される。トランスファゲートＴＧ１の一方のゲートには信号ｅＲＯＰＮ＜０＞が入力され、他方のゲートには信号ｅＲＯＰＮ＜０＞が否定回路ＩＶ２を介して入力される。
【００９１】
同様に、パラレル・リードデータＲＤ＜２＞、ＲＤ＜４＞、ＲＤ＜６＞は、それぞれ否定回路ＩＶ３、ＩＶ５、ＩＶ７を介して、トランスファゲートＴＧ２、ＴＧ３、ＴＧ４の電流通路の一端に入力される。トランスファゲートＴＧ２、ＴＧ３、ＴＧ４の各々の一方のゲートには信号ｅＲＯＰＮ＜１＞、ｅＲＯＰＮ＜２＞、ｅＲＯＰＮ＜３＞がそれぞれ入力され、他方のゲートには信号ｅＲＯＰＮ＜１＞、ｅＲＯＰＮ＜２＞、ｅＲＯＰＮ＜３＞がそれぞれ否定回路ＩＶ４、ＩＶ６、ＩＶ８を介して入力される。
【００９２】
トランスファゲートＴＧ１、ＴＧ２、ＴＧ３、ＴＧ４の各々の電流通路の他端は、ラッチ回路ＬＴ１、トランスファゲートＴＧ５を介してラッチ回路ＬＴ２に接続されている。そして、ラッチ回路ＬＴ２からは、シリアル・リードデータｅＲｅａｄが出力される。
【００９３】
また、図３（ｂ）に示すように、シリアル・ライトデータｅＷｒｉｔｅは、トランスファゲートＴＧ６、ラッチ回路ＬＴ３、トランスファゲートＴＧ７、及びラッチ回路ＬＴ４を順に介して、トランスファゲートＴＧ８〜ＴＧ１１の各々の電流通路の一端に入力されている。トランスファゲートＴＧ８〜ＴＧ１１の各々の一方のゲートには、信号ｅＷＯＰＮ＜０＞、ｅＷＯＰＮ＜１＞、ｅＷＯＰＮ＜２＞、ｅＷＯＰＮ＜３＞がそれぞれ入力され、他方のゲートには信号ｅＷＯＰＮ＜０＞、ｅＷＯＰＮ＜１＞、ｅＷＯＰＮ＜２＞、ｅＷＯＰＮ＜３＞がそれぞれ否定回路ＩＶ９〜ＩＶ１２の各々を介して入力される。
【００９４】
トランスファゲートＴＧ８〜ＴＧ１１の各々の電流通路の他端からは、否定回路ＩＶ１３〜ＩＶ１６の各々を介して、パラレル・ライトデータＷＤ＜０＞、ＷＤ＜２＞、ＷＤ＜４＞、ＷＤ＜６＞が出力される。
【００９５】
また、図４（ａ）に示すように、パラレル・リードデータＲＤ＜１＞は、否定回路ＩＶ１７を介してトランスファゲートＴＧ１２の電流通路の一端に入力される。トランスファゲートＴＧ１２の一方のゲートには信号ｏＲＯＰＮ＜０＞が入力され、他方のゲートには信号ｏＲＯＰＮ＜０＞が否定回路ＩＶ１８を介して入力される。
【００９６】
同様に、パラレル・リードデータＲＤ＜３＞、ＲＤ＜５＞、ＲＤ＜７＞は、それぞれ否定回路ＩＶ１９、ＩＶ２１、ＩＶ２３を介して、トランスファゲートＴＧ１３、ＴＧ１４、ＴＧ１５の電流通路の一端に入力される。トランスファゲートＴＧ１３、ＴＧ１４、ＴＧ１５の各々の一方のゲートには信号ｏＲＯＰＮ＜１＞、ｏＲＯＰＮ＜２＞、ｏＲＯＰＮ＜３＞がそれぞれ入力され、他方のゲートには信号ｏＲＯＰＮ＜１＞、ｏＲＯＰＮ＜２＞、ｏＲＯＰＮ＜３＞がそれぞれ否定回路ＩＶ２０、ＩＶ２２、ＩＶ２４を介して入力される。
【００９７】
トランスファゲートＴＧ１２〜ＴＧ１５の各々の電流通路の他端は、ラッチ回路ＬＴ５、トランスファゲートＴＧ１７、ラッチ回路ＬＴ６、トランスファゲートＴＧ１８を順に介してラッチ回路ＬＴ７に接続されている。そして、ラッチ回路ＬＴ７からは、シリアル・リードデータｏＲｅａｄが出力される。
【００９８】
また、図４（ｂ）に示すように、シリアル・ライトデータｏＷｒｉｔｅは、トランスファゲートＴＧ１９、ラッチ回路ＬＴ８を順に介して、トランスファゲートＴＧ２０〜ＴＧ２３の各々の電流通路の一端にそれぞれ入力されている。トランスファゲートＴＧ２０〜ＴＧ２３の各々の一方のゲートには、信号ｏＷＯＰＮ＜０＞、ｏＷＯＰＮ＜１＞、ｏＷＯＰＮ＜２＞、ｏＷＯＰＮ＜３＞がそれぞれ入力され、他方のゲートには信号ｏＷＯＰＮ＜０＞、ｏＷＯＰＮ＜１＞、ｏＷＯＰＮ＜２＞、ｏＷＯＰＮ＜３＞がそれぞれ否定回路ＩＶ２５〜ＩＶ２８の各々を介して入力される。
【００９９】
トランスファゲートＴＧ２０〜ＴＧ２３の各々の電流通路の他端からは、否定回路ＩＶ２５〜ＩＶ２８の各々を介して、パラレル・ライトデータＷＤ＜１＞、ＷＤ＜３＞、ＷＤ＜５＞、ＷＤ＜７＞が出力される。
【０１００】
次に、図３（ａ）、図３（ｂ）、図４（ａ）及び図４（ｂ）に示したリードレジスタが行うパラレル／シリアル変換、及びライトレジスタが行うシリアル／パラレル変換について説明する。
【０１０１】
図５は、図３（ａ）に示したリードレジスタのパラレル／シリアル変換動作を示すタイミング波形図である。
【０１０２】
読み出し動作において、偶数番用のリードレジスタは、４ビットのパラレルな入力であるパラレル・リードデータＲＤ＜０，２，４，６＞を、４ビットのシリアルな出力であるシリアル・リードデータｅＲｅａｄに変換する。
【０１０３】
メモリ・コア部２からパラレル・リードデータＲＤ＜０，２，４，６＞が読み出された後、クロックｔｃｌｋに同期して１サイクルずつタイミングの異なる４本の信号ｅＲＯＰＮ＜０：３＞が順番に、クロックｔｃｌｋの１サイクル期間だけ“Ｈ”になる。これら信号ｅＲＯＰＮ＜０：３＞の立ち上がりに応答して、トランスファゲートＴＧ１〜ＴＧ４からはパラレル・リードデータＲＤ＜０＞、ＲＤ＜２＞、ＲＤ＜４＞、ＲＤ＜６＞が順番に出力され、信号ｅＲｍｉｘはシリアル・リードデータ＜０，２，４，６＞となる。信号ｅＲｅａｄは、信号ｅＲｍｉｘから半サイクル遅れて、シリアル・リードデータ＜０，２，４，６＞となる。
【０１０４】
図６は、図３（ｂ）に示したライトレジスタのシリアル／パラレル変換動作を示すタイミング波形図である。
【０１０５】
書き込み動作において、偶数番用のライトレジスタは、４ビットのシリアルな入力であるシリアル・ライトデータｅＷｒｉｔｅを、４ビットのパラレルな出力であるパラレル・ライトデータＷＤ＜０，２，４，６＞に変換する。
【０１０６】
ライトレジスタのトランスファゲートＴＧ６に、外部よりシリアル・ライトデータｅＷｒｉｔｅが＜０，２，４，６＞の順番で入力される。すると、クロックｒｃｌｋに同期し１サイクル遅れて、ラッチ回路ＬＴ４からシリアル・ライトデータｅＷｒｉｔｅ＜０，２，４，６＞が順番に出力される（信号ｅＷｍｉｘ）。これに合わせて、信号ｅＷＯＰＮ＜０：３＞は、クロックｒｃｌｋに同期して順番に１サイクル期間だけ“Ｈ”になる。これら信号ｅＷＯＰＮ＜０：３＞の立ち上がりに応答して、信号ｅＷｍｉｘがトランスファゲートＴＧ８〜ＴＧ１１に取りこまれ、否定回路ＩＶ１３〜ＩＶ１６からパラレル・ライトデータＷＤ＜０＞、ＷＤ＜２＞、ＷＤ＜４＞、ＷＤ＜６＞が出力される。
【０１０７】
図７は、図４（ａ）に示したリードレジスタのパラレル／シリアル変換動作を示すタイミング波形図である。
【０１０８】
読み出し動作おいて、奇数番用のリードレジスタは、４ビットのパラレルな入力であるパラレル・リードデータＲＤ＜１，３，５，７＞を、４ビットのシリアルな出力であるシリアル・リードデータｏＲｅａｄに変換する。
【０１０９】
メモリ・コア部２からパラレル・リードデータＲＤ＜１，３，５，７＞が読み出された後、クロックｔｃｌｋに同期して１サイクルずつタイミングの異なる４本の信号ｏＲＯＰＮ＜０：３＞が順番にクロックｔｃｌｋの１サイクル期間だけ“Ｈ”になる。これら信号ｏＲＯＰＮ＜０：３＞の立ち上がりに応答して、トランスファゲートＴＧ１２〜ＴＧ１５からはパラレル・リードデータＲＤ＜１＞、ＲＤ＜３＞、ＲＤ＜５＞、ＲＤ＜７＞が順番に出力され、信号ｏＲｍｉｘはシリアル・リードデータ＜１，３，５，７＞となる。信号ｏＲｅａｄは、信号ｅＲｍｉｘから１サイクル遅れて、シリアル・リードデータ＜１，３，５，７＞となる。すなわち、奇数番用のリードレジスタは、信号ｏＲｍｉｘを出力するまでは偶数番用のリードレジスタと同じタイミングで同様に動作し、トランスファゲートとラッチ回路によりシリアル・リードデータｅＲｅａｄに比べて半サイクル遅れたタイミングでシリアル・リードデータｏＲｅａｄを出力する。
【０１１０】
図８は、図４（ｂ）に示したライトレジスタのシリアル／パラレル変換動作を示すタイミング波形図である。
【０１１１】
書き込み動作において、奇数番用のライトレジスタは、４ビットのシリアルな入力であるシリアル・ライトデータｏＷｒｉｔｅを、４ビットのパラレルな出力であるパラレル・ライトデータＷＤ＜１，３，５，７＞に変換する。
【０１１２】
ライトレジスタのトランスファゲートＴＧ１９に、外部よりシリアル・ライトデータｏＷｒｉｔｅが＜１，３，５，７＞の順番で入力される。すると、クロックｒｃｌｋに同期し半サイクル遅れて、ラッチ回路ＬＴ８からシリアル・ライトデータｅＷｒｉｔｅ＜１，３，５，７＞が順番に出力される（信号ｏＷｍｉｘ）。これに合わせて、信号ｏＷＯＰＮ＜０：３＞は、クロックｒｃｌｋに同期して順番に１サイクル期間だけ“Ｈ”になる。これら信号ｏＷＯＰＮ＜０：３＞の立ち上がりに応答して、信号ｏＷｍｉｘがトランスファゲートＴＧ２０〜ＴＧ２３に取りこまれ、否定回路ＩＶ２９〜ＩＶ３２からパラレル・ライトデータＷＤ＜０＞、ＷＤ＜２＞、ＷＤ＜４＞、ＷＤ＜６＞が出力される。
【０１１３】
奇数番用のライトレジスタには、シリアル・ライトデータｅＷｒｉｔｅに比べてシリアル・ライトデータｏＷｒｉｔｅが半サイクル遅れたタイミングで入力されるが、信号ｅＷｍｉｘと信号ｏＷｍｉｘが出力されるタイミングは同じになり、さらにこれ以降は同じタイミングで動作する。
【０１１４】
前述したように、読み出し動作及び書き込み動作の両方に前記構成を有するリードレジスタ及びライトレジスタを用いることにより、リードレジスタ及びライトレジスタに多数のフリップフロップを用いた従来技術に比べて、クロック信号が入力されるトランジスタ数を大幅に削減することができる。これにより、読み出し動作及び書き込み動作時における消費電流を削減できる。なお、フリップフロップは、多数のトランスファゲートが備えられ、多数のトランジスタを有している。
【０１１５】
また、前述した高周波クロック同期型メモリでは、シフトレジスタ部３とＩ／Ｏ回路４との間を結ぶ配線（信号ｅＲｅａｄ、ｏＲｅａｄ、ｅＷｒｉｔｅ、ｏＷｒｉｔｅが流れる配線）の配線長を短くすることが可能なため、高速動作に対する動作マージンを十分に確保できる。
【０１１６】
［第２の実施の形態］
次に、この発明の第２の実施の形態の高周波クロック同期型メモリについて説明する。
【０１１７】
図９は、第２の実施の形態の高周波クロック同期型メモリの回路構成を示すブロック図である。
【０１１８】
この第２の実施の形態は、図９に示すように、コントロールロジック６内に信号生成回路６Ａを備えている。この信号生成回路６Ａは、前述したシフトレジスタに入力される信号ｅＲＯＰＮ＜０：３＞、ｏＲＯＰＮ＜０：３＞及び信号ｅＷＯＰＮ＜０：３＞、ｏＷＯＰＮ＜０：３＞を生成する回路であり、信号ｅＲＯＰＮ＜０：３＞、ｏＲＯＰＮ＜０：３＞及び信号ｅＷＯＰＮ＜０：３＞、ｏＷＯＰＮ＜０：３＞が“Ｈ”になるタイミングを自由に入れ替えることができる。
【０１１９】
信号生成回路６Ａにより、信号ｅＲＯＰＮ＜０：３＞、ｏＲＯＰＮ＜０：３＞及び信号ｅＷＯＰＮ＜０：３＞、ｏＷＯＰＮが“Ｈ”になる順番を自由に入れ替えれば、書き込み動作時に書き込むデータの順番と読み出し動作時に読み出すデータの順番を任意に変更することができる。
【０１２０】
なお、その他の構成は、前記第１の実施の形態における構成と同様であり、以下に異なる構成部分のみを説明する。
【０１２１】
図１０（ａ）、図１０（ｂ）及び図１０（ｃ）は、第２の実施の形態の高周波クロック同期型メモリが備える信号生成回路６Ａの構成を示すブロック図及び回路図である。ここでは、信号ｅＷＯＰＮ＜０：３＞を生成する回路の例を示す。なお、信号ｏＷＯＰＮ＜０：３＞、ｅＲＯＰＮ＜０：３＞、及びｏＲＯＰＮ＜０：３＞を生成する信号生成回路についても、同様の構成にて形成できる。
【０１２２】
図１０（ａ）に、信号ｅＷＯＰＮ＜０：３＞を生成する信号生成回路のブロック図を示す。パルス発生器＜０＞には、信号ｐｌｓ＜０：３＞と信号ｏｄｒ０＜０：１＞が入力され、信号ｅＷＯＰＮ＜０＞が出力される。同様に、パルス発生器＜１＞、パルス発生器＜２＞、及びパルス発生器＜３＞には、それぞれ信号ｐｌｓ＜０：３＞と信号ｏｄｒ１＜０：１＞、信号ｐｌｓ＜０：３＞と信号ｏｄｒ２＜０：１＞、及び信号ｐｌｓ＜０：３＞と信号ｏｄｒ３＜０：１＞が入力され、信号ｅＷＯＰＮ＜１＞、ｅＷＯＰＮ＜２＞、及びｅＷＯＰＮ＜３＞信号が出力される。
【０１２３】
図１０（ｂ）に、パルス発生器＜０＞の回路図を示す。信号ｅＷＯＰＮ＜０＞を出力する否定論理積回路ＮＡ１の第１入力端には、否定論理積回路ＮＡ２の出力端が接続されている。同様に、否定論理積回路ＮＡ１の第２入力端、第３入力端、第４入力端には、それぞれ否定論理積回路ＮＡ３、ＮＡ４、ＮＡ５の出力端が接続されている。否定論理積回路ＮＡ２の第１入力端には信号ｐｌｓ＜３＞が入力され、第２入力端には信号ｏｄｒ０＜０＞が入力され、さらに第３入力端には信号ｏｄｒ０＜１＞が入力されている。否定論理積回路ＮＡ３の第１入力端には、信号ｐｌｓ＜２＞が入力され、第２入力端には信号ｏｄｒ０ｂ＜０＞が入力され、さらに第３入力端には信号ｏｄｒ０＜１＞が入力されている。
【０１２４】
否定論理積回路ＮＡ４の第１入力端には、信号ｐｌｓ＜１＞が入力され、第２入力端には信号ｏｄｒ０＜０＞が入力され、さらに第３入力端には信号ｏｄｒ０ｂ＜１＞が入力されている。否定論理積回路ＮＡ５の第１入力端には、信号ｐｌｓ＜０＞が入力され、第２入力端には信号ｏｄｒ０ｂ＜０＞が入力され、さらに第３入力端には信号ｏｄｒ０ｂ＜１＞が入力されている。
【０１２５】
図１０（ｃ）に、信号ｐｌｓ＜０：３＞を発生する回路と、信号ｏｄｒ０ｂ＜０：１＞を発生する回路を示す。
【０１２６】
信号ｐｌｓ＜０：３＞を発生する回路は、直列に接続された３段のフリップフロップ（ＦＦ）Ｆ１、Ｆ２、Ｆ３から構成される。１クロックのパルスがフリップフロップＦ１に入力されると、フリップフロップＦ１〜Ｆ３によりそれぞれ１サイクルずつ遅れた信号ｐｌｓ＜１＞、信号ｐｌｓ＜２＞、信号ｐｌｓ＜３＞が生成される。
【０１２７】
信号ｏｄｒ０ｂ＜０：１＞を発生する回路は、否定回路ＩＶ３３またはＩＶ３４から構成される。信号ｏｄｒ０＜０＞が否定回路ＩＶ３３に入力されると、反転され信号ｏｄｒ０ｂ＜０＞が出力される。同様に、信号ｏｄｒ０＜１＞が否定回路ＩＶ３４に入力されと、反転され信号ｏｄｒ０ｂ＜１＞が出力される。
【０１２８】
次に、図１０（ａ）〜図１０（ｃ）に示した信号生成回路６Ａにより、書き込み動作時に書き込むデータの順番を任意に変更し、さらに読み出し動作時に読み出すデータの順番を任意に変更する例を示す。
【０１２９】
図１１（ａ）、図１１（ｂ）は、書き込み動作時に書き込むデータの順番と読み出し動作時にデータを読み出す順番を変更した場合の波形図である。
【０１３０】
まず、書き込み動作において、信号ｅＷＯＰＮ＜０：３＞をｅＷＯＰＮ＜１＞、ｅＷＯＰＮ＜２＞、ｅＷＯＰＮ＜３＞、ｅＷＯＰＮ＜０＞の順番で“Ｈ”にすると、パラレル・ライトデータＷＤ＜０，２，４，６＞は、図１１（ａ）に示すように、それぞれＤ、Ａ、Ｂ、Ｃのデータとなり、これらのデータが書き込まれる。
【０１３１】
次に、読み出し動作において、パラレル・リードデータＲＤ＜０，２，４，６＞には、図１１（ｂ）に示すように、Ｄ、Ａ、Ｂ、Ｃのデータが読み出される。信号ｅＲＯＰＮ＜０：３＞を信号ｅＲＯＰＮ＜２＞、ｅＲＯＰＮ＜３＞、ｅＲＯＰＮ＜０＞、ｅＲＯＰＮ＜１＞の順番で“Ｈ”にすると、シリアル・リードデータｅＲｅａｄはＢ、Ｃ、Ｄ、Ａの順番のシリアルデータとなる。
【０１３２】
この例では、書き込み動作→読み出し動作によって、書き込み時にはＡ、Ｂ、Ｃ、Ｄの順番のデータがＢ、Ｃ、Ｄ、Ａの順番のデータになる。
【０１３３】
以下に、図１０（ａ）〜図１０（ｃ）に示した信号生成回路６Ａにおいて、信号ｅＷＯＰＮ＜０：３＞の出力タイミングを任意に制御する例を示す。
【０１３４】
信号ｏｄｒ０＜０：１＞、ｏｄｒ１＜０：１＞、ｏｄｒ２＜０：１＞、ｏｄｒ３＜０：１＞は、それぞれ信号ｅＷＯＰＮ＜０＞、ｅＷＯＰＮ＜１＞、ｅＷＯＰＮ＜２＞、ｅＷＯＰＮ＜３＞の出力（“Ｈ”パルスが出力される）タイミングを制御する各２ビット、計８ビットの信号である。外部に備えられたメモリコントローラ等から、前記８ビットの信号を入力することにより、信号ｅＷＯＰＮ＜０：３＞の“Ｈ”が立ち上がるタイミングを任意に制御する。
【０１３５】
図１１（ａ）に示した書き込み動作時における信号ｅＷＯＰＮ＜０：３＞の出力タイミングは、図１２（ａ）に示す信号ｏｄｒ０＜０：１＞、ｏｄｒ１＜０：１＞、ｏｄｒ２＜０：１＞、及びｏｄｒ３＜０：１＞により制御される。図１０（ａ）〜図１０（ｃ）に示した信号生成回路６Ａに、前記信号ｏｄｒ０＜０：１＞、ｏｄｒ１＜０：１＞、ｏｄｒ２＜０：１＞、ｏｄｒ３＜０：１＞と、信号ｐｌｓ＜０：３＞が入力されると、図１２（ｂ）に示すタイミングで信号ｅＷＯＰＮ＜０：３＞が出力される。
【０１３６】
また、図１１（ｂ）に示した読み出し動作時における信号ｅＲＯＰＮ＜０：３＞の出力タイミングは、図１３（ａ）に示す信号ｏｄｒ０＜０：１＞、ｏｄｒ１＜０：１＞、ｏｄｒ２＜０：１＞、ｏｄｒ３＜０：１＞により制御される。図１０（ａ）〜図１０（ｃ）に示した信号生成回路６Ａにおいて、出力信号ｅＷＯＰＮ＜０：３＞を信号ｅＲＯＰＮ＜０：３＞とし、クロックｒｃｌｋをクロックｔｃｌｋとする。このような信号生成回路に、図１３（ａ）に示す信号ｏｄｒ０＜０：１＞、ｏｄｒ１＜０：１＞、ｏｄｒ２＜０：１＞、ｏｄｒ３＜０：１＞と、信号ｐｌｓ＜０：３＞が入力されると、図１３（ｂ）に示すタイミングで信号ｅＲＯＰＮ＜０：３＞が出力される。
【０１３７】
また、書き込み動作時において、信号ｅＷＯＰＮ＜０：３＞が全て同時に“Ｈ”になるように、信号ｅＷＯＰＮ＜０：３＞を生成することも可能である。この場合の書き込み動作におけるタイミングチャートを図１４に示す。図１０（ａ）〜図１０（ｃ）に示した信号生成回路６Ａに、図１５（ａ）に示す信号ｏｄｒ０＜０：１＞、ｏｄｒ１＜０：１＞、ｏｄｒ２＜０：１＞、ｏｄｒ３＜０：１＞と、信号ｐｌｓ＜０：３＞が入力されると、図１５（ｂ）に示すように、信号ｅＷＯＰＮ＜０：３＞が全て同じタイミングで“Ｈ”となる。
【０１３８】
前述したように、信号ｅＷＯＰＮ＜０：３＞が全て同時に“Ｈ”になるように制御すれば、１クロックパルスの動作で同時に、シリアル・ライトデータｅＷｒｉｔｅをパラレル・ライトデータＷＤ＜０，２，４，６＞に変換できる。これにより、製造後の動作テストなどの際に、動作テストに要する時間を削減することができる。
【０１３９】
また、以下に、信号ｅＷＯＰＮ＜０：３＞の出力タイミングの他の例を示す。信号生成回路６Ａに、図１６（ａ）に示す信号ｏｄｒ０＜０：１＞、ｏｄｒ１＜０：１＞、ｏｄｒ２＜０：１＞、ｏｄｒ３＜０：１＞と、信号ｐｌｓ＜０：３＞を入力すれば、図１６（ｂ）に示すようなタイミングで信号ｅＷＯＰＮ＜０：３＞を出力することも可能である。
【０１４０】
この実施の形態における前記信号生成回路６Ａは、信号ｅＷＯＰＮ＜０：３＞の立ち上がりまたは立ち下がりのいずれかのタイミングを制御することにより、前記複数ビットのシリアルデータのビット毎の値を、前記複数のメモリセルのうちどのメモリセルに記憶するかを設定する。
【０１４１】
前記信号生成回路６Ａは、また信号ｅＲＯＰＮ＜０：３＞の立ち上がりまたは立ち下がりのいずれかのタイミングを制御して、複数のメモリセルから読み出した複数ビットのパラレルデータのビット毎の値を、シリアルデータのうちの何番目の値とするかを設定する。
【０１４２】
以上説明したようにこの第２の実施の形態では、書き込み動作時に書き込むデータの順番、及び読み出し動作時に読み出すデータの順番を任意に変更することができる。これにより、書き込み時に書きこんだデータの順番と読み出し時に読み出すデータの順番を変更することができる。このような機能を使って書き込み動作及び読み出し動作を行うことにより、データの順番の入れ替えなどの簡単な演算を行うことができる。
【０１４３】
さらに、書き込み動作時において、シリアル・ライトデータをパラレル・ライトデータに変換する際の制御クロックを全て同時に“Ｈ”にすることで、クロック信号の１サイクルの期間で同時に、シリアル・ライトデータをパラレル・ライトデータに変換できる。これにより、書き込み動作のテストを行う際に、テストに要する時間を削減することができる。
【０１４４】
［第３の実施の形態］
次に、この発明の第３の実施の形態の高周波クロック同期型メモリについて説明する。
【０１４５】
この第３の実施の形態は、前記第１の実施の形態における偶数番用と奇数番用のそれぞれのシフトレジスタで用いられる信号ｅＲＯＰＮ＜０：３＞と信号ｏＲＯＰＮ＜０：３＞、及び信号ｅＷＯＰＮ＜０：３＞と信号ｏＷＯＰＮ＜０：３＞を共通にし、信号ＲＯＰＮ＜０：３＞、及び信号ＷＯＰＮ＜０：３＞として用いるものである。その他の構成は、前記第１の実施の形態と同様であり、以下に異なる構成部分のみを説明する。
【０１４６】
図１７（ａ）及び図１７（ｂ）は、この発明の第３の実施の形態の高周波クロック同期型メモリのシフトレジスタ部内に備えられたリードレジスタ、及びライトレジスタの構成を示す回路図である。
【０１４７】
リードレジスタでは、図１７（ａ）に示すように、偶数番用及び奇数番用のそれぞれのリードレジスタで用いられる信号ｅＲＯＰＮ＜０：３＞及び信号ｏＲＯＰＮ＜０：３＞を共通にして信号ＲＯＰＮ＜０：３＞としている。
【０１４８】
ライトレジスタでは、図１７（ｂ）に示すように、偶数番用及び奇数番用のそれぞれのライトレジスタで用いられる信号ｅＷＯＰＮ＜０：３＞及び信号ｏＷＯＰＮ＜０：３＞を共通にして信号ＷＯＰＮ＜０：３＞としている。
【０１４９】
なお、ここでは、共通とした信号ＲＯＰＮ＜０：３＞及び信号ＷＯＰＮ＜０：３＞が、それぞれリードレジスタまたはライトレジスタに直接入力される例を示したが、信号ＲＯＰＮ＜０：３＞及び信号ＷＯＰＮ＜０：３＞が所定信号、例えばリードコマンド信号またはライトコマンド信号でデコードされた後、リードレジスタまたはライトレジスタに入力されるようにしてもよい。
【０１５０】
このような構成とすれば、前記第１の実施の形態で必要であった２つの信号ｅＲＯＰＮ＜０＞と信号ｏＲＯＰＮ＜０＞が１つの信号ＲＯＰＮ＜０＞で済むようになる。同様に、信号ｅＲＯＰＮ＜１＞と信号ｏＲＯＰＮ＜１＞、信号ｅＲＯＰＮ＜２＞と信号ｏＲＯＰＮ＜２＞、及び信号ｅＲＯＰＮ＜３＞と信号ｏＲＯＰＮ＜３＞が、それぞれ１つの信号ＲＯＰＮ＜１＞、信号ＲＯＰＮ＜２＞、及び信号ＲＯＰＮ＜３＞で済むようになる。
【０１５１】
また、前記第１の実施の形態で必要であった２つの信号ｅＷＯＰＮ＜０＞と信号ｏＷＯＰＮ＜０＞が１つの信号ＷＯＰＮ＜０＞で済むようになる。同様に、信号ｅＷＯＰＮ＜１＞と信号ｏＷＯＰＮ＜１＞、信号ｅＷＯＰＮ＜２＞と信号ｏＷＯＰＮ＜２＞、及び信号ｅＷＯＰＮ＜３＞と信号ｏＷＯＰＮ＜３＞が、それぞれ１つの信号ＷＯＰＮ＜１＞、信号ＷＯＰＮ＜２＞、及び信号ＷＯＰＮ＜３＞で済むようになる。
【０１５２】
これらにより、半導体記憶装置において必要な配線数を削減でき、半導体記憶装置の微細化を図ることができる。
【０１５３】
［第４の実施の形態］
次に、この発明の第４の実施の形態の高周波クロック同期型メモリについて説明する。
【０１５４】
この第４の実施の形態は、前記第３の実施の形態のシフトレジスタにおいて、リードレジスタで用いられるＲＯＰＮ＜０：３＞とライトレジスタで用いられるＷＯＰＮ＜０：３＞を共通にし、信号ＲＷＯＰＮ＜０：３＞として用いるものである。その他の構成は、前記第１の実施の形態と同様であり、以下に異なる構成部分のみを説明する。
【０１５５】
図１８は、この発明の第４の実施の形態の高周波クロック同期型メモリのシフトレジスタ部内に備えられたリードレジスタ、及びライトレジスタの構成を示す回路図である。
【０１５６】
図１８に示すリードレジスタ及びライトレジスタでは、図１７（ａ）に示したリードレジスタで用いられる信号ＲＯＰＮ＜０：３＞と、図１７（ｂ）に示したライトレジスタで用いられる信号ＷＯＰＮ＜０：３＞とを共通にして信号ＲＷＯＰＮ＜０：３＞としている。
【０１５７】
なお、ここでは、共通とした信号ＲＷＯＰＮ＜０：３＞が、リードレジスタ及びライトレジスタに直接入力される例を示したが、信号ＲＷＯＰＮ＜０：３＞が所定信号、例えばリードコマンド信号またはライトコマンド信号でデコードされた後、リードレジスタ及びライトレジスタに入力されるようにしてもよい。
【０１５８】
このような構成とすれば、前記第３の実施の形態で必要であった２つの信号ＲＯＰＮ＜０＞と信号ＷＯＰＮ＜０＞が１つの信号ＲＷＯＰＮ＜０＞で済むようになる。同様に、信号ＲＯＰＮ＜１＞と信号ＷＯＰＮ＜１＞、信号ＲＯＰＮ＜２＞と信号ＷＯＰＮ＜２＞、及び信号ＲＯＰＮ＜３＞と信号ＷＯＰＮ＜３＞が、それぞれ１つの信号ＲＷＯＰＮ＜１＞、信号ＲＷＯＰＮ＜２＞、及び信号ＲＷＯＰＮ＜３＞で済むようになる。
【０１５９】
これらにより、前記第３の実施の形態よりさらに必要な配線数を削減でき、半導体記憶装置の微細化を図ることができる。
【０１６０】
また、前述した各実施の形態はそれぞれ、単独で実施できるばかりでなく、適宜組み合わせて実施することも可能である。
【０１６１】
さらに、前述した各実施の形態には種々の段階の発明が含まれており、各実施の形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【０１６２】
【発明の効果】
以上述べたようにこの発明によれば、リードレジスタ及びライトレジスタの変換動作を制御する信号のタイミングに柔軟性を持たせることにより、データの順序の入れ替え等の機能持つリードレジスタ及びライトレジスタを備えた半導体記憶装置を提供することができる。
【０１６３】
また、高速動作のマージンを確保しつつ、チップ面積を増加することなく、低消費電力でパラレルデータをシリアルデータに変換するリードレジスタ、及びシリアルデータをパラレルデータに変換するライトレジスタを備えた半導体記憶装置を提供することができる。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態の高周波クロック同期型メモリの回路構成を示すブロック図である。
【図２】前記第１の実施の形態の高周波クロック同期型メモリにおける主要部の配置関係を示すブロック図である。
【図３】（ａ）は前記第１の実施の形態の高周波クロック同期型メモリにおける偶数番用のリードレジスタの構成を示す回路図であり、（ｂ）は偶数番用のライトレジスタの構成を示す回路図である。
【図４】（ａ）は前記第１の実施の形態の高周波クロック同期型メモリにおける奇数番用のリードレジスタの構成を示す回路図であり、（ｂ）は奇数番用のライトレジスタの構成を示す回路図である。
【図５】図３（ａ）に示したリードレジスタのパラレル／シリアル変換動作を示すタイミング波形図である。
【図６】図３（ｂ）に示したライトレジスタのシリアル／パラレル変換動作を示すタイミング波形図である。
【図７】図４（ａ）に示したリードレジスタのパラレル／シリアル変換動作を示すタイミング波形図である。
【図８】図４（ｂ）に示したライトレジスタのシリアル／パラレル変換動作を示すタイミング波形図である。
【図９】この発明の第２の実施の形態の高周波クロック同期型メモリの回路構成を示すブロック図である。
【図１０】前記第２の実施の形態の高周波クロック同期型メモリが備える信号生成回路の構成を示すブロック図及び回路図である。
【図１１】前記第２の実施の形態の高周波クロック同期型メモリにおける書き込み動作及び読み出し動作を示すタイミング波形図である。
【図１２】前記信号生成回路により図１１に示した書き込み動作の制御クロックを生成する例を示す図である。
【図１３】前記信号生成回路により図１１に示した読み出し動作の制御クロックを生成する例を示す図である。
【図１４】書き込み動作時において制御クロックを全て同時に“Ｈ”とした書き込み動作を示すタイミング波形図である。
【図１５】前記信号生成回路により図１４に示した書き込み動作の制御クロックを生成する例を示す図である。
【図１６】前記信号生成回路により書き込み動作の制御クロックを生成する他の例を示す図である。
【図１７】この発明の第３の実施の形態の高周波クロック同期型メモリのシフトレジスタ部内に備えられたリードレジスタ、及びライトレジスタの構成を示す回路図である。
【図１８】この発明の第４の実施の形態の高周波クロック同期型メモリのシフトレジスタ部内に備えられたリードレジスタ、及びライトレジスタの構成を示す回路図である。
【図１９】一般的な高周波クロック同期型メモリの回路構成を示すブロック図である。
【図２０】図１９に示した高周波クロック同期型メモリにおけるリードデータの経路を示す図である。
【図２１】図１９に示した高周波クロック同期型メモリにおけるシフトレジスタ部３の構成を示す図である。
【図２２】図１９に示した高周波クロック同期型メモリにおける読み出し動作の一例を示すタイミング波形図である。
【図２３】図１９に示した高周波クロック同期型メモリにおける読み出し動作の他の例を示すタイミング波形図である。
【図２４】図１９に示した高周波クロック同期型メモリにおける書き込み動作の一例を示すタイミング波形図である。
【図２５】図１９に示した高周波クロック同期型メモリにおける書き込み動作の他の例を示すタイミング波形図である。
【図２６】従来の高周波クロック同期型メモリのレイアウトを示す図である。
【図２７】従来の高周波クロック同期型メモリにおける主要部の配置関係を示すブロック図である。
【図２８】（ａ）は図２７に示した高周波クロック同期型メモリのシフトレジスタ部３における偶数番側のシフトレジスタの構成を示す図であり、（ｂ）は図２７に示した高周波クロック同期型メモリの主要部のレイアウトを示す概略図である。
【図２９】図２７に示した高周波クロック同期型メモリにおけるライトレジスタの構成を示す回路図である。
【図３０】図２９に示したライトレジスタを用いた書き込み動作の一例を示すタイミング波形図である。
【図３１】従来の高周波クロック同期型メモリにおける主要部の他の配置関係を示すブロック図である。
【図３２】（ａ）は図３１に示した高周波クロック同期型メモリのシフトレジスタ部３における偶数番側のシフトレジスタの構成を示す図であり、（ｂ）は図３１に示した高周波クロック同期型メモリの主要部のレイアウトを示す概略図である。
【図３３】図３１に示した高周波クロック同期型メモリにおけるリードレジスタの構成を示す回路図である。
【図３４】図３３に示したリードレジスタを用いた読み出し動作の一例を示すタイミング波形図である。
【符号の説明】
１…メモリ回路
２…メモリ・コア部
３…シフトレジスタ部
４…Ｉ／Ｏ回路（入出力回路）
５…ＤＬＬ（Ｄｅｌａｙｅｄ　Ｌｏｃｋｅｄ　Ｌｏｏｐ）回路
６…コントロールロジック
７…周辺回路部

Claims (14)

1. 複数のメモリセルから構成されたメモリセルアレイと、
   外部との間で複数ビットのシリアルデータの入出力を行う入出力回路と、
   前記入出力回路から前記複数ビットのシリアルデータを受け取り、前記複数ビットのシリアルデータをパラレルデータに変換する第１レジスタと、前記複数のメモリセルから読み出した複数ビットのパラレルデータを受け取り、前記複数ビットのパラレルデータをシリアルデータに変換する第２レジスタとを有するレジスタ部と、
   前記複数ビットのシリアルデータをパラレルデータに変換する際に、ビット毎に変換のタイミングを与える複数の第１制御信号を生成するとともに、前記複数ビットのパラレルデータをシリアルデータに変換する際に、ビット毎に変換のタイミングを与える複数の第２制御信号を生成する信号生成回路とを具備し、
   前記信号生成回路は、前記複数の第１制御信号の立ち上がりまたは立ち下がりのいずれかのタイミングを制御して、前記複数ビットのシリアルデータのビット毎の値を、前記複数のメモリセルのうちどのメモリセルに記憶するかを設定するとともに、前記複数の第２制御信号の立ち上がりまたは立ち下がりのいずれかのタイミングを制御して、前記複数のメモリセルから読み出した前記複数ビットのパラレルデータのビット毎の値を、シリアルデータのうちの何番目の値にするかを設定することを特徴とする半導体記憶装置。
2. 前記第１レジスタは、前記複数ビットのシリアルデータのうち、偶数番目のデータを受け取り、パラレルデータに変換する第１ライトレジスタと、奇数番目のデータを受け取り、パラレルデータに変換する第２ライトレジスタとから構成され、
   前記第２レジスタは、前記複数ビットのパラレルデータのうち、偶数番目のデータを受け取り、シリアルデータに変換する第１リードレジスタと、奇数番目のデータを受け取り、シリアルデータに変換する第２リードレジスタとから構成されていることを特徴とする請求項１に記載の半導体記憶装置。
3. 前記第１ライトレジスタは複数のトランスファゲートを有し、前記複数ビットのシリアルデータのうちの偶数番目のデータが、前記複数のトランスファゲートの各々の電流通路の一端に入力され、前記第１制御信号が前記複数のトランスファゲートの各々のゲートに入力され、
   前記第２ライトレジスタは複数のトランスファゲートを有し、前記複数ビットのシリアルデータのうちの奇数番目のデータが、前記複数のトランスファゲートの各々の電流通路の一端に入力され、前記第１制御信号が前記複数のトランスファゲートの各々のゲートに入力されることを特徴とする請求項２に記載の半導体記憶装置。
4. 前記第１リードレジスタは複数のトランスファゲートを有し、前記複数ビットのパラレルデータのうちの偶数番目のデータの各々が、前記複数のトランスファゲートの各々の電流通路の一端に入力され、前記第２制御信号が前記複数のトランスファゲートの各々のゲートに入力され、
   前記第２リードレジスタは複数のトランスファゲートを有し、前記複数ビットのパラレルデータのうちの奇数番目のデータの各々が、前記複数のトランスファゲートの各々の電流通路の一端に入力され、前記第２制御信号が前記複数のトランスファゲートの各々のゲートに入力されることを特徴とする請求項２または３に記載の半導体記憶装置。
5. 前記第１ライトレジスタに入力される前記第１制御信号と、前記第２ライトレジスタに入力される前記第１制御信号とを共通の信号とすることを特徴とする請求項２乃至４のいずれか１つに記載の半導体記憶装置。
6. 前記第１リードレジスタに入力される前記第２制御信号と、前記第２リードレジスタに入力される前記第２制御信号とを共通の信号とすることを特徴とする請求項２乃至５のいずれか１つに記載の半導体記憶装置。
7. 前記信号生成回路が出力する前記第１制御信号と前記第２制御信号とを共通の信号とすることを特徴とする請求項１に記載の半導体記憶装置。
8. 前記第１ライトレジスタ及び第２ライトレジスタに入力される前記第１制御信号と、前記第１リードレジスタ及び第２リードレジスタに入力される前記第２制御信号とを共通の信号とすることを特徴とする請求項２に記載の半導体記憶装置。
9. 前記信号生成回路が出力する複数の前記第１制御信号の各々が異なる立ち上がりエッジあるいは立ち下がりエッジのいずれか一方を有することを特徴とする請求項１または２に記載の半導体記憶装置。
10. 前記信号生成回路が出力する複数の前記第１制御信号のうち、２つ以上が同一の立ち上がりエッジあるいは立ち下がりエッジのいずれか一方を有することを特徴とする請求項１または２に記載の半導体記憶装置。
11. 前記共通の信号は、所定信号によりデコードされた後、前記第１ライトレジスタ及び第２ライトレジスタに入力されることを特徴とする請求項５に記載の半導体記憶装置。
12. 前記共通の信号は、所定信号によりデコードされた後、前記第１リードレジスタ及び第２リードレジスタに入力されることを特徴とする請求項６に記載の半導体記憶装置。
13. 前記共通の信号は、所定信号によりデコードされた後、前記第１レジスタ及び第２レジスタに入力されることを特徴とする請求項７に記載の半導体記憶装置。
14. 前記共通の信号は、所定信号によりデコードされた後、前記第１、第２ライトレジスタ、及び第１、第２リードレジスタに入力されることを特徴とする請求項８に記載の半導体記憶装置。

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