JP3183321B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JP3183321B2 JP3183321B2 JP29291995A JP29291995A JP3183321B2 JP 3183321 B2 JP3183321 B2 JP 3183321B2 JP 29291995 A JP29291995 A JP 29291995A JP 29291995 A JP29291995 A JP 29291995A JP 3183321 B2 JP3183321 B2 JP 3183321B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- latch
- signal
- synchronization signal
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1039—Read-write modes for single port memories, i.e. having either a random port or a serial port using pipelining techniques, i.e. using latches between functional memory parts, e.g. row/column decoders, I/O buffers, sense amplifiers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、特に内部パイプライン構造をとる半導体記憶装置の
パイプライン制御回路に関する。
し、特に内部パイプライン構造をとる半導体記憶装置の
パイプライン制御回路に関する。
【０００２】
【従来の技術】近年、ＣＰＵの高速化に伴い、半導体記
憶装置の高速化を要望する声が高まっている。しかし、
プロセス微細化の物理的限界や、大容量化に伴うチップ
サイズの増大等により、この要望は必ずしも果たせてい
るとは言えない。そこで、この問題を打破する一つの手
段として、内部パイプライン構造を持つ同期型半導体記
憶装置が提案されている（特開昭６１−１４８６９２号
「記憶装置」、特願平４−６７７９５号「半導体メモリ
装置」、特願平６−２３２７３２「半導体記憶装置」
等）。
憶装置の高速化を要望する声が高まっている。しかし、
プロセス微細化の物理的限界や、大容量化に伴うチップ
サイズの増大等により、この要望は必ずしも果たせてい
るとは言えない。そこで、この問題を打破する一つの手
段として、内部パイプライン構造を持つ同期型半導体記
憶装置が提案されている（特開昭６１−１４８６９２号
「記憶装置」、特願平４−６７７９５号「半導体メモリ
装置」、特願平６−２３２７３２「半導体記憶装置」
等）。
【０００３】図８は、従来の半導体記憶装置の一例を示
す回路図である。
す回路図である。
【０００４】この従来の半導体記憶装置は、アドレス端
子ＡＤＤを有する複数の入力回路１と、入力端子ＲＡＳ
Ｂ、ＣＡＳＢ、ＷＥＢ、ＣＳＢをそれぞれ有する入力回
路２〜５と、外部クロック信号ＣＬＫを有する入力回路
６と、入力回路６の出力を入力し、同期信号ＩＣＬＫ１
（第１の同期信号）を出力する同期信号発生回路７（第
１の同期信号発生回路）と、入力回路２〜５の出力を入
力し、同期信号ＩＣＬＫ１に同期して出力するコマンド
デコーダ８と、コマンドデコーダ８の出力及びバースト
終了信号ＢＳＴＥＮＤを入力し、パイプライン活性化信
号ＰＥＮ１を出力するパイプライン活性化回路９と、入
力回路１の出力、パイプライン活性化信号ＰＥＮ１及び
内部同期信号ＩＣＬＫ１を入力し、内部アドレス信号Ｉ
ＡＤＤ及びバースト終了信号ＢＳＴＥＮＤを出力するバ
ーストカウンタ１０と、複数の内部アドレス信号ＩＡＤ
Ｄを入力し、複数のカラム選択線ＹＳＷを出力するカラ
ムデコータ１１と、複数のメモリセル１２と、カラム選
択線ＹＳＷを入力し、メモリセル１２のデータを増幅す
る複数のセンスアンプ１３と、センスアンプ１３の出力
データを増幅して接点Ａに出力するデータアンプ１４
と、同期信号ＩＣＬＫ１及びモード信号ＭＤＣＬＴ２、
ＭＤＣＬＴ３を入力し、同期信号ＩＣＬＫ２、ＩＣＬＫ
３を出力するパイプライン制御回路１５Ｄと、データア
ンプ１４の出力を入力し、同期信号ＩＣＬＫ２に同期し
てデータを接点Ｂに出力するラッチ回路１９と、ラッチ
回路１９の出力を入力し同期信号ＩＣＬＫ３に同期して
データを接点Ｃに出力するラッチ回路２０と、ラッチ回
路２０の出力を入力し、出力端子ＤＱにデータを出力す
る出力回路２１とから構成されている。なお、入力回路
１、センスアンプ１３、メモリセル１２、ＩＡＤＤ、Ｙ
ＳＷは図では１つしか示されていない。
子ＡＤＤを有する複数の入力回路１と、入力端子ＲＡＳ
Ｂ、ＣＡＳＢ、ＷＥＢ、ＣＳＢをそれぞれ有する入力回
路２〜５と、外部クロック信号ＣＬＫを有する入力回路
６と、入力回路６の出力を入力し、同期信号ＩＣＬＫ１
（第１の同期信号）を出力する同期信号発生回路７（第
１の同期信号発生回路）と、入力回路２〜５の出力を入
力し、同期信号ＩＣＬＫ１に同期して出力するコマンド
デコーダ８と、コマンドデコーダ８の出力及びバースト
終了信号ＢＳＴＥＮＤを入力し、パイプライン活性化信
号ＰＥＮ１を出力するパイプライン活性化回路９と、入
力回路１の出力、パイプライン活性化信号ＰＥＮ１及び
内部同期信号ＩＣＬＫ１を入力し、内部アドレス信号Ｉ
ＡＤＤ及びバースト終了信号ＢＳＴＥＮＤを出力するバ
ーストカウンタ１０と、複数の内部アドレス信号ＩＡＤ
Ｄを入力し、複数のカラム選択線ＹＳＷを出力するカラ
ムデコータ１１と、複数のメモリセル１２と、カラム選
択線ＹＳＷを入力し、メモリセル１２のデータを増幅す
る複数のセンスアンプ１３と、センスアンプ１３の出力
データを増幅して接点Ａに出力するデータアンプ１４
と、同期信号ＩＣＬＫ１及びモード信号ＭＤＣＬＴ２、
ＭＤＣＬＴ３を入力し、同期信号ＩＣＬＫ２、ＩＣＬＫ
３を出力するパイプライン制御回路１５Ｄと、データア
ンプ１４の出力を入力し、同期信号ＩＣＬＫ２に同期し
てデータを接点Ｂに出力するラッチ回路１９と、ラッチ
回路１９の出力を入力し同期信号ＩＣＬＫ３に同期して
データを接点Ｃに出力するラッチ回路２０と、ラッチ回
路２０の出力を入力し、出力端子ＤＱにデータを出力す
る出力回路２１とから構成されている。なお、入力回路
１、センスアンプ１３、メモリセル１２、ＩＡＤＤ、Ｙ
ＳＷは図では１つしか示されていない。
【０００５】また、パイプライン制御回路１５Ｄは、同
期信号ＩＣＬＫ１を入力するインバータＩＶ２と、モー
ド信号ＭＤＣＬＴ３、インバータＩＶ２の出力を入力す
るＮＡＮＤゲートＮＡ１７と、モード信号ＭＤＣＬＴ
２、インバータＩＶ２の出力を入力するＮＡＮＤゲート
ＮＡ１８と、ＮＡＮＤゲートＮＡ１７の出力を入力する
ディレイ回路ＤＬ３と、ＮＡＮＤゲートＮＡ１８の出力
を入力するディレイ回路ＤＬ５と、ディレイ回路ＤＬ３
の出力を入力し、モード信号ＭＤＣＬＴ３をゲートに入
力し、同期信号ＩＣＬＫ２を出力するトランスファーゲ
ートＴＧ１と、ディレイ回路ＤＬ５の出力を入力し、モ
ード信号ＭＤＣＬＴ２をゲート入力し、同期信号ＩＣＬ
Ｋ２を出力するトランスファーゲートＴＧ２と、ＮＡＮ
ＤゲートＮＡ１７の出力を入力し、同期信号ＩＣＬＫ３
を出力するディレイ回路ＤＬ４とから構成されている。
期信号ＩＣＬＫ１を入力するインバータＩＶ２と、モー
ド信号ＭＤＣＬＴ３、インバータＩＶ２の出力を入力す
るＮＡＮＤゲートＮＡ１７と、モード信号ＭＤＣＬＴ
２、インバータＩＶ２の出力を入力するＮＡＮＤゲート
ＮＡ１８と、ＮＡＮＤゲートＮＡ１７の出力を入力する
ディレイ回路ＤＬ３と、ＮＡＮＤゲートＮＡ１８の出力
を入力するディレイ回路ＤＬ５と、ディレイ回路ＤＬ３
の出力を入力し、モード信号ＭＤＣＬＴ３をゲートに入
力し、同期信号ＩＣＬＫ２を出力するトランスファーゲ
ートＴＧ１と、ディレイ回路ＤＬ５の出力を入力し、モ
ード信号ＭＤＣＬＴ２をゲート入力し、同期信号ＩＣＬ
Ｋ２を出力するトランスファーゲートＴＧ２と、ＮＡＮ
ＤゲートＮＡ１７の出力を入力し、同期信号ＩＣＬＫ３
を出力するディレイ回路ＤＬ４とから構成されている。
【０００６】次に、本従来例の動作について説明する。
【０００７】図９は図８に示す例の動作を説明する波形
図で、「ＣＡＳレイテンシ＝３」の動作波形図である。
図で、「ＣＡＳレイテンシ＝３」の動作波形図である。
【０００８】「ＣＡＳレイテンシ」とは、外部より読み
出しの命令（リードコマンド）が入力された後出力端子
にデータが出力されるまでにクロックサイクルを何サイ
クル必要とするかを示すもので、「ＣＡＳレイテンシ＝
３」の場合３サイクルを必要とする。この時、モード信
号ＭＤＣＬＴ３はハイレベル、ＭＤＣＬＴ２はロウレベ
ルに設定されている。
出しの命令（リードコマンド）が入力された後出力端子
にデータが出力されるまでにクロックサイクルを何サイ
クル必要とするかを示すもので、「ＣＡＳレイテンシ＝
３」の場合３サイクルを必要とする。この時、モード信
号ＭＤＣＬＴ３はハイレベル、ＭＤＣＬＴ２はロウレベ
ルに設定されている。
【０００９】サイクルＣ１の外部クロックＣＬＫの立ち
上がりでＲＡＳＢ、ＣＡＳＢ、ＷＥＢ、ＣＳＢの各入力
端子をリードコマンドとなるよう入力レベルを設定する
と、外部クロックＣＬＫを受けてハイレベルとなる同期
信号ＩＣＬＫ１によりパイプライン活性化信号ＰＥＮ１
がハイレベルとなる。
上がりでＲＡＳＢ、ＣＡＳＢ、ＷＥＢ、ＣＳＢの各入力
端子をリードコマンドとなるよう入力レベルを設定する
と、外部クロックＣＬＫを受けてハイレベルとなる同期
信号ＩＣＬＫ１によりパイプライン活性化信号ＰＥＮ１
がハイレベルとなる。
【００１０】リードコマンドが入力されると、別途設定
された「バースト長」だけバーストカウンタ１０で内部
アドレスが生成される。「バースト長」とは、１回のリ
ードコマンド入力により何ビットのデータを読み出すか
を示すもので、図のサイクルＣ１よりも先に設定されて
いる。この例は、「バースト長＝２」に設定された場合
を示している。
された「バースト長」だけバーストカウンタ１０で内部
アドレスが生成される。「バースト長」とは、１回のリ
ードコマンド入力により何ビットのデータを読み出すか
を示すもので、図のサイクルＣ１よりも先に設定されて
いる。この例は、「バースト長＝２」に設定された場合
を示している。
【００１１】サイクルＣ１、Ｃ２でバースト長分（２ビ
ット）内部アドレスが生成されると、サイクルＣ３の同
期信号ＩＣＬＫ１のハイレベルにより、バースト終了信
号ＢＳＴＥＮＤにハイレベルのパルスが生じ、これによ
りパイプライン活性化信号ＰＥＮ１がロウレベルとな
る。
ット）内部アドレスが生成されると、サイクルＣ３の同
期信号ＩＣＬＫ１のハイレベルにより、バースト終了信
号ＢＳＴＥＮＤにハイレベルのパルスが生じ、これによ
りパイプライン活性化信号ＰＥＮ１がロウレベルとな
る。
【００１２】なお、同期信号ＩＣＬＫ１は、外部クロッ
クＣＬＫより時間ｄ０だけ遅れて発生し、同期信号ＩＣ
ＬＫ２（第２の同期信号）は、同期信号ＩＣＬＫ１より
時間ｄ３だけ遅れて発生し、同期信号ＩＣＬＫ３（第３
の同期信号）は、同期信号ＩＣＬＫ１より時間ｄ４だけ
遅れて発生する。
クＣＬＫより時間ｄ０だけ遅れて発生し、同期信号ＩＣ
ＬＫ２（第２の同期信号）は、同期信号ＩＣＬＫ１より
時間ｄ３だけ遅れて発生し、同期信号ＩＣＬＫ３（第３
の同期信号）は、同期信号ＩＣＬＫ１より時間ｄ４だけ
遅れて発生する。
【００１３】サイクルＣ１で同期信号ＩＣＬＫ１がハイ
レベルとなると、バーストカウンタ１０で内部アドレス
が生成され、時間ｔ１後に該当するアドレスの読み出し
データＤ１が接点Ａに達し、続いて、同期信号ＩＣＬＫ
２がハイレベルとなると、ラッチ回路１９から読み出し
データＤ１が出力され、時間ｔ２後に接点Ｂに達する。
さらに、同期信号ＩＣＬＫ３がハイレベルとなると、ラ
ッチ回路２０から読み出しデータＤ１が出力され、時間
ｔ３後に接点Ｃを経て出力端子ＤＱに出力される。
レベルとなると、バーストカウンタ１０で内部アドレス
が生成され、時間ｔ１後に該当するアドレスの読み出し
データＤ１が接点Ａに達し、続いて、同期信号ＩＣＬＫ
２がハイレベルとなると、ラッチ回路１９から読み出し
データＤ１が出力され、時間ｔ２後に接点Ｂに達する。
さらに、同期信号ＩＣＬＫ３がハイレベルとなると、ラ
ッチ回路２０から読み出しデータＤ１が出力され、時間
ｔ３後に接点Ｃを経て出力端子ＤＱに出力される。
【００１４】また、サイクルＣ２で同期信号ＩＣＬＫ１
がハイレベルとなると、２ビット目の読み出しデータＤ
２が同様に読み出される。
がハイレベルとなると、２ビット目の読み出しデータＤ
２が同様に読み出される。
【００１５】ここで、読み出しデータＤ１、Ｄ２をラッ
チ回路１９にラッチするためには、サイクルタイムをｔ
ＣＫ３とすると、時間ｔ１が、 ｔ１ ＜ ｔＣＫ３＋ｄ３ …（１） となるように時間ｄ３を決めるべく、ディレイ素子ＤＬ
３の遅れ時間を設定する必要があり、読み出しデータＤ
１、Ｄ２をラッチ回路２０にラッチするためには、時間
ｔ２が、 ｄ３＋ｔ２ ＜ ｔＣＫ３＋ｄ４ …（２） となるように時間ｄ４を決めるべく、ディレイ素子ＤＬ
４の遅れ時間を設定する必要がある。
チ回路１９にラッチするためには、サイクルタイムをｔ
ＣＫ３とすると、時間ｔ１が、 ｔ１ ＜ ｔＣＫ３＋ｄ３ …（１） となるように時間ｄ３を決めるべく、ディレイ素子ＤＬ
３の遅れ時間を設定する必要があり、読み出しデータＤ
１、Ｄ２をラッチ回路２０にラッチするためには、時間
ｔ２が、 ｄ３＋ｔ２ ＜ ｔＣＫ３＋ｄ４ …（２） となるように時間ｄ４を決めるべく、ディレイ素子ＤＬ
４の遅れ時間を設定する必要がある。
【００１６】さらに、リードコマンドから３サイクル以
内で読み出しデータＤ１を出力端子ＤＱに出力する必要
があるため、 ｄ０＋ｔ１＋ｔ２＋ｔ３ ＜ ３×ｔＣＫ３ …（３） をも満たさなければならない。
内で読み出しデータＤ１を出力端子ＤＱに出力する必要
があるため、 ｄ０＋ｔ１＋ｔ２＋ｔ３ ＜ ３×ｔＣＫ３ …（３） をも満たさなければならない。
【００１７】図１０は図８に示す例の動作を説明する波
形図で、「ＣＡＳレイテンシ＝２」の動作波形図であ
る。この時、モード信号ＭＤＣＬＴ３はロウレベル、Ｍ
ＤＣＬＴ２はハイレベルに設定されている。
形図で、「ＣＡＳレイテンシ＝２」の動作波形図であ
る。この時、モード信号ＭＤＣＬＴ３はロウレベル、Ｍ
ＤＣＬＴ２はハイレベルに設定されている。
【００１８】モード信号ＭＤＣＬＴ３がロウレベルであ
るので、同期信号ＩＣＬＫ３は常にハイレベルで、ラッ
チ回路２０はラッチせず読み出しデータは通過する。
るので、同期信号ＩＣＬＫ３は常にハイレベルで、ラッ
チ回路２０はラッチせず読み出しデータは通過する。
【００１９】よって、サイクルＣ１で同期信号ＩＣＬＫ
１がハイレベルとなると、バーストカウンタ１０で内部
アドレスが生成され、時間ｔ１後に該当するアドレスの
読み出しデータＤ１が接点Ａに達し、続いて、同期信号
ＩＣＬＫ２がハイレベルとなると、ラッチ回路１９から
読み出しデータＤ１が出力され、時間ｔ４後に接点Ｂ、
接点Ｃを経て出力端子ＤＱに出力される。
１がハイレベルとなると、バーストカウンタ１０で内部
アドレスが生成され、時間ｔ１後に該当するアドレスの
読み出しデータＤ１が接点Ａに達し、続いて、同期信号
ＩＣＬＫ２がハイレベルとなると、ラッチ回路１９から
読み出しデータＤ１が出力され、時間ｔ４後に接点Ｂ、
接点Ｃを経て出力端子ＤＱに出力される。
【００２０】また、サイクルＣ２で同期信号ＩＣＬＫ１
がハイレベルとなると、２ビット目の読み出しデータＤ
２が同様に読み出される。
がハイレベルとなると、２ビット目の読み出しデータＤ
２が同様に読み出される。
【００２１】ここで、読み出しデータＤ１、Ｄ２をラッ
チ回路１９にラッチするためには、サイクルタイムをｔ
ＣＫ２とすると、時間ｔ１が、 ｔ１ ＜ ｔＣＫ２＋ｄ５ …（４） となるように時間ｄ５を決めるべく、ディレイ素子ＤＬ
５の遅れ時間を設定する必要がある。
チ回路１９にラッチするためには、サイクルタイムをｔ
ＣＫ２とすると、時間ｔ１が、 ｔ１ ＜ ｔＣＫ２＋ｄ５ …（４） となるように時間ｄ５を決めるべく、ディレイ素子ＤＬ
５の遅れ時間を設定する必要がある。
【００２２】さらに、リードコマンドから２サイクル以
内で読み出しデータＤ１を出力端子ＤＱに出力する必要
があるため、 ｄ０＋ｔ１＋ｔ４ ＜ ２×ｔＣＫ２ …（５） をも満たさなければならない。
内で読み出しデータＤ１を出力端子ＤＱに出力する必要
があるため、 ｄ０＋ｔ１＋ｔ４ ＜ ２×ｔＣＫ２ …（５） をも満たさなければならない。
【００２３】この例において、サイクルタイムｔＣＫ３
を最小で動作させるためには、（１）式より、 ｄ３ ＝ ｔ１−ｔＣＫ３ …（６） （２）式より、 ｄ４ ＝ ｄ３＋ｔ２−ｔＣＫ３ …（７） ∴ｄ４ ＝ ｔ１＋ｔ２−２×ｔＣＫ３ …（７）’ （３）式より、 ｔＣＫ３ ＝ （ｄ０＋ｔ１＋ｔ２＋ｔ３）／３ …（８） とすればよい。
を最小で動作させるためには、（１）式より、 ｄ３ ＝ ｔ１−ｔＣＫ３ …（６） （２）式より、 ｄ４ ＝ ｄ３＋ｔ２−ｔＣＫ３ …（７） ∴ｄ４ ＝ ｔ１＋ｔ２−２×ｔＣＫ３ …（７）’ （３）式より、 ｔＣＫ３ ＝ （ｄ０＋ｔ１＋ｔ２＋ｔ３）／３ …（８） とすればよい。
【００２４】よって、時間ｄ３、ｄ４の最適値は、
（８）式を（６）、（７）’式に代入して、 ｄ３＝ｔ１−（ｄ０＋ｔ１＋ｔ２＋ｔ３）／３ …（９） ｄ４＝ｔ１＋ｔ２−２×（ｄ０＋ｔ１＋ｔ２＋ｔ３）／３ …（１０） であり、これを満足するようディレイ素子ＤＬ３、ＤＬ
４の遅れ時間を設定するのがよい。
（８）式を（６）、（７）’式に代入して、 ｄ３＝ｔ１−（ｄ０＋ｔ１＋ｔ２＋ｔ３）／３ …（９） ｄ４＝ｔ１＋ｔ２−２×（ｄ０＋ｔ１＋ｔ２＋ｔ３）／３ …（１０） であり、これを満足するようディレイ素子ＤＬ３、ＤＬ
４の遅れ時間を設定するのがよい。
【００２５】また、この例において、サイクルタイムｔ
ＣＫ２を最小で動作させるためには、（４）式より、 ｄ５ ＝ ｔ１−ｔＣＫ２ …（１１） （５）式より、 ｔＣＫ２ ＝ （ｄ０＋ｔ１＋ｔ４）／２ …（１２） とすればよく、よって、時間ｄ５の最適値は、（１２）
式を（１１）式に代入して、 ｄ５ ＝ ｔ１−（ｄ０＋ｔ１＋ｔ４）／２ であり、これを満足するようディレイ素子ＤＬ５の遅れ
時間を設定するのがよい。
ＣＫ２を最小で動作させるためには、（４）式より、 ｄ５ ＝ ｔ１−ｔＣＫ２ …（１１） （５）式より、 ｔＣＫ２ ＝ （ｄ０＋ｔ１＋ｔ４）／２ …（１２） とすればよく、よって、時間ｄ５の最適値は、（１２）
式を（１１）式に代入して、 ｄ５ ＝ ｔ１−（ｄ０＋ｔ１＋ｔ４）／２ であり、これを満足するようディレイ素子ＤＬ５の遅れ
時間を設定するのがよい。
【００２６】これらのディレイ素子ＤＬ３、ＤＬ４、Ｄ
Ｌ５は、設計時のシミュレーションにて遅れ時間が最適
化されるが、拡散の広範の配線工程でも調整できるよう
にする場合が多い。
Ｌ５は、設計時のシミュレーションにて遅れ時間が最適
化されるが、拡散の広範の配線工程でも調整できるよう
にする場合が多い。
【００２７】また、時間ｄ３、ｄ４、ｄ５が正の値でし
かありえないため、（１）、（２）、（４）式を満たす
ために、ラッチ回路１９、２０は時間的になるべくＤＱ
端子に近くなるよう配置されている。
かありえないため、（１）、（２）、（４）式を満たす
ために、ラッチ回路１９、２０は時間的になるべくＤＱ
端子に近くなるよう配置されている。
【００２８】
【発明が解決しようとする課題】この従来の半導体記憶
装置は、「ＣＡＳレイテンシ＝３」のサイクルタイム
（ｔＣＫ３）を最小とするために、ディレイ素子ＤＬ
３、ＤＬ４の遅れ時間、「ＣＡＳレイテンシ＝２」のサ
イクルタイム（ｔＣＫ２）を最小とするために、ディレ
イ素子ＤＬ５の遅れ時間と、「ＣＡＳレイテンシ」ごと
にそれぞれ別のディレイ素子の遅れ時間を最適化する必
要があり、設計項目の増大、および製品立ち上げ時の調
整項目の増大をもたらすという欠点があった。
装置は、「ＣＡＳレイテンシ＝３」のサイクルタイム
（ｔＣＫ３）を最小とするために、ディレイ素子ＤＬ
３、ＤＬ４の遅れ時間、「ＣＡＳレイテンシ＝２」のサ
イクルタイム（ｔＣＫ２）を最小とするために、ディレ
イ素子ＤＬ５の遅れ時間と、「ＣＡＳレイテンシ」ごと
にそれぞれ別のディレイ素子の遅れ時間を最適化する必
要があり、設計項目の増大、および製品立ち上げ時の調
整項目の増大をもたらすという欠点があった。
【００２９】また、今後「ＣＡＳレイテンシ＝４」の機
能をも持つ製品を開発する際には、さらに３つのディレ
イ素子の遅れ時間の最適化および調整が必要となり、半
導体記憶装置の高速化にともない上記問題はさらに顕著
となる。
能をも持つ製品を開発する際には、さらに３つのディレ
イ素子の遅れ時間の最適化および調整が必要となり、半
導体記憶装置の高速化にともない上記問題はさらに顕著
となる。
【００３０】本発明の目的は、「ＣＡＳレイテンシ」ご
とにそれぞれ別のディレイ素子の遅れ時間を最適化する
必要がない半導体記憶装置を提供することにある。
とにそれぞれ別のディレイ素子の遅れ時間を最適化する
必要がない半導体記憶装置を提供することにある。
【００３１】
【課題を解決するための手段】本発明の半導体記憶装置
は、外部から入力される第１のクロックおよび該第１の
クロックに続いて入力される第２、第３のクロックのそ
れぞれに同期して第１の同期信号、第２の同期信号、お
よび第３の同期信号を発生し、出力する第１の同期信号
発生回路と、第１の同期信号を所定時間遅延させ、第１
の遅延信号として出力する第１の遅延回路と、第１の遅
延信号をラッチする第１のラッチ回路と、第１の同期信
号をラッチする第２のラッチ回路と、第１及び第２のラ
ッチ回路がともにそれぞれ第１の遅延信号、第１の同期
信号をラッチしたことを検出し、これをラッチする第３
のラッチ回路とを少なくとも備え、該第３のラッチ回路
の出力でパイプライン回路を制御する。
は、外部から入力される第１のクロックおよび該第１の
クロックに続いて入力される第２、第３のクロックのそ
れぞれに同期して第１の同期信号、第２の同期信号、お
よび第３の同期信号を発生し、出力する第１の同期信号
発生回路と、第１の同期信号を所定時間遅延させ、第１
の遅延信号として出力する第１の遅延回路と、第１の遅
延信号をラッチする第１のラッチ回路と、第１の同期信
号をラッチする第２のラッチ回路と、第１及び第２のラ
ッチ回路がともにそれぞれ第１の遅延信号、第１の同期
信号をラッチしたことを検出し、これをラッチする第３
のラッチ回路とを少なくとも備え、該第３のラッチ回路
の出力でパイプライン回路を制御する。
【００３２】データ伝達パスの最小必要時間を第１の遅
延回路で調整し、この調整した第１の遅延信号が発生し
たことをラッチする第１のラッチ回路の出力と、クロッ
ク（ＣＬＫ）から第１の同期信号発生回路で作られた第
１の同期信号をラッチする第２のラッチ回路の、両方が
発生されたことを意味する第３のラッチ回路の出力をパ
イプライン制御のタイミングとした。つまり、第１のラ
ッチ回路の出力、第２のラッチ回路の出力のうち遅い方
をパイプライン制御のタイミングとしたものである。
延回路で調整し、この調整した第１の遅延信号が発生し
たことをラッチする第１のラッチ回路の出力と、クロッ
ク（ＣＬＫ）から第１の同期信号発生回路で作られた第
１の同期信号をラッチする第２のラッチ回路の、両方が
発生されたことを意味する第３のラッチ回路の出力をパ
イプライン制御のタイミングとした。つまり、第１のラ
ッチ回路の出力、第２のラッチ回路の出力のうち遅い方
をパイプライン制御のタイミングとしたものである。
【００３３】第３のラッチ回路は、第１及び第２のラッ
チ回路がともにそれぞれ第１の遅延信号、第１の同期信
号をラッチしたことを検出してリセットされる。
チ回路がともにそれぞれ第１の遅延信号、第１の同期信
号をラッチしたことを検出してリセットされる。
【００３４】また、本発明の半導体記憶装置は、第１の
クロックに同期して発生する第１の同期信号が発生し終
えてから活性化される第１の制御信号を出力する第１の
制御信号発生回路をさらに備え、第１及び第２のラッチ
回路は、第１の制御信号が活性化された後のみそれぞれ
第１の遅延信号、第１の同期信号をラッチする。
クロックに同期して発生する第１の同期信号が発生し終
えてから活性化される第１の制御信号を出力する第１の
制御信号発生回路をさらに備え、第１及び第２のラッチ
回路は、第１の制御信号が活性化された後のみそれぞれ
第１の遅延信号、第１の同期信号をラッチする。
【００３５】第１のクロックで第２のラッチ回路がラッ
チ状態となってしまわないようにする（第２のクロック
以降をラッチする）ためである。
チ状態となってしまわないようにする（第２のクロック
以降をラッチする）ためである。
【００３６】また、本発明の半導体記憶装置は、第３の
ラッチ回路の出力を所定時間遅延させ第２の遅延信号と
して出力する第２の遅延回路と、第２の遅延信号をラッ
チする第４のラッチ回路と、第３のクロックに同期して
発生する前記第３の同期信号をラッチする第５のラッチ
回路と、第４及び第５のラッチ回路がともにそれぞれ第
２の遅延信号、第３の同期信号をラッチしたことを検出
し、これをラッチする第６のラッチ回路とをさらに備
え、第６のラッチ回路の出力でパイプライン回路を制御
する。
ラッチ回路の出力を所定時間遅延させ第２の遅延信号と
して出力する第２の遅延回路と、第２の遅延信号をラッ
チする第４のラッチ回路と、第３のクロックに同期して
発生する前記第３の同期信号をラッチする第５のラッチ
回路と、第４及び第５のラッチ回路がともにそれぞれ第
２の遅延信号、第３の同期信号をラッチしたことを検出
し、これをラッチする第６のラッチ回路とをさらに備
え、第６のラッチ回路の出力でパイプライン回路を制御
する。
【００３７】データ伝達パスの最小必要時間を第２の遅
延回路で調整し、この調整した第３の同期信号が発生し
たことをラッチする第４のラッチ回路の出力と、クロッ
ク（ＣＬＫ）から第１の同期信号発生回路で作られた第
１の同期信号をラッチする第５のラッチ回路の、両方が
発生されたことを意味する第６のラッチ回路の出力をパ
イプライン制御のタイミングとした。つまり、第４のラ
ッチ回路の出力、第５のラッチ回路の出力のうち遅い方
をパイプライン制御のタイミングとしたものである。
延回路で調整し、この調整した第３の同期信号が発生し
たことをラッチする第４のラッチ回路の出力と、クロッ
ク（ＣＬＫ）から第１の同期信号発生回路で作られた第
１の同期信号をラッチする第５のラッチ回路の、両方が
発生されたことを意味する第６のラッチ回路の出力をパ
イプライン制御のタイミングとした。つまり、第４のラ
ッチ回路の出力、第５のラッチ回路の出力のうち遅い方
をパイプライン制御のタイミングとしたものである。
【００３８】第６のラッチ回路は、第４及び第５のラッ
チ回路がともにそれぞれ第２の遅延信号、第３の同期信
号をラッチしたことを検出してリセットされる。
チ回路がともにそれぞれ第２の遅延信号、第３の同期信
号をラッチしたことを検出してリセットされる。
【００３９】本発明の半導体記憶装置は、第２のクロッ
クに同期して発生する第２の同期信号が発生し終えてか
ら活性化される第２の制御信号を出力する第２の制御信
号発生回路をさらに備え、第４及び第５のラッチ回路
は、第２の制御信号が活性化された後のみそれぞれ第２
の遅延信号、第３の同期信号をラッチする。
クに同期して発生する第２の同期信号が発生し終えてか
ら活性化される第２の制御信号を出力する第２の制御信
号発生回路をさらに備え、第４及び第５のラッチ回路
は、第２の制御信号が活性化された後のみそれぞれ第２
の遅延信号、第３の同期信号をラッチする。
【００４０】また、本発明の半導体記憶装置は、動作モ
ードによっては、前記第２または第４のラッチ回路を、
常に前段の同期信号が発生したのと同じ状態に保持する
論理を有する。
ードによっては、前記第２または第４のラッチ回路を、
常に前段の同期信号が発生したのと同じ状態に保持する
論理を有する。
【００４１】これにより、ＣＡＳレイテンシが変わった
時に、モード信号のレベルを変えるのみで対応できる。
時に、モード信号のレベルを変えるのみで対応できる。
【００４２】第１、第２のラッチ回路は、第３のラッチ
回路の出力でラッチをリセットされる。
回路の出力でラッチをリセットされる。
【００４３】第４、第５のラッチ回路は、第６のラッチ
回路の出力でラッチをリセットされる。
回路の出力でラッチをリセットされる。
【００４４】また、本発明の半導体記憶装置は、第３の
ラッチ回路の出力を入力する第２の同期信号発生回路を
さらに備え、該第２の同期信号発生回路の出力でパイプ
ライン回路を制御し、また、第３のラッチ回路のラッチ
をリセットする。
ラッチ回路の出力を入力する第２の同期信号発生回路を
さらに備え、該第２の同期信号発生回路の出力でパイプ
ライン回路を制御し、また、第３のラッチ回路のラッチ
をリセットする。
【００４５】また、本発明の半導体記憶装置は、第６の
ラッチ回路の出力を入力する第３の同期信号発生回路を
さらに備え、第３の同期信号発生回路の出力でパイプラ
イン回路を制御し、また、第６のラッチ回路のラッチを
リセットする。
ラッチ回路の出力を入力する第３の同期信号発生回路を
さらに備え、第３の同期信号発生回路の出力でパイプラ
イン回路を制御し、また、第６のラッチ回路のラッチを
リセットする。
【００４６】
【発明の実施の形態】次に、本発明の実施例について図
面を参照して説明する。
面を参照して説明する。
【００４７】図１は本発明の第１の実施例の半導体記憶
装置の回路図である。図８中と同符号は同じものを示
す。
装置の回路図である。図８中と同符号は同じものを示
す。
【００４８】本実施例の半導体記憶装置は、図８の従来
例に、パイプライン活性化回路１７、１８と、同期信号
発生回路１６Ａ、１６Ｂと、ディレイ素子ＤＬ１（第１
の遅延回路）、ＤＬ２（第２の遅延回路）が付加され、
パイプライン制御回路１５Ｄの代りにパイプライン制御
回路１５Ａと１５Ｂが設けられている。
例に、パイプライン活性化回路１７、１８と、同期信号
発生回路１６Ａ、１６Ｂと、ディレイ素子ＤＬ１（第１
の遅延回路）、ＤＬ２（第２の遅延回路）が付加され、
パイプライン制御回路１５Ｄの代りにパイプライン制御
回路１５Ａと１５Ｂが設けられている。
【００４９】パイプライン活性化回路１７（第１の制御
信号発生回路）は、パイプライン活性化信号ＰＥＮ１を
入力し、同期信号ＩＣＬＫ１に同期してパイプライン活
性化信号ＰＥＮ２を出力する。パイプライン活性化回路
１８（第２の制御信号発生回路）は、パイプライン活性
化信号ＰＥＮ２を入力し、同期信号ＩＣＬＫ１に同期し
てパイプライン活性化信号ＰＥＮ３を出力する。ディレ
イ素子ＤＬ１は、同期信号ＩＣＬＫ１（第１の同期信
号）を一定時間遅らせて同期信号ＩＣＬＫ１Ｄ（第１の
遅延信号）を出力する。パイプライン制御回路１５Ａ
は、同期信号ＩＣＬＫ１、ＩＣＬＫ１Ｄ、ＩＣＬＫ２を
入力し、出力Ｒ３ＯＵＴＡを出力する。同期信号発生回
路１６Ａ（第２の同期信号発生回路）は、Ｒ３ＯＵＴＡ
を入力し同期信号ＩＣＬＫ２を出力する。ディレイ素子
ＤＬ２は、同期信号ＩＣＬＫ２を一定時間遅らせて同期
信号ＩＣＬＫ２Ｄ（第２の遅延信号）を出力する。パイ
プライン制御回路１５Ｂは、同期信号ＩＣＬＫ１、ＩＣ
ＬＫ２Ｄ、ＩＣＬＫ３及びモード信号ＭＤＣＬＴ３を入
力し、出力Ｒ３ＯＵＴＯＢを出力する。同期信号発生回
路１６Ｂ（第３の同期信号発生回路）は、Ｒ３ＯＵＴＢ
を入力し同期信号ＩＣＬＫ３を出力する。
信号発生回路）は、パイプライン活性化信号ＰＥＮ１を
入力し、同期信号ＩＣＬＫ１に同期してパイプライン活
性化信号ＰＥＮ２を出力する。パイプライン活性化回路
１８（第２の制御信号発生回路）は、パイプライン活性
化信号ＰＥＮ２を入力し、同期信号ＩＣＬＫ１に同期し
てパイプライン活性化信号ＰＥＮ３を出力する。ディレ
イ素子ＤＬ１は、同期信号ＩＣＬＫ１（第１の同期信
号）を一定時間遅らせて同期信号ＩＣＬＫ１Ｄ（第１の
遅延信号）を出力する。パイプライン制御回路１５Ａ
は、同期信号ＩＣＬＫ１、ＩＣＬＫ１Ｄ、ＩＣＬＫ２を
入力し、出力Ｒ３ＯＵＴＡを出力する。同期信号発生回
路１６Ａ（第２の同期信号発生回路）は、Ｒ３ＯＵＴＡ
を入力し同期信号ＩＣＬＫ２を出力する。ディレイ素子
ＤＬ２は、同期信号ＩＣＬＫ２を一定時間遅らせて同期
信号ＩＣＬＫ２Ｄ（第２の遅延信号）を出力する。パイ
プライン制御回路１５Ｂは、同期信号ＩＣＬＫ１、ＩＣ
ＬＫ２Ｄ、ＩＣＬＫ３及びモード信号ＭＤＣＬＴ３を入
力し、出力Ｒ３ＯＵＴＯＢを出力する。同期信号発生回
路１６Ｂ（第３の同期信号発生回路）は、Ｒ３ＯＵＴＢ
を入力し同期信号ＩＣＬＫ３を出力する。
【００５０】また、パイプライン制御回路１５Ａは、同
期信号ＩＣＬＫ１Ｄとパイプライン活性化信号ＰＥＮ２
を入力するＮＡＮＤゲートＮＡ１と、ＮＡＮＤゲートＮ
Ａ１の出力を入力し、Ｒ１ＯＵＴを出力する２つのＮＡ
ＮＤゲートＮＡ３、ＮＡ４とからなるフリップフロップ
Ｒ１（第１のラッチ回路）と、同期信号ＩＣＬＫ１とパ
イプライン活性化信号ＰＥＮ２を入力するＮＡＮＤゲー
トＮＡ２と、ＮＡＮＤゲートＮＡ２の出力を入力し、Ｒ
２ＯＵＴを出力する２つのＮＡＮＤゲートＮＡ５、ＮＡ
６とからなるフリップフロップＲ２（第２のラッチ回
路）と、Ｒ１ＯＵＴ、Ｒ２ＯＵＴを入力する複合ゲート
Ｇ１およびＮＯＲゲートＮＯ１とからなるフリップフロ
ップＲ３（第３のラッチ回路）とから構成されており、
フリップフロップＲ１、Ｒ２は出力Ｒ３ＯＵＴＡでリセ
ットされ、フリップフロップＲ３は同期信号ＩＣＬＫ２
でリセットされる。
期信号ＩＣＬＫ１Ｄとパイプライン活性化信号ＰＥＮ２
を入力するＮＡＮＤゲートＮＡ１と、ＮＡＮＤゲートＮ
Ａ１の出力を入力し、Ｒ１ＯＵＴを出力する２つのＮＡ
ＮＤゲートＮＡ３、ＮＡ４とからなるフリップフロップ
Ｒ１（第１のラッチ回路）と、同期信号ＩＣＬＫ１とパ
イプライン活性化信号ＰＥＮ２を入力するＮＡＮＤゲー
トＮＡ２と、ＮＡＮＤゲートＮＡ２の出力を入力し、Ｒ
２ＯＵＴを出力する２つのＮＡＮＤゲートＮＡ５、ＮＡ
６とからなるフリップフロップＲ２（第２のラッチ回
路）と、Ｒ１ＯＵＴ、Ｒ２ＯＵＴを入力する複合ゲート
Ｇ１およびＮＯＲゲートＮＯ１とからなるフリップフロ
ップＲ３（第３のラッチ回路）とから構成されており、
フリップフロップＲ１、Ｒ２は出力Ｒ３ＯＵＴＡでリセ
ットされ、フリップフロップＲ３は同期信号ＩＣＬＫ２
でリセットされる。
【００５１】さらに、パイプライン制御回路１５Ｂは、
図２に示すように、同期信号ＩＣＬＫ２Ｄとパイプライ
ン活性化信号ＰＥＮ３を入力するＮＡＮＤゲートＮＡ１
と、ＮＡＮＤゲートＮＡ１の出力を入力し、Ｒ１ＯＵＴ
を出力する２つのＮＡＮＤゲートＮＡ３、ＮＡ４とから
なるフリップフロップＲ１（第４のラッチ回路）と、同
期信号ＩＣＬＫ１とパイプライン活性化信号ＰＥＮ３を
入力するＮＡＮＤゲートＮＡ２と、ＮＡＮＤゲートＮＡ
２の出力とモード信号ＭＤＣＬＴ３を入力し、Ｒ２ＯＵ
Ｔを出力する２つのＮＡＮＤゲートＮＡ７、ＮＡ６とか
らなるフリップフロップＲ２（第５のラッチ回路）と、
Ｒ１ＯＵＴ、Ｒ２ＯＵＴを入力する複合ゲートＧ１及び
ＮＯＲゲートＮＯ１とからなるフリップフロップＲ３
（第６のラッチ回路）とから構成されており、フリップ
フロップＲ１、Ｒ２は出力Ｒ３ＯＵＴＢでリセットさ
れ、フリップフロップＲ３は同期信号ＩＣＬＫ３でリセ
ットされる。
図２に示すように、同期信号ＩＣＬＫ２Ｄとパイプライ
ン活性化信号ＰＥＮ３を入力するＮＡＮＤゲートＮＡ１
と、ＮＡＮＤゲートＮＡ１の出力を入力し、Ｒ１ＯＵＴ
を出力する２つのＮＡＮＤゲートＮＡ３、ＮＡ４とから
なるフリップフロップＲ１（第４のラッチ回路）と、同
期信号ＩＣＬＫ１とパイプライン活性化信号ＰＥＮ３を
入力するＮＡＮＤゲートＮＡ２と、ＮＡＮＤゲートＮＡ
２の出力とモード信号ＭＤＣＬＴ３を入力し、Ｒ２ＯＵ
Ｔを出力する２つのＮＡＮＤゲートＮＡ７、ＮＡ６とか
らなるフリップフロップＲ２（第５のラッチ回路）と、
Ｒ１ＯＵＴ、Ｒ２ＯＵＴを入力する複合ゲートＧ１及び
ＮＯＲゲートＮＯ１とからなるフリップフロップＲ３
（第６のラッチ回路）とから構成されており、フリップ
フロップＲ１、Ｒ２は出力Ｒ３ＯＵＴＢでリセットさ
れ、フリップフロップＲ３は同期信号ＩＣＬＫ３でリセ
ットされる。
【００５２】次に、本実施例の動作について説明する。
【００５３】図３は図１に示す例の動作を説明する波形
図で、「ＣＡＳレイテンシ＝３」の動作波形図である。
モード信号ＭＤＣＬＴ３はハイレベルに設定されてい
る。
図で、「ＣＡＳレイテンシ＝３」の動作波形図である。
モード信号ＭＤＣＬＴ３はハイレベルに設定されてい
る。
【００５４】サイクルＣ１の外部クロックＣＬＫの立ち
上がりでＲＡＳＢ、ＣＡＳＢ、ＷＥＢ、ＣＳＢの各入力
端子をリードコマンドとなるよう入力レベルを設定する
と、外部クロックＣＬＫを受けてハイレベルとなる同期
信号ＩＣＬＫ１によりパイプライン活性化信号ＰＥＮ１
がハイレベルとなる。
上がりでＲＡＳＢ、ＣＡＳＢ、ＷＥＢ、ＣＳＢの各入力
端子をリードコマンドとなるよう入力レベルを設定する
と、外部クロックＣＬＫを受けてハイレベルとなる同期
信号ＩＣＬＫ１によりパイプライン活性化信号ＰＥＮ１
がハイレベルとなる。
【００５５】サイクルＣ１、Ｃ２でバースト長分（２ビ
ット）内部アドレスが生成されると、サイクルＣ３の同
期信号ＩＣＬＫ１のハイレベルにより、バースト終了信
号ＢＳＴＥＮＤにハイレベルのパルスが生じ、これによ
りパイプライン活性化信号ＰＥＮ１がロウレベルとな
る。パイプライン活性化信号ＰＥＮ１がハイレベルとな
った後、同期信号ＩＣＬＫ１がハイレベルからロウレベ
ルに遷移するとパイプライン活性化信号ＰＥＮ２がハイ
レベルとなり、パイプライン活性化信号ＰＥＮ１がロウ
レベルとなった後、同期信号ＩＣＬＫ１がハイレベルか
らロウレベルに遷移するとパイプライン活性化信号ＰＥ
Ｎ２がロウレベルとなる。さらに、パイプライン活性化
信号ＰＥＮ２がハイレベルとなった後、同期信号ＩＣＬ
Ｋ１がハイレベルからロウレベルに遷移するとパイプラ
イン活性化信号ＰＥＮ３がハイレベルとなり、パイプラ
イン活性化信号ＰＥＮ２がロウレベルとなった後、同期
信号ＩＣＬＫ１がハイレベルからロウレベルに遷移する
とパイプライン活性化信号ＰＥＮ３がロウレベルとな
る。
ット）内部アドレスが生成されると、サイクルＣ３の同
期信号ＩＣＬＫ１のハイレベルにより、バースト終了信
号ＢＳＴＥＮＤにハイレベルのパルスが生じ、これによ
りパイプライン活性化信号ＰＥＮ１がロウレベルとな
る。パイプライン活性化信号ＰＥＮ１がハイレベルとな
った後、同期信号ＩＣＬＫ１がハイレベルからロウレベ
ルに遷移するとパイプライン活性化信号ＰＥＮ２がハイ
レベルとなり、パイプライン活性化信号ＰＥＮ１がロウ
レベルとなった後、同期信号ＩＣＬＫ１がハイレベルか
らロウレベルに遷移するとパイプライン活性化信号ＰＥ
Ｎ２がロウレベルとなる。さらに、パイプライン活性化
信号ＰＥＮ２がハイレベルとなった後、同期信号ＩＣＬ
Ｋ１がハイレベルからロウレベルに遷移するとパイプラ
イン活性化信号ＰＥＮ３がハイレベルとなり、パイプラ
イン活性化信号ＰＥＮ２がロウレベルとなった後、同期
信号ＩＣＬＫ１がハイレベルからロウレベルに遷移する
とパイプライン活性化信号ＰＥＮ３がロウレベルとな
る。
【００５６】また、図４、図５にも示すように、パイプ
ライン活性化信号ＰＥＮ２がハイレベルとなった後、同
期信号ＩＣＬＫ１Ｄ及び同期信号ＩＣＬＫ１がロウレベ
ルからハイレベルへ遷移すると、フリップフロップＲ
１、Ｒ２それぞれの出力Ｒ１ＯＵＴ、Ｒ２ＯＵＴがそれ
ぞれハイレベルにラッチされ、パイプライン制御回路１
５Ａの出力Ｒ３ＯＵＴＡもハイレベルにラッチされる。
これにより、同期信号発生回路１６Ａから同期信号ＩＣ
ＬＫ２が発生する。また、出力Ｒ３ＯＵＴＡがハイレベ
ルとなるとフリップフロップＲ１、Ｒ２それぞれの出力
Ｒ１ＯＵＴ、Ｒ２ＯＵＴはロウレベルにリセットされ、
同期信号ＩＣＬＫ２が発生するとＲ３ＯＵＴＡもロウレ
ベルにリセットされる。
ライン活性化信号ＰＥＮ２がハイレベルとなった後、同
期信号ＩＣＬＫ１Ｄ及び同期信号ＩＣＬＫ１がロウレベ
ルからハイレベルへ遷移すると、フリップフロップＲ
１、Ｒ２それぞれの出力Ｒ１ＯＵＴ、Ｒ２ＯＵＴがそれ
ぞれハイレベルにラッチされ、パイプライン制御回路１
５Ａの出力Ｒ３ＯＵＴＡもハイレベルにラッチされる。
これにより、同期信号発生回路１６Ａから同期信号ＩＣ
ＬＫ２が発生する。また、出力Ｒ３ＯＵＴＡがハイレベ
ルとなるとフリップフロップＲ１、Ｒ２それぞれの出力
Ｒ１ＯＵＴ、Ｒ２ＯＵＴはロウレベルにリセットされ、
同期信号ＩＣＬＫ２が発生するとＲ３ＯＵＴＡもロウレ
ベルにリセットされる。
【００５７】また、パイプライン活性化信号ＰＥＮ３が
ハイレベルとなった後、同期信号ＩＣＬＫ２Ｄ及び同期
信号ＩＣＬＫ１がロウレベルからハイレベルへ遷移する
と、同様に同期信号発生回路１６Ｂから同期信号ＩＣＬ
Ｋ３が発生する。
ハイレベルとなった後、同期信号ＩＣＬＫ２Ｄ及び同期
信号ＩＣＬＫ１がロウレベルからハイレベルへ遷移する
と、同様に同期信号発生回路１６Ｂから同期信号ＩＣＬ
Ｋ３が発生する。
【００５８】サイクルＣ１で同期信号ＩＣＬＫ１がハイ
レベルとなると、バーストカウンタ１０で内部アドレス
が生成され、時間ｔ１後に該当するアドレスの読み出し
データＤ１が接点Ａに達し、続いて、同期信号ＩＣＬＫ
２がハイレベルとなると、ラッチ回路１９から読み出し
データＤ１が出力され、時間ｔ２後に接点Ｂに達する。
さらに、同期信号ＩＣＬＫ３がハイレベルとなると、ラ
ッチ回路２０から読み出しデータＤ１が出力され、時間
ｔ３後に接点Ｃを経て出力端子ＤＱに出力される。
レベルとなると、バーストカウンタ１０で内部アドレス
が生成され、時間ｔ１後に該当するアドレスの読み出し
データＤ１が接点Ａに達し、続いて、同期信号ＩＣＬＫ
２がハイレベルとなると、ラッチ回路１９から読み出し
データＤ１が出力され、時間ｔ２後に接点Ｂに達する。
さらに、同期信号ＩＣＬＫ３がハイレベルとなると、ラ
ッチ回路２０から読み出しデータＤ１が出力され、時間
ｔ３後に接点Ｃを経て出力端子ＤＱに出力される。
【００５９】また、サイクルＣ２で同期信号ＩＣＬＫ１
がハイレベルとなると、２ビット目の読み出しデータＤ
２が同様に読み出される。
がハイレベルとなると、２ビット目の読み出しデータＤ
２が同様に読み出される。
【００６０】なお、図４はサイクルタイムが短い時の例
を示す波形図で、パイプライン活性化信号ＰＥＮ２がハ
イレベルとなった後、同期信号ＩＣＬＫ１が同期信号Ｉ
ＣＬＫ１Ｄより先にハイレベルとなる。よって、同期信
号ＩＣＬＫ２がハイレベルとなり、読み出しデータが節
点Ｂに達するタイミングはディレイ素子ＤＬ１の遅れ量
を調整して最適化すればよい。
を示す波形図で、パイプライン活性化信号ＰＥＮ２がハ
イレベルとなった後、同期信号ＩＣＬＫ１が同期信号Ｉ
ＣＬＫ１Ｄより先にハイレベルとなる。よって、同期信
号ＩＣＬＫ２がハイレベルとなり、読み出しデータが節
点Ｂに達するタイミングはディレイ素子ＤＬ１の遅れ量
を調整して最適化すればよい。
【００６１】一方、図５はサイクルタイムが長い時の例
を示す波形図で、パイプライン活性化信号ＰＥＮ２がハ
イレベルとなった後、同期信号ＩＣＬＫ１Ｄが同期信号
ＩＣＬＫ１より先にハイレベルとなる、つまり、読み出
しデータが節点Ａに達しても、次サイクルのクロック
（ＣＬＫ）が入力されて同期信号ＩＣＬＫ１が発生しな
ければ節点Ｂに達しない。サイクルタイムが短い時は、
クロック（ＣＬＫ）に非同期に内部のタイミングでデー
タ転送しても、順次ＤＱ端子にデータ出力できるが、サ
イクルタイムが長いと、２個のラッチ回路でデータを保
持しクロック（ＣＬＫ）の入力を待って次段にデータを
転送するようにしないと、前後のサイクルのデータと衝
突しデータが消えてしまうために必要な処置である。
を示す波形図で、パイプライン活性化信号ＰＥＮ２がハ
イレベルとなった後、同期信号ＩＣＬＫ１Ｄが同期信号
ＩＣＬＫ１より先にハイレベルとなる、つまり、読み出
しデータが節点Ａに達しても、次サイクルのクロック
（ＣＬＫ）が入力されて同期信号ＩＣＬＫ１が発生しな
ければ節点Ｂに達しない。サイクルタイムが短い時は、
クロック（ＣＬＫ）に非同期に内部のタイミングでデー
タ転送しても、順次ＤＱ端子にデータ出力できるが、サ
イクルタイムが長いと、２個のラッチ回路でデータを保
持しクロック（ＣＬＫ）の入力を待って次段にデータを
転送するようにしないと、前後のサイクルのデータと衝
突しデータが消えてしまうために必要な処置である。
【００６２】また、「ＣＡＳレイテンシ＝３」の場合、
パイプライン活性化信号ＰＥＮ３がハイレベルとなった
後、サイクルタイムが短い時は同期信号ＩＣＬＫ１が同
期信号ＩＣＬＫ２Ｄより先にハイレベルとなり同期信号
ＩＣＬＫ３がハイレベルとなるので、読み出しデータが
節点Ｃに達するタイミングはディレイ素子ＤＬ２の遅れ
量を調整して最適化すればよく、サイクルタイムが長い
時は同期信号ＩＣＬＫ２Ｄが同期信号ＩＣＬＫ１より先
にハイレベルとなり同期信号ＩＣＬＫ３がハイレベルと
なるので、読み出しデータが節点Ｂに達しても、次サイ
クルのクロック（ＣＬＫ）が入力されて同期信号ＩＣＬ
Ｋ１が発生しなければ節点Ｃに達しない。「ＣＡＳレイ
テンシ＝２」の場合は、モード信号ＭＤＣＬＴ３がロウ
レベルであり、パイプライン制御回路１５Ｂ内のフリッ
プフロップＲ２に、常に出力ハイレベルがラッチされて
おり、同期信号ＩＣＬＫ２Ｄのタイミングのみで同期信
号ＩＣＬＫ３のタイミングも決まる。
パイプライン活性化信号ＰＥＮ３がハイレベルとなった
後、サイクルタイムが短い時は同期信号ＩＣＬＫ１が同
期信号ＩＣＬＫ２Ｄより先にハイレベルとなり同期信号
ＩＣＬＫ３がハイレベルとなるので、読み出しデータが
節点Ｃに達するタイミングはディレイ素子ＤＬ２の遅れ
量を調整して最適化すればよく、サイクルタイムが長い
時は同期信号ＩＣＬＫ２Ｄが同期信号ＩＣＬＫ１より先
にハイレベルとなり同期信号ＩＣＬＫ３がハイレベルと
なるので、読み出しデータが節点Ｂに達しても、次サイ
クルのクロック（ＣＬＫ）が入力されて同期信号ＩＣＬ
Ｋ１が発生しなければ節点Ｃに達しない。「ＣＡＳレイ
テンシ＝２」の場合は、モード信号ＭＤＣＬＴ３がロウ
レベルであり、パイプライン制御回路１５Ｂ内のフリッ
プフロップＲ２に、常に出力ハイレベルがラッチされて
おり、同期信号ＩＣＬＫ２Ｄのタイミングのみで同期信
号ＩＣＬＫ３のタイミングも決まる。
【００６３】ここで、読み出しデータＤ１、Ｄ２をラッ
チ回路１９にラッチするためには、時間ｔ１が、 ｔ１ ＜ ｄ１ …（１３） となるように時間ｄ１を決めるべく、ディレイ素子ＤＬ
１の遅れ時間を設定すればよく、読み出しデータＤ１、
Ｄ２をラッチ回路２０にラッチするためには、時間ｔ２
が、 ｔ２ ＜ ｄ２ …（１４） となるように時間ｄ２を決めるべく、ディレイ素子ＤＬ
２の遅れ時間を設定すればよい。
チ回路１９にラッチするためには、時間ｔ１が、 ｔ１ ＜ ｄ１ …（１３） となるように時間ｄ１を決めるべく、ディレイ素子ＤＬ
１の遅れ時間を設定すればよく、読み出しデータＤ１、
Ｄ２をラッチ回路２０にラッチするためには、時間ｔ２
が、 ｔ２ ＜ ｄ２ …（１４） となるように時間ｄ２を決めるべく、ディレイ素子ＤＬ
２の遅れ時間を設定すればよい。
【００６４】また、「ＣＡＳレイテンシ＝２」の時も同
様に、読み出しデータＤ１、Ｄ２をラッチ回路１９にラ
ッチするためには、時間ｔ１が、 ｔ１ ＜ ｄ１ …（１３）’ となるように時間ｄ１を決めるべく、ディレイ素子ＤＬ
１の遅れ時間が設定されていればよい。
様に、読み出しデータＤ１、Ｄ２をラッチ回路１９にラ
ッチするためには、時間ｔ１が、 ｔ１ ＜ ｄ１ …（１３）’ となるように時間ｄ１を決めるべく、ディレイ素子ＤＬ
１の遅れ時間が設定されていればよい。
【００６５】よって、この例において、サイクルタイム
ｔＣＫ３及びｔＣＫ２を最小で動作させるには、（１
３）、（１４）式より、 ｄ１ ＝ ｔ１ …（１５） ｄ２ ＝ ｔ２ …（１６） を満足するようディレイ素子ＤＬ１、ＤＬ２の遅れ時間
を設定すればよい。
ｔＣＫ３及びｔＣＫ２を最小で動作させるには、（１
３）、（１４）式より、 ｄ１ ＝ ｔ１ …（１５） ｄ２ ＝ ｔ２ …（１６） を満足するようディレイ素子ＤＬ１、ＤＬ２の遅れ時間
を設定すればよい。
【００６６】図６は本発明の第２の実施例の半導体記憶
装置の回路図である。
装置の回路図である。
【００６７】本実施例は、図１に示す第１の実施例のパ
イプライン制御回路１５Ａの代りに、同期信号ＩＣＬＫ
１、ＩＣＬＫ１Ｄ、およびパイプライン活性化信号ＰＥ
Ｎ２を入力し、出力Ｒ６ＯＵＴを出力するパイプライン
制御回路１５Ｃを有し、同期信号発生回路１６Ａの代り
に、Ｒ６ＯＵＴを入力し同期信号ＩＣＬＫ２を出力する
同期信号発生回路１６Ｃを有している。
イプライン制御回路１５Ａの代りに、同期信号ＩＣＬＫ
１、ＩＣＬＫ１Ｄ、およびパイプライン活性化信号ＰＥ
Ｎ２を入力し、出力Ｒ６ＯＵＴを出力するパイプライン
制御回路１５Ｃを有し、同期信号発生回路１６Ａの代り
に、Ｒ６ＯＵＴを入力し同期信号ＩＣＬＫ２を出力する
同期信号発生回路１６Ｃを有している。
【００６８】パイプライン制御回路１５Ｃは、同期信号
ＩＣＬＫ１Ｄとパイプライン活性化信号ＰＥＮ２を入力
するＮＡＮＤゲートＮＡ８と、ＮＡＮＤゲートＮＡ８の
出力を入力し、Ｒ４ＯＵＴを出力する２つのＮＡＮＤゲ
ートＮＡ１０、ＮＡ１１とからなるフリップフロップＲ
４と、同期信号ＩＣＬＫ１とパイプライン活性化信号Ｐ
ＥＮ２を入力するＮＡＮＤゲートＮＡ９と、ＮＡＮＤゲ
ートＮＡ９の出力を入力し、Ｒ５ＯＵＴを出力する２つ
のＮＡＮＤゲートＮＡ１２、ＮＡ１３とからなるフリッ
プフロップＲ５と、Ｒ４ＯＵＴとＲ５ＯＵＴを入力する
ＮＡＮＤゲートＮＡ１４と、ＮＡＮＤゲートＮＡ８の出
力をセット信号、ＮＡＮＤゲートＮＡ１４の出力をリセ
ット信号として入力し、Ｒ６ＯＵＴを出力する２つのＮ
ＡＮＤゲートＮＡ１５、ＮＡ１６とからなるフリップフ
ロップＲ６とから構成されており、フリップフロップＲ
４、Ｒ５はＮＡＮＤゲートＮＡ１４の出力でリセットさ
れる。
ＩＣＬＫ１Ｄとパイプライン活性化信号ＰＥＮ２を入力
するＮＡＮＤゲートＮＡ８と、ＮＡＮＤゲートＮＡ８の
出力を入力し、Ｒ４ＯＵＴを出力する２つのＮＡＮＤゲ
ートＮＡ１０、ＮＡ１１とからなるフリップフロップＲ
４と、同期信号ＩＣＬＫ１とパイプライン活性化信号Ｐ
ＥＮ２を入力するＮＡＮＤゲートＮＡ９と、ＮＡＮＤゲ
ートＮＡ９の出力を入力し、Ｒ５ＯＵＴを出力する２つ
のＮＡＮＤゲートＮＡ１２、ＮＡ１３とからなるフリッ
プフロップＲ５と、Ｒ４ＯＵＴとＲ５ＯＵＴを入力する
ＮＡＮＤゲートＮＡ１４と、ＮＡＮＤゲートＮＡ８の出
力をセット信号、ＮＡＮＤゲートＮＡ１４の出力をリセ
ット信号として入力し、Ｒ６ＯＵＴを出力する２つのＮ
ＡＮＤゲートＮＡ１５、ＮＡ１６とからなるフリップフ
ロップＲ６とから構成されており、フリップフロップＲ
４、Ｒ５はＮＡＮＤゲートＮＡ１４の出力でリセットさ
れる。
【００６９】また、同期信号発生回路１６Ｃは、パイプ
ライン制御回路１５Ｃの出力Ｒ６ＯＵＴを入力し、同期
信号ＩＣＬＫ２を出力するインバータＩＶ１で構成され
ている。
ライン制御回路１５Ｃの出力Ｒ６ＯＵＴを入力し、同期
信号ＩＣＬＫ２を出力するインバータＩＶ１で構成され
ている。
【００７０】図７は図６に示す実施例の動作を説明する
波形図である。
波形図である。
【００７１】パイプライン活性化信号ＰＥＮ２がハイレ
ベルとなった後、同期信号ＩＣＬＫ１Ｄがロウレベルか
らハイレベルへ遷移すると、フリップフロップＲ６の出
力Ｒ６ＯＵＴがハイレベルにラッチされ、同期信号ＩＣ
ＬＫ２がロウレベルとなる。一方、同期信号ＩＣＬＫ１
Ｄと同期信号ＩＣＬＫ１がロウレベルからハイレベルに
遷移すると、フリップフロップＲ３、Ｒ４それぞれの出
力Ｒ３ＯＵＴ、Ｒ４ＯＵＴもそれぞれハイレベルにラッ
チされ、続いてフリップフロップＲ６の出力Ｒ６ＯＵＴ
がロウレベルにリセットされ、同期信号ＩＣＬＫ２がハ
イレベルとなる。
ベルとなった後、同期信号ＩＣＬＫ１Ｄがロウレベルか
らハイレベルへ遷移すると、フリップフロップＲ６の出
力Ｒ６ＯＵＴがハイレベルにラッチされ、同期信号ＩＣ
ＬＫ２がロウレベルとなる。一方、同期信号ＩＣＬＫ１
Ｄと同期信号ＩＣＬＫ１がロウレベルからハイレベルに
遷移すると、フリップフロップＲ３、Ｒ４それぞれの出
力Ｒ３ＯＵＴ、Ｒ４ＯＵＴもそれぞれハイレベルにラッ
チされ、続いてフリップフロップＲ６の出力Ｒ６ＯＵＴ
がロウレベルにリセットされ、同期信号ＩＣＬＫ２がハ
イレベルとなる。
【００７２】図１で示した実施例と同様に、同期信号Ｉ
ＣＬＫ２がハイレベルとなると、ラッチ回路１９から読
み出しデータＤ１が出力され接点Ｂに達する。よって、
ラッチ回路１９がＤ−ラッチタイプのラッチ回路の場合
は、図７に示すように、節点Ａにデータが達する時刻
に、同期信号ＩＣＬＫ２がロウレベルであるようにディ
レイ素子ＤＬ１の遅れ量を調整すればよい。
ＣＬＫ２がハイレベルとなると、ラッチ回路１９から読
み出しデータＤ１が出力され接点Ｂに達する。よって、
ラッチ回路１９がＤ−ラッチタイプのラッチ回路の場合
は、図７に示すように、節点Ａにデータが達する時刻
に、同期信号ＩＣＬＫ２がロウレベルであるようにディ
レイ素子ＤＬ１の遅れ量を調整すればよい。
【００７３】
【発明の効果】以上説明したように本発明は、データ伝
達パスの最小必要時間をディレイ素子で調整し、このデ
ィレイ素子で調整した同期信号（遅延信号）と、クロッ
ク（ＣＬＫ）から作った同期信号との遅いほうをパイプ
ライン制御のタイミングとしたので、「ＣＡＳレイテン
シ＝３」のサイクルタイム（ｔＣＫ３）を最小とするた
めに２つのディレイ素子ＤＬ１、ＤＬ２の遅れ時間を最
適化すれば、「ＣＡＳレイテンシ＝２」のサイクルタイ
ム（ｔＣＫ２）も最適化され、「ＣＡＳレイテンシ」ご
とにそれぞれ別のディレイ素子の遅れ時間を最適化する
必要がなく、設計項目の削減、及び製品立ち上げ時の調
整項目の削減という効果をもたらす。
達パスの最小必要時間をディレイ素子で調整し、このデ
ィレイ素子で調整した同期信号（遅延信号）と、クロッ
ク（ＣＬＫ）から作った同期信号との遅いほうをパイプ
ライン制御のタイミングとしたので、「ＣＡＳレイテン
シ＝３」のサイクルタイム（ｔＣＫ３）を最小とするた
めに２つのディレイ素子ＤＬ１、ＤＬ２の遅れ時間を最
適化すれば、「ＣＡＳレイテンシ＝２」のサイクルタイ
ム（ｔＣＫ２）も最適化され、「ＣＡＳレイテンシ」ご
とにそれぞれ別のディレイ素子の遅れ時間を最適化する
必要がなく、設計項目の削減、及び製品立ち上げ時の調
整項目の削減という効果をもたらす。
【００７４】また、今後「ＣＡＳレイテンシ＝４」の機
能をも持つ製品を開発する際には、「ＣＡＳレイテンシ
＝４」のサイクルタイム（ｔＣＫ４）を最小とするため
に３つのディレイ素子の遅れ時間を最適化すれば、「Ｃ
ＡＳレイテンシ＝３」、「ＣＡＳレイテンシ＝２」も最
適化され、半導体記憶装置が高速化されるにつれ、さら
に大きな効果を発揮する。
能をも持つ製品を開発する際には、「ＣＡＳレイテンシ
＝４」のサイクルタイム（ｔＣＫ４）を最小とするため
に３つのディレイ素子の遅れ時間を最適化すれば、「Ｃ
ＡＳレイテンシ＝３」、「ＣＡＳレイテンシ＝２」も最
適化され、半導体記憶装置が高速化されるにつれ、さら
に大きな効果を発揮する。
【図１】本発明の第１の実施例の半導体記憶装置の回路
図である。
図である。
【図２】図１に示す実施例のパイプライン制御回路１５
Ｂの回路図である。
Ｂの回路図である。
【図３】図１に示す実施例の動作について説明する波形
図である。
図である。
【図４】図１に示す実施例の動作について説明する波形
図である。
図である。
【図５】図１に示す実施例の動作について説明する波形
図である。
図である。
【図６】本発明の第２の実施例の半導体記憶装置の回路
図である。
図である。
【図７】図６に示す実施例の動作について説明する波形
図である。
図である。
【図８】半導体記憶装置の従来例の回路図である。
【図９】図８に示す従来例の動作について説明する波形
図である。
図である。
【図１０】図８に示す従来例の動作について説明する波
形図である。
形図である。
１〜６ 入力回路 ７ 同期信号発生回路 ８ コマンドデコーダ ９、１７、１８ パイプライン活性化回路 １０ バーストカウンタ １１ カラムデコーダ １２ メモリセル １３ センスアンプ １４ データアンプ １５Ａ、１５Ｂ、１５Ｃ、１５Ｄ パイプライン制御
回路 １６Ａ、１６Ｂ、１６Ｃ 同期信号発生回路 １９、２０ ラッチ回路 ２１ 出力回路 ＤＬ１〜ＤＬ５ ディレイ素子 ＮＡ１〜ＮＡ１８ ＮＡＮＤゲート ＮＯ１ ＮＯＲゲート ＩＶ１、ＩＶ２ インバータ Ｇ１ 複合ゲート ＴＧ１、ＴＧ２ トランスファーゲート Ｒ１〜Ｒ６ フリップフロップ
回路 １６Ａ、１６Ｂ、１６Ｃ 同期信号発生回路 １９、２０ ラッチ回路 ２１ 出力回路 ＤＬ１〜ＤＬ５ ディレイ素子 ＮＡ１〜ＮＡ１８ ＮＡＮＤゲート ＮＯ１ ＮＯＲゲート ＩＶ１、ＩＶ２ インバータ Ｇ１ 複合ゲート ＴＧ１、ＴＧ２ トランスファーゲート Ｒ１〜Ｒ６ フリップフロップ
Claims (11)
- 【請求項１】 外部から入力される第１のクロックおよ
び該第１のクロックに続いて入力される第２、第３のク
ロックのそれぞれに同期して第１の同期信号、第２の同
期信号、および第３の同期信号を発生し、出力する第１
の同期信号発生回路と、前記第１の同期信号を所定時間
遅延させ、第１の遅延信号として出力する第１の遅延回
路と、該第１の遅延信号をラッチする第１のラッチ回路
と、前記第１の同期信号をラッチする第２のラッチ回路
と、前記第１及び第２のラッチ回路がともにそれぞれ前
記第１の遅延信号、前記第１の同期信号をラッチしたこ
とを検出し、これをラッチする第３のラッチ回路とを少
なくとも備え、該第３のラッチ回路の出力でパイプライ
ン回路を制御することを特徴とする半導体記憶装置。 - 【請求項２】 前記第３のラッチ回路は、前記第１及び
第２のラッチ回路がともにそれぞれ前記第１の遅延信
号、前記第１の同期信号をラッチしたことを検出してリ
セットされることを特徴とする請求項１記載の半導体記
憶装置。 - 【請求項３】 前記第１のクロックに同期して発生する
前記第１の同期信号が発生し終えてから活性化される第
１の制御信号を出力する第１の制御信号発生回路をさら
に備え、前記第１及び第２のラッチ回路は、該第１の制
御信号が活性化された後のみそれぞれ前記第１の遅延信
号、前記第１の同期信号をラッチすることを特徴とする
請求項１または２記載の半導体記憶装置。 - 【請求項４】 前記第３のラッチ回路の出力を所定時間
遅延させ第２の遅延信号として出力する第２の遅延回路
と、前記第２の遅延信号をラッチする第４のラッチ回路
と、前記第３のクロックに同期して発生する前記第３の
同期信号をラッチする第５のラッチ回路と、前記第４及
び第５のラッチ回路がともにそれぞれ前記第２の遅延信
号、前記第３の同期信号をラッチしたことを検出し、こ
れをラッチする第６のラッチ回路とをさらに備え、該第
６のラッチ回路の出力でパイプライン回路を制御するこ
とを特徴とする請求項１から３のいずれか１項記載の半
導体記憶装置。 - 【請求項５】 前記第６のラッチ回路は、前記第４およ
び第５のラッチ回路がともにそれぞれ前記第２の遅延信
号、前記第３の同期信号をラッチしたことを検出してリ
セットされることを特徴とする請求項４記載の半導体記
憶装置。 - 【請求項６】 前記第２のクロックに同期して発生する
前記第２の同期信号が発生し終えてから活性化される第
２の制御信号を出力する第２の制御信号発生回路をさら
に備え、前記第４及び第５のラッチ回路は、該第２の制
御信号が活性化された後のみそれぞれ前記第２の遅延信
号、前記第３の同期信号をラッチすることを特徴とする
請求項４または５記載の半導体記憶装置。 - 【請求項７】 動作モードによっては、前記第２または
第４のラッチ回路を、常に前段の同期信号が発生したの
と同じ状態に保持する論理を有することを特徴とする請
求項４から６のいずれか１項記載の半導体記憶装置。 - 【請求項８】 前記第１、第２のラッチ回路は、前記第
３のラッチ回路の出力でラッチをリセットされることを
特徴とする請求項１、２、３、７のいずれか１項記載の
半導体記憶装置。 - 【請求項９】 前記第４、第５のラッチ回路は、前記第
６のラッチ回路の出力でラッチをリセットされることを
特徴とする請求項４から７のいずれか１項記載の半導体
記憶装置。 - 【請求項１０】 前記第３のラッチ回路の出力を入力す
る第２の同期信号発生回路をさらに備え、該第２の同期
信号発生回路の出力でパイプライン回路を制御し、ま
た、前記第３のラッチ回路のラッチをリセットすること
を特徴とする請求項１から９のいずれか１項記載の半導
体記憶装置。 - 【請求項１１】 前記第６のラッチ回路の出力を入力す
る第３の同期信号発生回路をさらに備え、該第３の同期
信号発生回路の出力でパイプライン回路を制御し、ま
た、前記第６のラッチ回路のラッチをリセットすること
を特徴とする請求項４から１０のいずれか１項記載の半
導体記憶装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29291995A JP3183321B2 (ja) | 1995-11-10 | 1995-11-10 | 半導体記憶装置 |
| US08/741,285 US5781499A (en) | 1995-11-10 | 1996-10-30 | Semiconductor memory device |
| TW085113360A TW368750B (en) | 1995-11-10 | 1996-11-02 | Semiconductor memory device |
| DE69615783T DE69615783T2 (de) | 1995-11-10 | 1996-11-05 | Halbleiterspeicheranordnung |
| EP96117697A EP0773548B1 (en) | 1995-11-10 | 1996-11-05 | Semiconductor memory device |
| KR1019960053040A KR100219338B1 (ko) | 1995-11-10 | 1996-11-09 | 반도체 메모리 디바이스 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29291995A JP3183321B2 (ja) | 1995-11-10 | 1995-11-10 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09139076A JPH09139076A (ja) | 1997-05-27 |
| JP3183321B2 true JP3183321B2 (ja) | 2001-07-09 |
Family
ID=17788106
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29291995A Expired - Lifetime JP3183321B2 (ja) | 1995-11-10 | 1995-11-10 | 半導体記憶装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5781499A (ja) |
| EP (1) | EP0773548B1 (ja) |
| JP (1) | JP3183321B2 (ja) |
| KR (1) | KR100219338B1 (ja) |
| DE (1) | DE69615783T2 (ja) |
| TW (1) | TW368750B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8400106B2 (en) | 2005-10-17 | 2013-03-19 | Pvi | Recharging station and related electric vehicle |
Families Citing this family (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10162573A (ja) * | 1996-11-29 | 1998-06-19 | Nec Corp | 半導体記憶装置 |
| US5940608A (en) | 1997-02-11 | 1999-08-17 | Micron Technology, Inc. | Method and apparatus for generating an internal clock signal that is synchronized to an external clock signal |
| US6912680B1 (en) | 1997-02-11 | 2005-06-28 | Micron Technology, Inc. | Memory system with dynamic timing correction |
| US5946244A (en) | 1997-03-05 | 1999-08-31 | Micron Technology, Inc. | Delay-locked loop with binary-coupled capacitor |
| US6173432B1 (en) | 1997-06-20 | 2001-01-09 | Micron Technology, Inc. | Method and apparatus for generating a sequence of clock signals |
| KR100253592B1 (ko) * | 1997-06-30 | 2000-04-15 | 김영환 | 클럭동기 래치회로 |
| US5953284A (en) | 1997-07-09 | 1999-09-14 | Micron Technology, Inc. | Method and apparatus for adaptively adjusting the timing of a clock signal used to latch digital signals, and memory device using same |
| KR100496785B1 (ko) * | 1997-07-24 | 2005-09-02 | 삼성전자주식회사 | 웨이브 파이브 라인의 데이터 구조를 갖는 동기형 반도체 메모리 장치 |
| US6101197A (en) | 1997-09-18 | 2000-08-08 | Micron Technology, Inc. | Method and apparatus for adjusting the timing of signals over fine and coarse ranges |
| US5917761A (en) * | 1997-11-06 | 1999-06-29 | Motorola Inc. | Synchronous memory interface |
| KR100265599B1 (ko) * | 1997-12-31 | 2000-10-02 | 김영환 | 데이터 윈도우 제어장치 및 그 방법 |
| US6269451B1 (en) | 1998-02-27 | 2001-07-31 | Micron Technology, Inc. | Method and apparatus for adjusting data timing by delaying clock signal |
| CN1154111C (zh) | 1998-04-01 | 2004-06-16 | 睦塞德技术公司 | 异步流水线半导体存储器 |
| US5923615A (en) * | 1998-04-17 | 1999-07-13 | Motorlola | Synchronous pipelined burst memory and method for operating same |
| US6185149B1 (en) * | 1998-06-30 | 2001-02-06 | Fujitsu Limited | Semiconductor integrated circuit memory |
| US6338127B1 (en) | 1998-08-28 | 2002-01-08 | Micron Technology, Inc. | Method and apparatus for resynchronizing a plurality of clock signals used to latch respective digital signals, and memory device using same |
| US6349399B1 (en) | 1998-09-03 | 2002-02-19 | Micron Technology, Inc. | Method and apparatus for generating expect data from a captured bit pattern, and memory device using same |
| US6279090B1 (en) | 1998-09-03 | 2001-08-21 | Micron Technology, Inc. | Method and apparatus for resynchronizing a plurality of clock signals used in latching respective digital signals applied to a packetized memory device |
| US6430696B1 (en) | 1998-11-30 | 2002-08-06 | Micron Technology, Inc. | Method and apparatus for high speed data capture utilizing bit-to-bit timing correction, and memory device using same |
| US6374360B1 (en) | 1998-12-11 | 2002-04-16 | Micron Technology, Inc. | Method and apparatus for bit-to-bit timing correction of a high speed memory bus |
| US6470060B1 (en) | 1999-03-01 | 2002-10-22 | Micron Technology, Inc. | Method and apparatus for generating a phase dependent control signal |
| KR100314807B1 (ko) * | 1999-12-28 | 2001-11-17 | 박종섭 | 반도체메모리 장치의 파이프 제어 장치 |
| US6801989B2 (en) | 2001-06-28 | 2004-10-05 | Micron Technology, Inc. | Method and system for adjusting the timing offset between a clock signal and respective digital signals transmitted along with that clock signal, and memory device and computer system using same |
| WO2004088667A1 (ja) * | 2003-03-31 | 2004-10-14 | Fujitsu Limited | 半導体メモリ |
| US7168027B2 (en) | 2003-06-12 | 2007-01-23 | Micron Technology, Inc. | Dynamic synchronization of data capture on an optical or other high speed communications link |
| US7234070B2 (en) | 2003-10-27 | 2007-06-19 | Micron Technology, Inc. | System and method for using a learning sequence to establish communications on a high-speed nonsynchronous interface in the absence of clock forwarding |
| JP2005141845A (ja) * | 2003-11-07 | 2005-06-02 | Fujitsu Ltd | 半導体装置 |
| US20060143330A1 (en) * | 2004-12-23 | 2006-06-29 | Oliver Kiehl | Method for data transmit burst length control |
| US8634245B2 (en) | 2008-08-08 | 2014-01-21 | Hynix Semiconductor Inc. | Control circuit of read operation for semiconductor memory apparatus |
| KR100915832B1 (ko) * | 2008-08-08 | 2009-09-07 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 리드 동작 제어 회로 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2138230B (en) * | 1983-04-12 | 1986-12-03 | Sony Corp | Dynamic random access memory arrangements |
| JPS61148692A (ja) * | 1984-12-24 | 1986-07-07 | Nippon Telegr & Teleph Corp <Ntt> | 記憶装置 |
| JP3119863B2 (ja) | 1990-07-04 | 2000-12-25 | 松下電器産業株式会社 | 無整流子直流電動機 |
| JP2830594B2 (ja) * | 1992-03-26 | 1998-12-02 | 日本電気株式会社 | 半導体メモリ装置 |
| JPH06232732A (ja) | 1993-02-04 | 1994-08-19 | Hitachi Ltd | 自己同期論理回路 |
| EP0660329B1 (en) * | 1993-12-16 | 2003-04-09 | Mosaid Technologies Incorporated | Variable latency, output buffer and synchronizer for synchronous memory |
| JP2734957B2 (ja) * | 1993-12-24 | 1998-04-02 | 日本電気株式会社 | 半導体記憶回路の制御方法 |
| JP3013714B2 (ja) * | 1994-09-28 | 2000-02-28 | 日本電気株式会社 | 半導体記憶装置 |
| US5555524A (en) * | 1995-02-13 | 1996-09-10 | Standard Microsystems Corporation | Semi-synchronous dual port FIFO |
| US5557581A (en) * | 1995-04-10 | 1996-09-17 | Sun Microsystems, Inc. | Logic and memory circuit with reduced input-to-output signal propagation delay |
-
1995
- 1995-11-10 JP JP29291995A patent/JP3183321B2/ja not_active Expired - Lifetime
-
1996
- 1996-10-30 US US08/741,285 patent/US5781499A/en not_active Expired - Lifetime
- 1996-11-02 TW TW085113360A patent/TW368750B/zh not_active IP Right Cessation
- 1996-11-05 DE DE69615783T patent/DE69615783T2/de not_active Expired - Lifetime
- 1996-11-05 EP EP96117697A patent/EP0773548B1/en not_active Expired - Lifetime
- 1996-11-09 KR KR1019960053040A patent/KR100219338B1/ko not_active IP Right Cessation
Non-Patent Citations (1)
| Title |
|---|
| ＮＥＣ技報４９［３］（１９９６）ｐ．２７〜３０ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8400106B2 (en) | 2005-10-17 | 2013-03-19 | Pvi | Recharging station and related electric vehicle |
Also Published As
| Publication number | Publication date |
|---|---|
| TW368750B (en) | 1999-09-01 |
| DE69615783D1 (de) | 2001-11-15 |
| KR100219338B1 (ko) | 1999-10-01 |
| JPH09139076A (ja) | 1997-05-27 |
| KR970029850A (ko) | 1997-06-26 |
| EP0773548B1 (en) | 2001-10-10 |
| EP0773548A3 (en) | 1998-12-09 |
| US5781499A (en) | 1998-07-14 |
| EP0773548A2 (en) | 1997-05-14 |
| DE69615783T2 (de) | 2002-07-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3183321B2 (ja) | 半導体記憶装置 | |
| JP3013714B2 (ja) | 半導体記憶装置 | |
| KR102401526B1 (ko) | 입력 클록 신호와 다상 클록 신호 간의 위상 관계를 결정하기 위한 장치 및 방법 | |
| US6262938B1 (en) | Synchronous DRAM having posted CAS latency and method for controlling CAS latency | |
| US7196966B2 (en) | On die termination mode transfer circuit in semiconductor memory device and its method | |
| KR100292773B1 (ko) | 래치회로,데이터출력회로및이것을구비한반도체장치 | |
| US6510095B1 (en) | Semiconductor memory device for operating in synchronization with edge of clock signal | |
| CN110366755B (zh) | 在半导体存储器中提供内部存储器命令及控制信号的设备及方法 | |
| CN110827875B (zh) | 具有时序调整机构的电子装置 | |
| KR20180129969A (ko) | 명령 지연 조절 회로를 포함하는 장치 및 방법 | |
| JP2004110906A (ja) | 半導体記憶装置 | |
| GB2320779A (en) | Synchronous semiconductor memory device | |
| US20110128794A1 (en) | Apparatus and method for controlling operation timing in semiconductor memory device | |
| US7230864B2 (en) | Circuit for generating data strobe signal of semiconductor memory device | |
| KR20050041613A (ko) | 데이터 출력제어회로 | |
| US7928786B2 (en) | Clock buffer circuit of semiconductor device configured to generate an internal clock signal | |
| US7259608B2 (en) | System and method for open-loop synthesis of output clock signals having a selected phase relative to an input clock signal | |
| US8050374B2 (en) | Semiconductor memory device capable of controlling tAC timing and method for operating the same | |
| US5748553A (en) | Semiconductor memory device having extended margin in latching input signal | |
| US6166970A (en) | Priority determining apparatus using the least significant bit and CAS latency signal in DDR SDRAM device | |
| US7773709B2 (en) | Semiconductor memory device and method for operating the same | |
| JP2015103262A (ja) | 半導体装置 | |
| US6341100B1 (en) | Semiconductor integrated circuit having circuit for writing data to memory cell | |
| US6633995B1 (en) | System for generating N pipeline control signals by delaying at least one control signal corresponding to a subsequent data path circuit | |
| US7492661B2 (en) | Command generating circuit and semiconductor memory device having the same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080427 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090427 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100427 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110427 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120427 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130427 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130427 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140427 Year of fee payment: 13 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |