JPH07182254A - バス障害試験方式 - Google Patents
バス障害試験方式Info
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- JPH07182254A JPH07182254A JP5344649A JP34464993A JPH07182254A JP H07182254 A JPH07182254 A JP H07182254A JP 5344649 A JP5344649 A JP 5344649A JP 34464993 A JP34464993 A JP 34464993A JP H07182254 A JPH07182254 A JP H07182254A
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- Japan
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- test pattern
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- circuit unit
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Abstract
(57)【要約】
【目的】 共通バスの障害試験を行う場合に的確に障害
箇所を特定する。 【構成】 共通バス１０に接続されるＣＰＵ１１、メモ
リ１２、及び複数のＩ／Ｏ部１３〜１５に、各々、試験
パターン発生回路部１６、試験パターン受信回路部１
７、照合結果報告回路部１８、及び照合結果収集回路部
１９を設け、何れかの試験パターン発生回路部が共通バ
スに試験パターンを送信すると、この試験パターンを各
々の試験パターン受信回路部で照合し、その照合結果を
各々の照合結果報告回路部から送信元の照合結果収集回
路部へ送信し収集させる。この結果、共通バス障害時の
障害箇所を直接検出できる。
箇所を特定する。 【構成】 共通バス１０に接続されるＣＰＵ１１、メモ
リ１２、及び複数のＩ／Ｏ部１３〜１５に、各々、試験
パターン発生回路部１６、試験パターン受信回路部１
７、照合結果報告回路部１８、及び照合結果収集回路部
１９を設け、何れかの試験パターン発生回路部が共通バ
スに試験パターンを送信すると、この試験パターンを各
々の試験パターン受信回路部で照合し、その照合結果を
各々の照合結果報告回路部から送信元の照合結果収集回
路部へ送信し収集させる。この結果、共通バス障害時の
障害箇所を直接検出できる。
Description
【０００１】
【産業上の利用分野】本発明は、共通バスの障害箇所の
切り分けを行うバス障害試験方式に関する。
切り分けを行うバス障害試験方式に関する。
【０００２】
【従来の技術】従来のバス障害試験方式では、図３に示
すように、ＣＰＵ３１内に、試験データを送受信し送信
データと受信データとの照合が可能な試験データ送受信
回路部３６を設けると共に、メモリ（以下、ＭＭ）３２
及び各Ｉ／Ｏ部３３〜３５に、試験データ送受信回路部
３６から送られてくる試験データを折り返す試験データ
折り返し回路部３７を設け、共通バス３０の障害試験を
行っている。
すように、ＣＰＵ３１内に、試験データを送受信し送信
データと受信データとの照合が可能な試験データ送受信
回路部３６を設けると共に、メモリ（以下、ＭＭ）３２
及び各Ｉ／Ｏ部３３〜３５に、試験データ送受信回路部
３６から送られてくる試験データを折り返す試験データ
折り返し回路部３７を設け、共通バス３０の障害試験を
行っている。
【０００３】即ち、共通バス障害試験を行う場合、ＣＰ
Ｕ３１内の試験データ送受信回路部３６から、まずＩ／
Ｏ部３３内の試験データ折り返し回路部３７へ試験デー
タを送信する。すると、この試験データ折り返し回路部
３７では、受信した試験データを送信元の試験データ送
受信回路部３６へ折り返す。この場合、試験データ送受
信回路部３６では、送信した試験データと、折り返され
てきた試験データとを照合し、各試験データの一致不一
致からＣＰＵ３１とＩ／Ｏ部３３との間の共通バス３０
の障害の有無を検出する。以下同様の手順により、ＣＰ
Ｕ３１内の試験データ送受信部３６と、各Ｉ／Ｏ部３
４，３５及びＭＭ３２内の各試験データ折り返し回路部
３７との間で試験データの折り返しが行われ、ＣＰＵ３
１と各Ｉ／Ｏ部３４，３５及びＭＭ３２との間の共通バ
ス３０の障害検出が行われる。
Ｕ３１内の試験データ送受信回路部３６から、まずＩ／
Ｏ部３３内の試験データ折り返し回路部３７へ試験デー
タを送信する。すると、この試験データ折り返し回路部
３７では、受信した試験データを送信元の試験データ送
受信回路部３６へ折り返す。この場合、試験データ送受
信回路部３６では、送信した試験データと、折り返され
てきた試験データとを照合し、各試験データの一致不一
致からＣＰＵ３１とＩ／Ｏ部３３との間の共通バス３０
の障害の有無を検出する。以下同様の手順により、ＣＰ
Ｕ３１内の試験データ送受信部３６と、各Ｉ／Ｏ部３
４，３５及びＭＭ３２内の各試験データ折り返し回路部
３７との間で試験データの折り返しが行われ、ＣＰＵ３
１と各Ｉ／Ｏ部３４，３５及びＭＭ３２との間の共通バ
ス３０の障害検出が行われる。
【０００４】
【発明が解決しようとする課題】このように従来の共通
バス障害試験方式では、試験データ送受信回路部３６と
各試験データ折り返し回路部３７との間で１回づつ個別
に試験データのやりとりが行われるため、試験に時間が
かかるという問題があった。また、共通バス３０に接続
されるＣＰＵ３１，ＭＭ３２及び各Ｉ／Ｏ部３３〜２５
間に通信異常が生じた場合は、試験データ送受信回路３
６，各試験データ折り返し回路部３７及び共通バス３０
の何れに故障が生じたのかが特定できないという問題が
あった。
バス障害試験方式では、試験データ送受信回路部３６と
各試験データ折り返し回路部３７との間で１回づつ個別
に試験データのやりとりが行われるため、試験に時間が
かかるという問題があった。また、共通バス３０に接続
されるＣＰＵ３１，ＭＭ３２及び各Ｉ／Ｏ部３３〜２５
間に通信異常が生じた場合は、試験データ送受信回路３
６，各試験データ折り返し回路部３７及び共通バス３０
の何れに故障が生じたのかが特定できないという問題が
あった。
【０００５】したがって本発明は、共通バスの障害試験
を行う場合に迅速かつ的確に障害箇所を特定することを
目的とする。
を行う場合に迅速かつ的確に障害箇所を特定することを
目的とする。
【０００６】
【課題を解決するための手段】このような課題を解決す
るために本発明は、共通バス上にＣＰＵ，メモリ及び複
数のＩ／Ｏ部が接続される装置において、試験パターン
を送信する試験パターン発生回路部と、送信された試験
パターンを受信して期待値と照合する試験パターン受信
回路部と、試験パターン受信回路部の照合結果を送信す
る照合結果報告回路部と、照合結果を収集する照合結果
収集回路部とをＣＰＵ，メモリ及び複数のＩ／Ｏ部に設
けたものである。また、共通バスの一部として試験線を
設け、この試験線上の制御信号のタイミングに基づき試
験パターンの送信および照合結果の送信を行うようにし
たものである。
るために本発明は、共通バス上にＣＰＵ，メモリ及び複
数のＩ／Ｏ部が接続される装置において、試験パターン
を送信する試験パターン発生回路部と、送信された試験
パターンを受信して期待値と照合する試験パターン受信
回路部と、試験パターン受信回路部の照合結果を送信す
る照合結果報告回路部と、照合結果を収集する照合結果
収集回路部とをＣＰＵ，メモリ及び複数のＩ／Ｏ部に設
けたものである。また、共通バスの一部として試験線を
設け、この試験線上の制御信号のタイミングに基づき試
験パターンの送信および照合結果の送信を行うようにし
たものである。
【０００７】
【作用】共通バスに接続されるＣＰＵ、メモリ、及び複
数のＩ／Ｏ部の何れかの試験パターン発生回路部から共
通バス上に試験パターンが送信されると、この試験パタ
ーンは各々の試験パターン受信回路部で照合されると共
に、その照合結果のデータは各々の照合結果報告回路部
から送信されて試験パターンの送信元の照合結果収集回
路部で収集される。この結果、共通バス障害時の障害箇
所を的確に特定できる。また、共通バスの一部として設
けられた試験線上の制御信号のタイミングに基づき試験
パターンの送信および照合結果の送信が行われる。この
結果、同一の試験パターンの送信に対し複数の試験パタ
ーン受信回路部でその照合が行われることから、共通バ
スの障害試験を迅速に行うことが可能になる。
数のＩ／Ｏ部の何れかの試験パターン発生回路部から共
通バス上に試験パターンが送信されると、この試験パタ
ーンは各々の試験パターン受信回路部で照合されると共
に、その照合結果のデータは各々の照合結果報告回路部
から送信されて試験パターンの送信元の照合結果収集回
路部で収集される。この結果、共通バス障害時の障害箇
所を的確に特定できる。また、共通バスの一部として設
けられた試験線上の制御信号のタイミングに基づき試験
パターンの送信および照合結果の送信が行われる。この
結果、同一の試験パターンの送信に対し複数の試験パタ
ーン受信回路部でその照合が行われることから、共通バ
スの障害試験を迅速に行うことが可能になる。
【０００８】
【実施例】以下、本発明について図面を参照して説明す
る。図１は、本発明に係るバス障害試験方式を適用した
装置の一実施例を示すブロック図である。同図におい
て、１０は共通バスであり、共通バス１０には、ＣＰＵ
１１、ＭＭ１２、Ｉ／Ｏ部１３〜１５が接続されてい
る。そして、ＣＰＵ１１、ＭＭ１２、Ｉ／Ｏ部１３〜１
５の各々には、共通バス１０の障害を試験するための符
号１６〜１９で示す各部が収容されている。
る。図１は、本発明に係るバス障害試験方式を適用した
装置の一実施例を示すブロック図である。同図におい
て、１０は共通バスであり、共通バス１０には、ＣＰＵ
１１、ＭＭ１２、Ｉ／Ｏ部１３〜１５が接続されてい
る。そして、ＣＰＵ１１、ＭＭ１２、Ｉ／Ｏ部１３〜１
５の各々には、共通バス１０の障害を試験するための符
号１６〜１９で示す各部が収容されている。
【０００９】即ち、１６は試験パターンを送信する試験
パターン発生回路部、１７は送信されたきた試験パター
ンを受信して期待値のデータと照合する試験パターン受
信回路部、１８は照合した結果を送信する照合結果報告
回路部、１９は照合結果を収集する照合結果収集回路部
である。そしてＣＰＵ１１、ＭＭ１２、及びＩ／Ｏ部１
３〜１５の何れかの試験パターン発生回路部１６から共
通バス１０上に試験パターンデータを送信すると共に、
各々の照合結果報告回路部１８から送信されてくる照合
結果のデータを、送信元の照合結果収集回路部１９で収
集することで、共通バスの障害検出試験が行われる。
パターン発生回路部、１７は送信されたきた試験パター
ンを受信して期待値のデータと照合する試験パターン受
信回路部、１８は照合した結果を送信する照合結果報告
回路部、１９は照合結果を収集する照合結果収集回路部
である。そしてＣＰＵ１１、ＭＭ１２、及びＩ／Ｏ部１
３〜１５の何れかの試験パターン発生回路部１６から共
通バス１０上に試験パターンデータを送信すると共に、
各々の照合結果報告回路部１８から送信されてくる照合
結果のデータを、送信元の照合結果収集回路部１９で収
集することで、共通バスの障害検出試験が行われる。
【００１０】次に図２は共通バス障害試験のタイムチャ
ートの一例を示すもので、このタイムチャートに基づき
本装置における共通バス１０の障害試験の動作を説明す
る。ここで、図２（ａ），（ｂ），（ｃ），（ｄ）に示
す、アドレスバス，データバス，制御線ＣＴ１，ＣＴｎ
は、共通バス１０を構成するもので、また図２（ｅ），
（ｆ）に示す試験線ＴＳＴ１，ＴＳＴ２も同様に共通バ
ス１０に含まれ、これらの各試験線ＴＳＴ１，ＴＳＴ２
の「０」，「１」のレベル切り替えタイミングで共通バ
ス１０の試験が実施される。即ち、試験線ＴＳＴ１が
「１」のときは通常状態を示し、「０」の場合は共通バ
ス試験中を示す。そして試験線ＴＳＴ１が「０」のと
き、試験線ＴＳＴ２が「０」であれば試験パターン送信
中を示し、「１」であれば照合結果データの送信中を示
す。
ートの一例を示すもので、このタイムチャートに基づき
本装置における共通バス１０の障害試験の動作を説明す
る。ここで、図２（ａ），（ｂ），（ｃ），（ｄ）に示
す、アドレスバス，データバス，制御線ＣＴ１，ＣＴｎ
は、共通バス１０を構成するもので、また図２（ｅ），
（ｆ）に示す試験線ＴＳＴ１，ＴＳＴ２も同様に共通バ
ス１０に含まれ、これらの各試験線ＴＳＴ１，ＴＳＴ２
の「０」，「１」のレベル切り替えタイミングで共通バ
ス１０の試験が実施される。即ち、試験線ＴＳＴ１が
「１」のときは通常状態を示し、「０」の場合は共通バ
ス試験中を示す。そして試験線ＴＳＴ１が「０」のと
き、試験線ＴＳＴ２が「０」であれば試験パターン送信
中を示し、「１」であれば照合結果データの送信中を示
す。
【００１１】即ち、例えばまずＣＰＵ１１内の試験パタ
ーン発生回路部１６では、試験線ＴＳＴ１，ＴＳＴ２が
共に「０」であるときに、アドレスバス、データバス、
及び制御線の全ての線がチェックできる試験パターンデ
ータを共通バス１０上に送信する。このときＭＭ１２及
び各Ｉ／Ｏ部１３〜１５の各試験パターン受信回路部１
７では、共通バス１０上の試験パターンを取り込み、内
部に記憶保持している期待値データと照合を行う。
ーン発生回路部１６では、試験線ＴＳＴ１，ＴＳＴ２が
共に「０」であるときに、アドレスバス、データバス、
及び制御線の全ての線がチェックできる試験パターンデ
ータを共通バス１０上に送信する。このときＭＭ１２及
び各Ｉ／Ｏ部１３〜１５の各試験パターン受信回路部１
７では、共通バス１０上の試験パターンを取り込み、内
部に記憶保持している期待値データと照合を行う。
【００１２】そしてこの照合結果（正常，異常）を、Ｍ
Ｍ１２及び各Ｉ／Ｏ部１３〜１５の各照合結果報告回路
部１８は、試験線ＴＳＴ１，ＴＳＴ２の各状態が各々
「０」，「１」となったとき、ＭＭ１２の照合結果報告
回路部１８から順次異なるタイミングでアドレスバスに
自身の装置番号を、またデータバスに総合結果を付加し
て共通バス１０上に送出する。ただしこの場合、試験パ
ターンの送信元であるＣＰＵ１１内の照合結果報告回路
部１８では照合結果を共通バス１０に送出せずにそのま
ま自身の照合結果収集回路部１９へ報告する。
Ｍ１２及び各Ｉ／Ｏ部１３〜１５の各照合結果報告回路
部１８は、試験線ＴＳＴ１，ＴＳＴ２の各状態が各々
「０」，「１」となったとき、ＭＭ１２の照合結果報告
回路部１８から順次異なるタイミングでアドレスバスに
自身の装置番号を、またデータバスに総合結果を付加し
て共通バス１０上に送出する。ただしこの場合、試験パ
ターンの送信元であるＣＰＵ１１内の照合結果報告回路
部１８では照合結果を共通バス１０に送出せずにそのま
ま自身の照合結果収集回路部１９へ報告する。
【００１３】また、ＣＰＵ１１内の照合結果収集回路部
１９では、上述した自身の照合結果以外のデータは、試
験線ＴＳＴ１，ＴＳＴ２の各状態が各々「０」，「１」
となったときに各照合結果報告回路部１８から順次異な
るタイミングで共通バス１０上へ送出される照合結果デ
ータを収集する。そしてこの照合データの報告の結果、
及び報告結果の有無により共通バス１０の障害箇所の切
り分けが判断されることになるが、その判断は次のよう
に行われる。
１９では、上述した自身の照合結果以外のデータは、試
験線ＴＳＴ１，ＴＳＴ２の各状態が各々「０」，「１」
となったときに各照合結果報告回路部１８から順次異な
るタイミングで共通バス１０上へ送出される照合結果デ
ータを収集する。そしてこの照合データの報告の結果、
及び報告結果の有無により共通バス１０の障害箇所の切
り分けが判断されることになるが、その判断は次のよう
に行われる。
【００１４】即ち、その第１の判定条件として、ＣＰＵ
１１内の試験パターン発生回路部１６から送信された試
験パターンデータが全て正常でＣＰＵ１１内の照合結果
収集回路部１９へ報告された場合は、共通バス１０には
障害箇所は無いと判定する。また第２の判定条件とし
て、ＣＰＵ１１内の試験パターン発生回路部１６から送
信された試験パターンデータが全て異常でＣＰＵ１１内
の照合結果収集回路部１９へ報告された場合は、ＣＰＵ
１１の異常と判定する。また第３の判定条件として、Ｃ
ＰＵ１１内の試験パターン発生回路部１６から送信され
た試験パターンデータがＣＰＵ１１内のみ正常で他は全
て異常としてＣＰＵ１１内の照合結果収集回路部１９へ
報告された場合は、共通バス１０の異常と判定する。
１１内の試験パターン発生回路部１６から送信された試
験パターンデータが全て正常でＣＰＵ１１内の照合結果
収集回路部１９へ報告された場合は、共通バス１０には
障害箇所は無いと判定する。また第２の判定条件とし
て、ＣＰＵ１１内の試験パターン発生回路部１６から送
信された試験パターンデータが全て異常でＣＰＵ１１内
の照合結果収集回路部１９へ報告された場合は、ＣＰＵ
１１の異常と判定する。また第３の判定条件として、Ｃ
ＰＵ１１内の試験パターン発生回路部１６から送信され
た試験パターンデータがＣＰＵ１１内のみ正常で他は全
て異常としてＣＰＵ１１内の照合結果収集回路部１９へ
報告された場合は、共通バス１０の異常と判定する。
【００１５】また第４の判定条件として、ＣＰＵ１１内
の試験パターン発生回路部１６から送信された試験パタ
ーンデータがＣＰＵ１１，ＭＭ１２及び各Ｉ／Ｏ部１
３，１４は正常でＩ／Ｏ部１５のみ異常としてＣＰＵ１
１内の照合結果収集回路部１９へ報告された場合は、Ｉ
／Ｏ部１５を異常と判定する。同様に、ＣＰＵ１１内の
試験パターン発生回路部１６から送信された試験パター
ンデータが、それぞれ、ＭＭ１２のみ異常、Ｉ／Ｏ部１
３のみ異常、及びＩ／Ｏ部１４のみ異常としてＣＰＵ１
１内の照合結果収集回路部１９へ報告された場合は、各
々、ＭＭ１２、Ｉ／Ｏ部１３、Ｉ／Ｏ部１４を異常と判
定する。
の試験パターン発生回路部１６から送信された試験パタ
ーンデータがＣＰＵ１１，ＭＭ１２及び各Ｉ／Ｏ部１
３，１４は正常でＩ／Ｏ部１５のみ異常としてＣＰＵ１
１内の照合結果収集回路部１９へ報告された場合は、Ｉ
／Ｏ部１５を異常と判定する。同様に、ＣＰＵ１１内の
試験パターン発生回路部１６から送信された試験パター
ンデータが、それぞれ、ＭＭ１２のみ異常、Ｉ／Ｏ部１
３のみ異常、及びＩ／Ｏ部１４のみ異常としてＣＰＵ１
１内の照合結果収集回路部１９へ報告された場合は、各
々、ＭＭ１２、Ｉ／Ｏ部１３、Ｉ／Ｏ部１４を異常と判
定する。
【００１６】また第５の判定条件として、ＣＰＵ１１内
の試験パターン発生回路部１６から送信された試験パタ
ーンデータがＣＰＵ１１，ＭＭ１２及び各Ｉ／Ｏ部１
３，１４は正常としてＣＰＵ１１内の照合結果収集回路
部１９へ報告され、Ｉ／Ｏ部１５のみ照合結果が報告さ
れない場合は、Ｉ／Ｏ部１５以降の共通バスが切断され
たと判定する。同様に、ＣＰＵ１１内の試験パターン発
生回路部１６から送信された試験パターンデータが、そ
れぞれ、ＭＭ１２のみ照合結果が報告されず他は正常と
して報告される場合、Ｉ／Ｏ部１３のみ照合結果が報告
されず他は正常として報告される場合、及びＩ／Ｏ部１
４のみ照合結果が報告されず他は正常として報告される
場合は、各々、ＭＭ１２、Ｉ／Ｏ部１３、Ｉ／Ｏ部１４
周辺の共通バスが異常と判定する。
の試験パターン発生回路部１６から送信された試験パタ
ーンデータがＣＰＵ１１，ＭＭ１２及び各Ｉ／Ｏ部１
３，１４は正常としてＣＰＵ１１内の照合結果収集回路
部１９へ報告され、Ｉ／Ｏ部１５のみ照合結果が報告さ
れない場合は、Ｉ／Ｏ部１５以降の共通バスが切断され
たと判定する。同様に、ＣＰＵ１１内の試験パターン発
生回路部１６から送信された試験パターンデータが、そ
れぞれ、ＭＭ１２のみ照合結果が報告されず他は正常と
して報告される場合、Ｉ／Ｏ部１３のみ照合結果が報告
されず他は正常として報告される場合、及びＩ／Ｏ部１
４のみ照合結果が報告されず他は正常として報告される
場合は、各々、ＭＭ１２、Ｉ／Ｏ部１３、Ｉ／Ｏ部１４
周辺の共通バスが異常と判定する。
【００１７】以上の説明は、ＣＰＵ１１内の試験パター
ン発生回路部１６から送信された試験パターンデータ
を、ＭＭ１２及び各Ｉ／Ｏ部１３〜１５の各試験パター
ン受信回路部１７で受信し、その照合結果をＣＰＵ１１
内の照合結果収集回路部１９で収集する例であるが、こ
の他、ＣＰＵ１１以外の各部の試験パターン発生回路部
１６を用いて順次試験パターンデータを送信し他の各部
から照合結果を得るようにすれば、異常箇所をより正確
に特定することができる。このように、ＣＰＵ１１、Ｍ
Ｍ１２、及びＩ／Ｏ部１３〜１５の何れかの試験パター
ン発生回路部１６から共通バス１０上に試験パターンデ
ータを送信し、各々の照合結果報告回路部１８から送信
されてくる照合結果のデータを、送信元の照合結果収集
回路部１９で収集することで、共通バス障害時の障害箇
所を直接検出することができる。
ン発生回路部１６から送信された試験パターンデータ
を、ＭＭ１２及び各Ｉ／Ｏ部１３〜１５の各試験パター
ン受信回路部１７で受信し、その照合結果をＣＰＵ１１
内の照合結果収集回路部１９で収集する例であるが、こ
の他、ＣＰＵ１１以外の各部の試験パターン発生回路部
１６を用いて順次試験パターンデータを送信し他の各部
から照合結果を得るようにすれば、異常箇所をより正確
に特定することができる。このように、ＣＰＵ１１、Ｍ
Ｍ１２、及びＩ／Ｏ部１３〜１５の何れかの試験パター
ン発生回路部１６から共通バス１０上に試験パターンデ
ータを送信し、各々の照合結果報告回路部１８から送信
されてくる照合結果のデータを、送信元の照合結果収集
回路部１９で収集することで、共通バス障害時の障害箇
所を直接検出することができる。
【００１８】
【発明の効果】以上説明したように本発明によれば、共
通バスに接続されるＣＰＵ、メモリ、及び複数のＩ／Ｏ
部に、それぞれ試験パターン発生回路部、試験パターン
受信回路部、照合結果報告回路部、及び照合結果収集回
路部を設け、何れかの試験パターン発生回路部から共通
バス上に試験パターンが送信されると、この試験パター
ンを各々の試験パターン受信回路部で照合すると共に、
その照合結果のデータを各々の照合結果報告回路部から
試験パターンの送信元の照合結果収集回路部へ送信し収
集させるようにしたので、共通バス障害時の障害箇所を
直接検出することができ、したがって障害箇所を的確に
特定できる。また、共通バスの一部として試験線を設
け、この試験線上の制御信号のタイミングに基づき試験
パターンの送信および照合結果の送信を行うようにした
ので、同一の試験パターンの送信に対し複数の試験パタ
ーン受信回路部でその照合を行うことができ、したがっ
て共通バスの障害試験を迅速に行うことが可能になる。
通バスに接続されるＣＰＵ、メモリ、及び複数のＩ／Ｏ
部に、それぞれ試験パターン発生回路部、試験パターン
受信回路部、照合結果報告回路部、及び照合結果収集回
路部を設け、何れかの試験パターン発生回路部から共通
バス上に試験パターンが送信されると、この試験パター
ンを各々の試験パターン受信回路部で照合すると共に、
その照合結果のデータを各々の照合結果報告回路部から
試験パターンの送信元の照合結果収集回路部へ送信し収
集させるようにしたので、共通バス障害時の障害箇所を
直接検出することができ、したがって障害箇所を的確に
特定できる。また、共通バスの一部として試験線を設
け、この試験線上の制御信号のタイミングに基づき試験
パターンの送信および照合結果の送信を行うようにした
ので、同一の試験パターンの送信に対し複数の試験パタ
ーン受信回路部でその照合を行うことができ、したがっ
て共通バスの障害試験を迅速に行うことが可能になる。
【図１】本発明に係るバス障害試験方式を適用した装置
の一実施例を示すブロック図である。
の一実施例を示すブロック図である。
【図２】上記装置の試験動作を示すタイムチャートであ
る。
る。
【図３】従来装置のブロック図である。
１０ 共通バス １１ ＣＰＵ １２ メモリ（ＭＭ） １３〜１５ Ｉ／Ｏ部 １６ 試験パターン発生回路部 １７ 試験パターン受信回路部 １８ 照合結果報告回路部 １９ 照合結果収集回路部 ＴＳＴ１，ＴＳＴ２ 試験線
Claims (2)
- 【請求項１】 共通バス上にＣＰＵ，メモリ及び複数の
Ｉ／Ｏ部が接続される装置において、 試験パターンを送信する試験パターン発生回路部と、送
信された試験パターンを受信して期待値と照合する試験
パターン受信回路部と、前記試験パターン受信回路部の
照合結果を送信する照合結果報告回路部と、前記照合結
果を収集する照合結果収集回路部とを前記ＣＰＵ，メモ
リ及び複数のＩ／Ｏ部に設け、前記共通バスの障害箇所
の切り分けを行うことを特徴とするバス障害試験方式。 - 【請求項２】 請求項１記載のバス障害試験方式におい
て、 前記共通バスの一部として試験線を設け、この試験線上
の制御信号のタイミングに基づき前記試験パターンの送
信および前記照合結果の送信を行うことを特徴とするバ
ス障害試験方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5344649A JPH07182254A (ja) | 1993-12-21 | 1993-12-21 | バス障害試験方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5344649A JPH07182254A (ja) | 1993-12-21 | 1993-12-21 | バス障害試験方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07182254A true JPH07182254A (ja) | 1995-07-21 |
Family
ID=18370906
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5344649A Pending JPH07182254A (ja) | 1993-12-21 | 1993-12-21 | バス障害試験方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07182254A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005504371A (ja) * | 2001-09-21 | 2005-02-10 | バイエリッシェ モートーレン ウエルケ アクチエンゲゼルシャフト | バス参加部間で通知情報を伝達するための方法 |
| JP2010198098A (ja) * | 2009-02-23 | 2010-09-09 | Nec Corp | 情報処理装置、バス制御回路、バス制御方法及びバス制御プログラム |
| WO2014118985A1 (ja) * | 2013-02-04 | 2014-08-07 | 三菱電機株式会社 | バスモジュール及びバスシステム |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6258222A (ja) * | 1985-09-09 | 1987-03-13 | Ricoh Co Ltd | マトリクス型表示装置 |
| JPH02130659A (ja) * | 1988-11-11 | 1990-05-18 | Nec Corp | 入出力制御装置の自己診断方式 |
| JPH04241547A (ja) * | 1991-01-14 | 1992-08-28 | Nec Corp | 回線品質チェック方法 |
-
1993
- 1993-12-21 JP JP5344649A patent/JPH07182254A/ja active Pending
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