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JPH0642664B2 - スキュー補正装置 - Google Patents

スキュー補正装置

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JPH0642664B2
JPH0642664B2 JP63222191A JP22219188A JPH0642664B2 JP H0642664 B2 JPH0642664 B2 JP H0642664B2 JP 63222191 A JP63222191 A JP 63222191A JP 22219188 A JP22219188 A JP 22219188A JP H0642664 B2 JPH0642664 B2 JP H0642664B2
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signal
transistor
circuit
clock
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Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、複数の信号が回路の種々のノードに同時に達
するように、これら複数の信号を調整可能に遅延させる
スキュー補正装置に関する。
［従来の技術］ 典型的な大規模デジタル・ロジック回路の分離した部分
の動作は、回路内の多くのノードに転送される１つ以上
のクロック信号により同期している。適切に動作するか
かる回路にとって、同期が失われないようにするために
は、クロック周期よりも非常に小さいタイム・ウィンド
ウ内で、クロック信号の各パルスが各ノードに到達しな
ければならない。大規模デジタル・ロジック回路を単一
の集積回路として実現すると、クロック信号が伝送され
る回路内の種々のノードが互いに隣接し、クロック信号
発生器の位置に関係なく、ほぼ同じ時点にクロック信号
が回路内の各ノードに達するので、有利である。よっ
て、単一の集積回路の動作周波数は、回路内の種々のノ
ードにクロック信号パルスが到達する時点の変動（即
ち、「クロック・スキュー」）により、通常は制限され
ない。
［発明が解決しようとする課題］ しかし、デジタル回路が単一の集積回路として実現する
には大き過ぎる場合、回路を２つ以上の集積回路に分割
し、各集積回路内の信号路に比較して長い信号導体によ
り相互接続する必要がある。この場合、クロック・パル
スが各集積回路に到達するために流れなければならない
信号路の信号遅延の変動により、ある集積回路内で発生
したクロック信号パルスが、他の集積回路内の種々のノ
ードに大幅に異なる時点に到達するかもしれない。クロ
ック・スキューにより同期が失われることは、クロック
信号の周波数を下げることにより避けることができる
が、それは、回路の動作速度も下げる。各集積回路が独
立したクロックを用い、分離した集積回路が非同期に通
信するように、分割された回路を設計してもよい。しか
し、回路の各部分間での非同期通信は、プロトコルをハ
ンドシェーキングするのに時間がかかり、ハンドシェー
キングを実行するのに必要な時間により、データを交換
する速度が遅くなる。
したがって、本発明の目的は、異なる集積回路の種々の
ノードに、クロック信号が同じ時点に達するスキュー補
正装置の提供にある。
［課題を解決するための手段及び作用］ 本発明によれば、いくつかの相互接続された同期集積回
路の各々のノードに、独立した調整可能な遅延回路を介
して、クロック信号を転送し、クロック信号が各ノード
に同時点に到達するように、各遅延回路の時間遅延を調
整する。よって、分離した集積回路の動作が互いに同期
する。
また、本発明によれば、各遅延回路は、１組の信号遅延
要素を具えており、これら信号遅延要素をクロック信号
路と直列で、選択的に切り替えるので、クロック信号路
内の信号遅延要素の数を調整することにより、クロック
信号遅延を調整できる。各信号遅延要素自体の遅延は、
遅延要素モニタが発生した制御電圧に比例して調整可能
なユニット遅延（単位遅延）である。遅延要素モニタ
は、基準クロック同期に関連してユニット遅延を測定
し、周囲温度の変化、又は回路要素のエージングに関係
なく、ユニット遅延が一定の所定値に確実に留まるのに
必要な各遅延要素の遅延を調整する。
本発明の要旨は、特許請求の範囲に明瞭に指摘してある
が、本発明の構成及び動作方法と共に、その他の利点及
び目的は、添付図を参照した以下の説明より明らかにな
ろう。なお、同様な素子は、同様な参照符号で示す。
［実施例］ 第１図は、本発明のスキュー補正装置の好適な実施例の
ブロック図である。この第１図において、本発明による
スキュー補正回路（１０）は、マスタ・クロック発生器
（１２）が発生したクロック（ＣＬＯＣＫ）信号を複数
の分離した集積回路（１６）の各々のノード（１３）に
伝送する。独立した調整可能な遅延回路（１８）及び伝
送線（結合手段）（１９）を介して、ＣＬＯＣＫ信号を
各ノード（１３）に転送する。また、各遅延回路（１
８）を調整して、ＣＬＯＣＫ信号の各パルスが各ノード
（１３）にほぼ同時点に到達するように、ＣＬＯＣＫ信
号を遅延させる。各集積回路（１６）内に実現された位
相発生器（１４）は、ノード（１３）にクロック信号が
到達するのをモニタし、この位相発生器が設けられた集
積回路（１６）のタイミングを制御するのに用いる１つ
以上のクロック位相信号を発生する。位相発生器（１
４）に入力として供給されるリセット（ＲＥＳＥＴ）１
がなくなり、ＣＬＯＣＫ信号の最初のパルスを受けた後
に、この位相発生器は、クロック位相信号を規則正しい
周期で順次発生し、その後の総てのＣＬＯＣＫ信号パル
スを受ける。各集積回路（１６）の動作が同じマスタＣ
ＬＯＣＫ信号に同期しており、各ＣＬＯＣＫ信号パルス
が同時点に各集積回路に到達するので、別々の集積回路
（１６）は同期状態で互いに動作し、非同期通信チャン
ネルを必要とせずに互いにデータを交換する。
マスタ・クロック発生器（１２）は、好適には、リセッ
ト可能な位相拘束ループ回路であり、入力基準クロック
（ＲＥＦＣＬＫ）信号の全パルスに応答して、Ｎ個の出
力ＣＬＯＣＫ信号パルスを発生する。例えば、高安定周
波数の水晶制御発振器（２０）によりＲＥＦＣＬＫ信号
を発生してもよい。マスタ・クロック発生器（１２）
は、ＲＥＳＥＴ２信号も入力として受ける。このＲＥＳ
ＥＴ２信号が出力されると、クロック発生器（１２）の
ＣＬＯＣＫ出力を「高」に駆動し、このクロック発生器
がＣＬＯＣＫ信号を発生するのを阻止する。開始制御回
路（３４）は、外部で発生された開始（ＳＴＡＲＴ）信
号を受けると、ＲＥＳＥＴ２信号を発生して、マスタ・
クロック発生器（１２）をリセットする。同時に、開始
制御回路（３４）は、各位相発生器をリセットするＲＥ
ＳＥＴ１信号を発生する。次に、開始制御回路（３４）
は、ＲＥＳＥＴ１信号を停止して、位相発生器の動作を
イネーブルし、その後、ＲＥＳＥＴ２信号を停止して、
マスタ・クロック発生器の動作をイネーブルする。
開始制御回路（３４）は、好適にはＲＥＦＣＬＫ信号の
パルスを計数する２個のカウンタ（３６）及び（３８）
を具えており、これらカウンタの各計数は、ＳＴＡＲＴ
信号によりリセットされる。ＳＴＡＲＴ信号を受ける
と、カウンタ（３６）はＲＥＳＥＴ２信号を発生し、カ
ウンタ（３８）はＲＥＳＥＴ１信号を発生する。カウン
タ（３６）は、所定数のＲＥＦＣＬＫ信号パルスを計数
後、ＲＥＳＥＴ２信号を停止する。また、カウンタ（３
８）は、少ない数のＲＥＦＣＬＫ信号パルスを計数後、
ＲＥＳＥＴ１信号を停止する。
シフト・レジスタ（遅延設定手段）（２４）を介して各
遅延回路（１８）に別々に供給された５ビット制御デー
タＣ０〜Ｃ４が、各遅延回路（１８）によるＣＬＯＣＫ
信号の遅延量が決める。シフト・レジスタ（２４）は、
外部で発生したＬＯＡＤＣＬＫ信号パルスに応じて、外
部発生の直列ＤＡＴＡ入力の各ビットをシフトとする。
詳細に後述するように、遅延要素モニタ（３０）及び挿
入遅延モニタ（３２）が夫々発生した１対のアナログ制
御信号ＶＣＯＮ．ＤＥ及びＶＣＯＮ．ＩＮＳにより、デ
ータＣ０〜Ｃ４が設定した各遅延回路（１８）の遅延が
安定する。
第２図は、第１図の遅延回路（１８）の典型的なブロッ
ク図である。この遅延回路は、入力ＣＬＯＣＫ信号を緩
衝するバッファ（４０）と、このバッファ（４０）の出
力を調整可能な遅延時間だけ順次遅延させる一連の調整
可能な遅延回路（挿入遅延回路（４２）、微調遅延回路
（４４）及び粗調遅延回路（４６）と、粗調遅延回路
（４６）の出力を緩衝して、遅延回路（１８）の遅延さ
れたＣＬＯＣＫ信号出力を発生する出力バッファ（４
８）とを具えている。粗調遅延回路（４６）の遅延は、
ｍＴ＋Ｉ１秒に調整できる。なお、ｍは０〜３の整数、
Ｔは定まったユニット（単位）遅延時間、Ｉ１は一定の
「挿入」遅延、即ち、回路（４６）の最小遅延である。
ｍの選択は、第１図に示した制御入力データＣ０〜Ｃ４
のビットＣ３及びＣ４の値で決まる。
微調遅延回路（４４）は、（ｎ／８）Ｔ＋Ｉ２秒の遅延
に調整できる。なお、ｎは制御データ・ビットＣ０〜Ｃ
２の値で決まる０〜７の整数、Ｔは定まったユニット遅
延時間、Ｉ２は回路（４４）の一定の挿入遅延である。
挿入遅延回路（４２）の遅延量（Ｄins）は、第１図の
挿入遅延モニタ（３２）のＶＣＯＮ．ＩＮＳ制御信号出
力の大きさに応じて、その全範囲にわたって連続的に調
整できる。微調及び微調遅延回路（４４）及び（４６）
のユニット遅延時間Ｔは、第１図の遅延要素モニタ（３
０）が発生したＶＣＯＮ．ＤＥ信号の大きさに応じて制
御する。
バッファ（４０）及び（４８）の遅延を夫々Ｄ１及びＤ
２とすると、遅延回路（１８）の総合遅延Ｔtot は、そ
の構成素子（４０）〜（４８）による遅延の合計であ
り、次のようになる。
Ｔtot＝Ｄ1＋Ｄins＋（ｍＴ＋Ｉ1） ＋（ｎＴ／８＋Ｉ2）＋Ｄ2 ［１］ 式［１］の各項を整理すると、 Ｔtot＝［ｍ＋（ｎ／８）］Ｔ＋Ｔins ［２］ となり、ここで Ｔins＝（Ｄ1＋Ｄ2＋Ｉ1＋Ｉ2＋Ｄins） ［３］ である。式［２］の第１項は、制御データＣ０〜Ｃ４に
決まるｍ及びｎの値の種々の組合わせに応じて、回路
（１８）の遅延がＴ／８秒毎の３２レベルに調整できる
ことを示している。式［２］の第２項、即ち、Ｔins
は、遅延回路（１８）の総合挿入遅延、即ち、ｍ＝ｎ＝
０の時に得られる最小遅延である。
ｍ及びｎの値が選択された際に、回路の遅延時間Ｔtot
が確実に一定に維持されるようにするためには、Ｔ及び
Ｔins の両方を一定に維持する必要がある。上述の如
く、Ｔの値は、第１図の遅延要素モニタ（３０）のＶＣ
ＯＮ．ＤＥ出力信号により制御され、式［３］のＴins
のＤins 要素の値は、第１図の挿入遅延モニタ（３２）
のＶＣＯＮ．ＩＮＳ出力信号により制御される。詳細に
後述する如く、遅延要素モニタ（３０）は、Ｔが一定に
維持されるように、連続的にユニット遅延時間Ｔをモニ
タし、ＶＣＯＮ．ＤＥを調整する位相拘束ループ回路で
ある。同様に、挿入遅延モニタ（３２）は、連続的にＴ
ins をモニタし、ＶＣＯＮ．ＩＮＳを調整して、確実に
Ｔins を一定に維持する。
挿入遅延回路（４２）は、第３図の回路図に示す調整可
能な遅延要素により実現する。本発明の好適な実施例に
おいて、ＣＬＯＣＫ信号及びＶＣＯＮ．ＩＮＳ制御信号
は、第３図に示すごとく差動信号である。差動入力ＣＬ
ＯＣＫ信号をエミッタ結合トランジスタ対Ｑ１及びＱ２
のベース間に供給すると共に、バッファ（５０）の入力
端にも供給する。このバッファ（５０）は、入力ＣＬＯ
ＣＫ信号をわずか遅延させる。バッファ（５０）の出力
信号を他のエミッタ結合トランジスタ対Ｑ３及びＱ４の
ベース間に供給する。トランジスタＱ１及びＱ３のコレ
クタが出力バッファ・トランジスタＱ６のベースを駆動
し、トランジスタＱ２及びＱ４のコレクタが他の出力バ
ッファ・トランジスタＱ５のベースを駆動する。トラン
ジスタＱ５及びＱ６のベースは、夫々抵抗器Ｒ１及びＲ
２を介して正電圧源Ｖccに結合し、トランジスタＱ５及
びＱ６のエミッタは、夫々マッチした電流源（５２）及
び（５４）を介して接地に結合する。トランジスタＱ１
及びＱ２のエミッタをトランジスタＱ７のコレクタに接
続し、トランジスタＱ３及びＱ４のエミッタをトランジ
スタＱ８のコレクタに接続する。トランジスタＱ７及び
Ｑ８のエミッタは、夫々抵抗器Ｒ３及びＲ４を介して電
流源（５６）に結合する。ＶＣＯＮ．ＩＮＳ制御信号を
トランジスタＱ７及びＱ８のベース間に供給する。遅延
された出力ＣＬＯＣＫ信号が、トランジスタＱ５及びＱ
６のエミッタ間に発生する。
ＶＣＯＮ．ＩＮＳ信号は、トランジスタＱ１、Ｑ２又は
トランジスタＱ３、Ｑ４のエミッタに伝送される電流源
（５６）の電流出力の相対的割合を制御する。トランジ
スタＱ１及びＱ２は、差動増幅器を構成し、この差動増
幅器は、トランジスタＱ１及びＱ２のベースにおける入
力ＣＬＯＣＫを増幅し、これらトランジスタのコレクタ
に第１出力差動電流信号を発生する。電流源（５６）か
らトランジスタＱ７を介してトランジスタＱ１及びＱ２
のエミッタに供給される電流の割合が、Ｑ１、Ｑ２増幅
器の利得を決定する。同様に、トランジスタＱ３及びＱ
４は、差動増幅器を構成し、この差動増幅器は、トラン
ジスタＱ３及びＱ４のベースにおけるバッファ（５０）
の出力信号を増幅し、これらトランジスタのコレクタに
第２出力差動電流信号を発生する。電流源（５６）から
トランジスタＱ８を介してトランジスタＱ３及びＱ４の
エミッタに供給される電流の割合が、Ｑ３、Ｑ４増幅器
の利得を決定する。
入力ＣＬＯＣＫ信号パルスの立ち上がり縁にて、トラン
ジスタＱ１は、トランジスタＱ６のベース電圧を直ちに
上昇させ始め、トランジスタＱ２は、トランジスタＱ５
のベース電圧を下降させ始めるので、トランジスタＱ５
及びＱ６間の出力ＣＬＯＣＫ信号電圧が「高」になり始
める。しかし、トランジスタＱ１、Ｑ２、Ｑ５及びＱ６
の種々の容量が、出力ＣＬＯＣＫ信号の急速な立ち上が
りを阻止する。バッファ（５０）には、固有の遅延があ
り、入力ＣＬＯＣＫ信号の立ち上がり縁がバッファ（５
０）に到達した後のある時点に、バッファ（５０）はそ
の出力信号を「高」に駆動するので、トランジスタＱ３
がトランジスタＱ６のベース電圧を上昇させ始め、トラ
ンジスタＱ４がトランジスタＱ５のベース電圧を下降さ
せ始める。
第４図は、入力ＣＬＯＣＫ信号の立ち上がり縁が時点Ｔ
０に遅延要素に到達した後、出力ＣＬＯＣＫ信号が最小
負電圧ＶＭＩＮから最大正電圧ＶＭＡＸに変化する過程
を示すタイミング図である。ＶＣＯＮ．ＩＮＳが正に大
きければ、電流源（５６）の電流出力のほとんど総て
は、トランジスタＱ１及びＱ２のエミッタに向かい、ト
ランジスタＱ３及びＱ４は、オフとなり、トランジスタ
Ｑ５及びＱ６のベースに何ら電流を供給しない。かかる
場合、遅延した出力ＣＬＯＣＫ信号の振幅は、曲線（５
８Ａ）に示すごとく急速に増加する。また、ＶＣＯＮ．
ＩＮＳが負に大きければ、トランジスタＱ３及びＱ４が
オンになり、トランジスタＱ１及びＱ２がオフになる。
そして、出力ＣＬＯＣＫ信号電圧は、バッファ（５０）
の遅延した出力のみに応答して変化する。この場合、出
力ＣＬＯＣＫ信号電圧の上昇が、曲線（５８Ｄ）に示す
如く、バッファ（５０）の遅延時間だけ遅延する。曲線
（５８Ａ）及び（５８Ｄ）を考察することにより、トラ
ンジスタＱ１及びＱ２が電流源（５６）の全電流を伝送
するとき、出力ＣＬＯＣＫ信号は、時点Ｔ１に閾値電圧
ＶＴＨ以上に上昇し、また、トランジスタＱ３及びＱ４
が電流源（５６）の全電流を伝送するとき、出力ＣＬＯ
ＣＫ信号は、時点Ｔ２に閾値電圧ＶＴＨ以上に上昇する
ことが判る。出力ＣＬＯＣＫ信号が状態を変化させたと
考えられる閾値電圧がＶＴＨならば、第３図の遅延要素
の「遅延」は、出力ＣＬＯＣＫ信号がこの閾値電圧以上
に上昇する時間である。トランジスタＱ１及びＱ２が電
流の約８０％を伝送し、トランジスタＱ３及びＱ４が電
流の約２０％を伝送する場合、曲線（５８Ｂ）が出力Ｃ
ＬＯＣＫ信号電圧の立ち上がりを示す。トランジスタＱ
１及びＱ２が電流の約２０％を伝送し、トランジスタＱ
３及びＱ４が電流の約８０％を伝送する場合、曲線（５
８Ｃ）が出力ＣＬＯＣＫ信号電圧の立ち上がりを示す。
よって、ＶＣＯＮ．ＩＮＳの大きさを調整することによ
り、遅延要素の遅延をＴ１及びＴ２の間の任意の値に調
整できる。
第５図は、第２図は微調遅延回路（４４）の回路図であ
る。この図に示すように、微調遅延回路（４４）は、第
３図の遅延要素に類似しているが、第２図のバッファ
（５０）を、第３図の遅延要素に類似した他の調整可能
な遅延要素（６０）に置き換え、トランジスタＱ７及び
Ｑ８のベース間に供給される制御信号を、入力データＣ
０〜Ｃ２に応じて、デジタル・アナログ変換器（ＤＡ
Ｃ）（６２）が発生する。遅延要素（６０）の遅延が一
定になるように、この遅延をＶＣＯＮ．ＤＥ信号が制御
する。
第６図に詳細に示す粗調遅延回路（４６）は、４個１組
で直列接続された遅延要素（６６）、（６８）、（７
０）及び（７２）と、マルチプレクサ（ＭＵＸ）（７
４）とを具えている。このマルチプレクサ（７４）は、
粗調遅延回路（４６）に入力したＣＬＯＣＫ信号、又は
遅延要素（６６）、（６８）又は（７０）の１個の出力
を、選択的に第２図のバッファ（４８）に伝送する。遅
延要素（７２）の出力は用いないが、この要素（７２）
を設けて要素（６６）〜（７０）の総てを同様な出力負
荷にする。マルチプレクサ（７４）の切替え状態は、そ
こに供給されるＣ３及びＣ４制御データ・ビットにより
決まる。各遅延要素（６６）〜（７２）の遅延は、ユニ
ット遅延Ｔであり、各遅延要素の制御入力として供給す
るＶＣＯＮ．ＤＥ信号により、ユニット遅延を一定値に
維持する。遅延要素（６６）〜（７２）は第３図の回路
図に示した遅延要素に類似しているが、ＶＣＯＮ．ＩＮ
ＳではなくＶＣＯＮ．ＤＥが、トランジスタＱ７及びＱ
８のベース間に供給されている。
第７図は、第１図の遅延要素モニタ（３０）のブロック
図である。第６図の遅延要素（６６）〜（７２）に類似
した１組の遅延要素（８０）、（８２）、（８４）及び
（８６）を直列接続し、要素（８６）の出力信号を反転
して要素（８０）の入力端に供給するので、周期８Ｔの
リング型発振器（９１）が形成される。なお、Ｔは各要
素（８０）〜（８６）のユニット遅延である。各要素の
出力信号は、第６図のマルチプレクサ（７４）に類似し
た４×１マルチプレクサ（８８）の独立した入力端に供
給される。マルチプレクサ（８８）の２つの制御入力ビ
ットをロジック・レベル「１」の電圧源に接続するの
で、マルチプレクサ（８８）は、遅延要素（８４）の出
力信号を常に選択する。マルチプレクサ（８８）の出力
信号を分周器（９０）の入力端に供給する。この分周器
は、入力信号周波数を係数Ｋで分周して、位相検出器
（９２）に供給する出力信号を発生する。位相検出器
（９２）は、分周器（９０）の出力信号を基準クロック
信号ＲＥＦＣＬＫと比較し、分周器（９０）が発生した
出力信号がＲＥＦＣＬＫより進んでいるか、遅れている
かに応じて、「高」又は「低」の出力信号を発生する。
位相検出器（９２）の出力信号をフィルタ（９４）でろ
波して、遅延要素モニタ（３０）のＶＣＯＮ．ＤＥ出力
信号を発生する。このＶＣＯＮ．ＤＥを遅延要素（８
０）〜（８６）の制御入力端に供給する。よって、分周
器（９０）の出力信号は、ＲＥＦＣＬＫに位相拘束さ
れ、各遅延要素（８０）〜（８６）のユニット遅延Ｔの
期間は、次式に応じて分周器（９０）の分周比Ｋに応じ
て決まる。
Ｔ＝８Ｔref／Ｋ ［４］ なお、Ｔref は、ＲＥＦＣＬＫの周期である。ＲＥＦＣ
ＬＫが、水晶発振器の如き高安定信号源により発生する
と、Ｔは極めて安定し、周囲温度、又は遅延要素を含む
集積回路を作る際の材料又は製造過程のばらつきに影響
されない。
第８図は、第１図の挿入遅延モニタ（３２）の詳細なブ
ロック図である。このモニタ（３２）は、第１及び第２
図の遅延回路（１８）と同じ他の遅延回路（１８）を含
んでおり、この遅延回路は、入力及び出力バッファ（４
０）及び（４８）、挿入遅延回路（４２）、微調遅延回
路（４４）及び粗調遅延回路（４６）を含んでいる。し
かし、第８図の遅延回路（１８）において、バッファ
（４８）の出力信号は、バッファ（４０）の入力端に負
帰還して、発振器（１０１）を形成する。粗調遅延回路
（４６）の出力信号を分周器（１００）の入力端に供給
する。この分周器は、入力信号周波数を係数Ｍで分周し
て、出力信号を発生する。分周器（１００）の出力信号
と共に基準クロックＲＥＦＣＬＫ信号を、第７図の位相
検出器（９２）に類似した位相検出器（１０２）の入力
端に供給する。位相検出器（１０２）の出力をフィルタ
（１０４）によりろ波して、遅延モニタ（３２）のＶＣ
ＯＮ．ＩＮＳ出力信号を発生する。
ＶＣＯＮ．ＩＮＳ信号を挿入遅延回路（４２）の制御入
力端に供給する一方、ＶＣＯＮ．ＤＥ信号を遅延回路
（４４）及び（４６）の制御入力端に供給する。微調遅
延回路（４４）及び粗調遅延回路（４６）のＣ０〜Ｃ４
を「０」ロジック・レベル源に接続するので、微調遅延
回路（４４）の遅延が挿入遅延Ｉ１になり、粗調遅延回
路（４６）の遅延が挿入遅延Ｉ２になる。よって、バッ
ファ（４０）の入力端及びバッファ（４８）の出力端間
の総合遅延は、上述の式［３］で定義した挿入遅延Ｔin
s に等しくなり、分周器（１００）の出力信号の発振周
期はＭＴins である。分周器の出力信号は、基準クロッ
クの周期Ｔrefに位相拘束されているので、 Ｔins＝Ｔref／Ｍ ［５］ となる。
Ｍが定数で、Ｔrefが非常に安定しているので、Ｔins
も非常に安定している。ＶＣＯＮ．ＩＮＳが制御入力と
して、第1図の総ての遅延回路（１８）内の挿入遅延回
路（４２）に供給されている限り、総ての遅延回路（１
８）の挿入遅延Ｔins は等しい。式［４］及び［５］を
式［２］に代入すると、第１図の各遅延回路の総合遅延
は、 Ｔtot＝［８ｍ／Ｋ＋ｎ／Ｋ＋１／Ｍ］Ｔref ［６］ となる。この［６］式より、各遅延回路（１８）の総合
遅延Ｔtot は、基準クロックの周期Ｔref に比例し、
ｍ、ｎ、Ｋ及びＭの組合わせにより比例定数が決まる。
Ｋ及びＭは、一定の周波数分周比であり、ｍ及びｎは、
Ｃ０〜Ｃ４の値で決まる。よって、各遅延回路（１８）
による遅延は、非常に安定した基準クロックの周期と同
様に安定している。
第９図は、Ｎ個のクロック位相信号ＰＨ１〜ＰＨＮを発
生する第１図の位相発生器（１４）に用いるのに好適な
位相発生器のブロック図及び回路図の組合わせである。
なお、クロック位相信号の周期はＮＴclock／２であ
り、Ｔclock はマスタＣＬＯＣＫ信号の周期である。ク
ロック位相信号は、互いにＴclock／２秒だけ位相シフ
トしている。位相発生器（１４）は、一連のＮ個の位相
発生器要素（１０６）を具えており、各位相発生器要素
は、３つの入力信号、即ち、ＲＥＳＥＴ１信号、プリバ
イアス信号Ｖbias及びタイミング制御信号Ｉinの組合わ
せに応じて、クロック位相信号出力ＰＨ１〜ＰＨＮの分
離した１つを発生する。各位相発生器要素（１０６）
は、位相信号出力に同相のＶbout出力信号も発生する。
各位相発生器要素（１０６）のＶbout出力信号は、プリ
バイアス入力信号Ｖbiasとしてシーケンスの次段の位相
発生器要素に供給され、Ｎ番目の位相発生器要素のＶbo
ut出力をＶbias入力としてシーケンスの初段の位相発生
器要素に供給する。第１図のカウンタ（３８）のＲＥＳ
ＥＴ１信号出力を各位相発生器要素（１０６）のＲＥＳ
ＥＴ１入力端に並列に供給する。ＣＬＯＣＫ信号は、エ
ミッタ結合トランジスタ対Ｑ９、Ｑ１０のベース間に供
給し、トランジスタＱ９及びＱ１０のエミッタは、電流
源（１０８）を介して接地に結合する。トランジスタＱ
９のコレクタは、奇数番号のクロック位相信号ＰＨ１、
ＰＨ３、・・・、ＰＨ（Ｎ−１）を発生する「奇数」位
相発生器要素（１０６）のＩin入力端に接続し、トラン
ジスタＱ１０のコレクタは、偶数番号のクロック位相信
号ＰＨ２、ＰＨ４、・・・、ＰＨＮを発生する「偶数」
位相発生器要素（１０６）のＩin入力端に接続する（Ｎ
は、常に偶数である）。
電流源（１０８）からの電流が各位相発生器要素のＩin
入力端に供給され、同時にプリバイアスＶbias入力が
「高」のとき、各位相発生器要素は、そのクロック位相
信号及びＶbout出力信号を「高」に駆動する。入力電流
Ｉinが終了すると、位相発生器要素は、そのクロック位
相及びＶbout出力信号を「低」に駆動する。ＣＬＯＣＫ
信号が発振すると、トランジスタＱ９及びＱ１０を交互
にオンに切り替えるので、電流源（１０８）が偶数及び
奇数のクロック位相発生器要素のＩin入力端に交互に接
続される。トランジスタＱ９がオンのとき、奇数クロッ
ク位相発生器要素の１個のみがその出力信号を「高」に
駆動する。これは、これら要素の１個のみのプリバイア
ス入力信号が「高」のためである。同様に、トランジス
タＱ１０がオンのとき、偶数クロック位相発生器要素の
１個のみがその出力信号を「高」に駆動する。これは、
これら要素の１個のみのプリバイアス入力信号が「高」
のためである。特定のクロック位相信号ＰＨ１〜ＰＨＮ
が発生する度に、シーケンス内の次の位相発生器要素へ
のプリバイアス入力も出力される。そして、ＣＬＯＣＫ
信号が次に状態を変えると、次の位相発生器要素のクロ
ック位相信号出力が発生する。
第１０図は、第９図の位相発生器要素（１０６）の回路
図であり、ＰＨ出力信号を供給する。３エミッタ・トラ
ンジスタＱ１１は、これらエミッタの２つにＰＨ１及び
Ｖbout信号を発生し、第３エミッタを他のトランジスタ
Ｑ１２のベースに接続する。電流源（１１５）をトラン
ジスタＱ１２のベースに接続し、電流源（１１７）をト
ランジスタＱ１１のエミッタに接続する。Ｉin入力は、
トランジスタＱ１２のエミッタに現れ、トランジスタＱ
１２のコレクタは、抵抗器Ｒ９を介して正電圧源Ｖccに
接続する。位相発生器要素（１０６）のＶbias入力を、
トランジスタＱ１２のベースに供給する。トランジスタ
Ｑ１２のコレクタは、トランジスタＱ１３のベースにも
接続し、トランジスタＱ１３のコレクタは、抵抗器Ｒ１
０を介してＶccに結合する。トランジスタＱ１３のエミ
ッタを他のトランジスタＱ１４のエミッタに接続し、ト
ランジスタＱ１４のコレクタをＶccに直接接続する。ト
ランジスタＱ１４のベースを基準電圧源Ｖref に接続す
る。ＲＥＳＥＴ１信号をエミッタ結合トランジスタ対Ｑ
１５及びＱ１６のベース間に供給し、これらトランジス
タＱ１５及びＱ１６のエミッタを電流源（１１０）に接
続する。トランジスタＱ１５のコレクタをトランジスタ
Ｑ１３及びＱ１４のエミッタに接続する一方、トランジ
スタＱ１６のコレクタをトランジスタＱ１４のコレクタ
に接続する。また、トランジスタＱ１３のコレクタをト
ランジスタＱ１１のベースに接続する。
通常動作期間中、ＲＥＳＥＴ１信号は負であるので、ト
ランジスタＱ１５がオンで、トランジスタＱ１６がオフ
である。よって、電流源（１１０）からの電流は、トラ
ンジスタＱ１５を通過した後、トランジスタＱ１３又は
Ｑ１４のいずれがオンでオフかに応じて、トランジスタ
Ｑ１３又はトランジスタＱ１４を通過する。トランジス
タＱ１１のベースが「低」であるが、プリバイアス入力
信号Ｖbiasが「高」のとき、トランジスタＱ１２に電流
を供給するように、ＣＬＯＣＫ信号が第９図のトランジ
スタＱ９及びＱ１０を次に切り替えると、トランジスタ
Ｑ１２が電流を導通し始める。トランジスタＱ１２のコ
レクタ・エミッタ路を流れる電流は、トランジスタＱ１
３のベース電圧をＶref以下にし、電流源（１１０）か
らの電流をトランジスタＱ１４に切り替える。抵抗器Ｒ
１０を流れる電流が下がると、トランジスタＱ１１のベ
ース電圧を上昇させるので、ＰＨ１及びＶbout信号を
「高」に駆動する。プリバイアス入力Ｖbiasを供給する
前段の位相発生器要素内のトランジスタＱ１１が最早Ｖ
biasを「高」に引っ張らなくても、トランジスタＱ１１
の第３エミッタがＱ１２をオンに維持する。ＣＬＯＣＫ
信号の状態が変化すると、第９図のトランジスタＱ９は
オフになり、電流は最早トランジスタＱ１２に供給され
ない。トランジスタＱ１２がオフになり、抵抗器Ｒ９が
トランジスタＱ１３のベースをＶref以上に引っ張り、
トランジスタＱ１３がオンとなり、トランジスタＱ１４
がオフになる。トランジスタＱ１３がオンになるので、
トランジスタＱ１１のベース電圧が下がり、ＰＨ１を下
げる。
第９図の位相発生器要素（１０６）の総ては、第１０図
に示した要素に類似しているが、トランジスタＱ１６の
コレクタは、ＰＨ１を発生する位相発生器要素では、ト
ランジスタＱ１１のベースに接続している。他の総ての
位相発生器要素では、トランジスタＱ１６のコレクタを
Ｖccに接続する。ＲＥＳＥＴ１信号が発生すると（正に
駆動されると）、各位相発生器要素のトランジスタＱ１
５がオフし、トランジスタＱ１６がオンする。第１位相
発生器要素では、トランジスタＱ１１がＰＨ１を出力す
る。しかし、他の総ての位相発生器要素において、トラ
ンジスタＱ１６のコレクタはＶccに接続しているが、ト
ランジスタＱ１１のベースに接続していないので、トラ
ンジスタＱ１１がオフになり、ＰＨ２〜ＰＨＮが「低」
になる。ＣＬＯＣＫ信号が「高」の期間中、レベルセッ
ト１信号がほぼ出力されなくなると、第９図の電流源
（１０８）からの電流がトランジスタＱ１２をオンに維
持する。その後、ＣＬＯＣＫ信号が状態を替え続けるの
で、クロック位相信号ＰＨ１〜ＰＨＮが適切な順序で出
力する。よって、ＲＥＳＥＴ１信号の出力及び非出力
が、第９図のクロック位相発生器（１４）の動作を初期
化するので、ＰＨ１が出力される。
第１及び第９図の各位相発生器回路（１４）内のトラン
ジスタＱ９及びＱ１０のベース間のＣＬＯＣＫ信号をバ
ッファ（１１９）に入力として供給する。このバッファ
は、各集積回路（１６）のテスト・ピン（１０９）に信
号を供給する。このシステムを校正するとき、テスト・
ピンを用いる。ＣＬＯＣＫ入力の各パルスが、テスト・
ピン（１０９）にテスト信号パルスを発生する。第１図
において、対の集積回路のテスト・ピンのテスト信号
は、マッチした遅延伝送線を介して、例えば排他的オア
・ゲート（図示せず）の如きロジック・ゲートに供給さ
れ、この排他的オア・ゲートの出力信号をモニタして、
あるテスト・ピン（１０９）のテスト信号パルスが他の
テスト・ピン（１０９）のテスト信号パルスの実質的な
前又は後に立ち上がったかを判断する。次に、各遅延回
路（１８）に供給されるタイミング・データＣ０〜Ｃ４
を相互作用的に調整して、各テスト・ピン（１０９）
に、同時にパルスが確実に現れるようにしてもよい。
本発明の好適な実施例を図示し、説明したが、本発明の
要旨を逸脱する事なく種々の変更が可能である。
〔発明の効果〕
本発明によれば、遅延要素モニタは、各遅延回路が用い
る遅延要素と類似の遅延要素によりリング型発振器を構
成して、この発振器の発振信号と基準クロック信号とを
比較して、第１制御信号を発生している。よって、周囲
温度の変化や回路要素のエージングにより各遅延要素の
遅延時間が変化すると、第１制御信号も変化する。この
第１制御信号により、各遅延回路の遅延要素による単位
遅延時間を制御しているので、周囲温度の変化や回路要
素のエージングに関係なく、単位遅延時間を確実に一定
の所定値にできる。また、遅延設定手段が発生する第２
制御信号により、各遅延回路でパルス信号が通過する遅
延要素の数を決めて単位遅延時間の整数倍の総合遅延時
間を決める。したがって、回路の離れたノードに伝送さ
れる一連のパルスからなるパルス信号のスキューを確実
に補正できる。
【図面の簡単な説明】
第１図は、本発明の好適な実施例のブロック図、第２図
は、第１図の遅延回路のブロック図、第３図は、第２図
の遅延要素の回路図、第４図は、第３図の回路要素の動
作を説明するタイミング図、第５図は、第２図の微調遅
延回路の回路図、第６図は、第２図の粗調遅延回路のブ
ロック図、第７図は、第１図の遅延要素モニタのブロッ
ク図、第８図は、第１図の挿入遅延モニタのブロック
図、第９図は、第１図の位相発生器のブロック図、第１
０図は、第９図の位相発生器要素の回路図である。 図において、（１８）は遅延回路、（１９）は結合手
段、（２４）は遅延設定手段、（３０）は遅延要素モニ
タ手段、（３２）は遅延挿入モニタ手段である。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−112434（ＪＰ，Ａ) 特開 昭62−112433（ＪＰ，Ａ) 特開 昭59−70019（ＪＰ，Ａ) 特開 昭62−109116（ＪＰ，Ａ) 特開 昭55−102032（ＪＰ，Ａ) 特開 昭60−68419（ＪＰ，Ａ)

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】回路の離れたノードに伝送される一連のパ
    ルスからなるパルス信号をスキュー補正する装置におい
    て、 夫々複数の遅延要素を含み、該遅延要素の各々の遅延に
    よる単位遅延時間が第１制御信号により決まり、第２制
    御信号により上記パルス信号が通過する上記遅延要素の
    数を決めることにより上記単位遅延時間の整数倍の総合
    遅延時間を決め、この総合遅延時間だけ上記パルス信号
    を夫々遅延させる複数の遅延回路と、 該複数の遅延回路の各々からの出力信号を上記ノードの
    各々に結合する結合手段と、 上記遅延回路内の上記遅延要素に類似した遅延要素によ
    り構成したリング型発振器の発振信号と基準クロック信
    号とを比較して、上記遅延回路の各々に共通に供給する
    第１制御信号を発生し、上記遅延回路の各々の単位遅延
    時間がほぼ一定になるように上記第１制御信号を連続的
    に調整する遅延要素モニタ手段と、 上記遅延回路の各々に夫々供給する複数の第２制御信号
    を発生する遅延設定手段と を具えたスキュー補正装置。
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