JP2011003986A - クロック生成装置、クロック生成方法およびデジタル放送受信装置 - Google Patents

Abstract

【課題】延回路を用いて低ジッタの周波数可変クロック生成システムを実現する。
【解決手段】クロック生成装置１００は、ＣＫinを遅延してＣＫoutを提供する遅延回路２００，３００と、稼動主遅延段選択部と、稼動補正遅延段選択部と、遅延制御部を具備する。遅延回路は、選択的に動作する複数の主遅延段Ｄ１〜Ｄｎが縦続接続された主遅延部３００および、この主遅延部に接続され選択的に動作する複数の補正遅延段Ｃ１〜Ｃｍが縦続接続された補正遅延部（補正用ディレイ２００）を含む。稼動主遅延段選択部は、主遅延段のうち遅延動作に用いられる稼動主遅延段を選択する。稼動補正遅延段選択部は、補正遅延段のうち遅延動作に用いられる稼動補正遅延段を選択する。遅延制御部（ＭＰＵ１２０）は、稼動主遅延段を選択することでＣＫinに対するＣＫoutの遅延量を定め、稼動主遅延段の遅延値が均一化するように稼動補正遅延段を決定する。
【選択図】図１

Description

この発明は、複数の遅延セル群で構成される遅延回路を用いたクロック生成装置、クロック生成方法および、このクロック生成装置を利用したデジタル放送受信装置に関する。

ある信号周波数をデジタル処理により制御する必要が生じる場合がある。例えばＭＰＥＧ２−ＴＳを用いたデジタル放送の受信において、送信側のプログラムクロックリファレンスＰＣＲと受信側のシステムタイムクロックＳＴＣが一致していない場合、両者が一致するようにＳＴＣの周波数を調整する必要が生じる。このような周波数調整を行う一手段として、複数の遅延セル群で構成される遅延回路にクロックを入力し、遅延回路の遅延時間を適宜可変することにより、その遅延回路から出力されるクロックの周波数を増減させる技術がある（特許文献１参照）。また、このような遅延回路を利用したデジタルＰＬＬ回路も提案されている（特許文献２参照）。

特開２００８−２２７６１３号公報 特開平１１−２０５１３１号公報

特許文献１の遅延回路（リーフディレイ回路）を用いると簡易な周波数可変クロックの生成を行う事が可能であるが、遅延回路を構成する遅延セル群の遅延時間のばらつきが、生成されるクロックのジッタとなって現れる。遅延セルの粒度を細かくする事でジッタの低減は可能であるが、そうすると遅延セル群の回路構成が長大になってしまう（ＩＣチップに組み込む際にチップ面積を大きく食う）という問題がある。

特許文献２のデジタルＰＬＬ回路ではジッタ特性の改善が図られているが、遅延回路に比べて回路規模が大きくなるため、特許文献１と同様な問題が生じる。

この発明の課題の１つは、遅延回路を用いて低ジッタの周波数可変クロック生成システムを実現することである。

この発明の一実施の形態に係るクロック生成装置は、入力クロックを遅延して出力クロックを提供する遅延回路と、稼動主遅延段選択手段と、稼動補正遅延段選択手段と、遅延制御手段を具備している。ここで、遅延回路（２００＋３００）は、選択的に動作する複数の主遅延段（Ｄ１〜Ｄｎ）が縦続接続された主遅延部（リーフディレイ３００）および、前記主遅延部（リーフディレイ）に接続され、選択的に動作する複数の補正遅延段（Ｃ１〜Ｃｍ）が縦続接続された補正遅延部（補正用ディレイ２００）を含む。稼動主遅延段選択手段（ＭＰＵ＋記憶保持装置＋リーフディレイのＳＥＬ）は、前記主遅延段（Ｄ１〜Ｄｎ）のうち遅延動作に用いられる稼動主遅延段（Ｄ１〜Ｄｎのどれか）を選択する。稼動補正遅延段選択手段（ＭＰＵ＋記憶保持装置＋補正用ディレイのＳＥＬ）は、前記補正遅延段（Ｃ１〜Ｃｍ）のうち遅延動作に用いられる稼動補正遅延段（Ｃ１〜Ｃｍのどれか）を選択する。そして、遅延制御手段（図１または図４のＭＰＵ＋図３のＳＴ０１〜ＳＴ１７）は、前記稼動主遅延段（Ｄ１〜Ｄｎのどれか）を選択することで前記入力クロック（ＣＫin）に対する前記出力クロック（ＣＫout）の遅延量を定め、前記稼動主遅延段の遅延値が均一化する（例えば１遅延段当たり５５ｐｓで均一化する）ように、前記稼動補正遅延段（Ｃ１〜Ｃｍのどれか）を決定する。

この発明によれば、遅延回路を用いて低ジッタの周波数可変クロック生成システムを実現することができる。

この発明の一実施の形態に係る周波数可変クロック生成装置の構成を説明する図。 周波数可変クロック生成装置の動作の一例を説明する波形図。 この発明の一実施の形態に係る周波数可変クロック生成装置におけるキャリブレーション処理の一例を説明するフローチャート図。 この発明の他の実施の形態に係る周波数可変クロック生成装置の構成を説明する図。 図１または図４の周波数可変クロック生成装置が内蔵するセレクタ回路の具体例を説明する図。 クロック生成装置を用いたデジタル放送受信装置の一例を説明するブロック図。

以下、図面を参照してこの発明の種々な実施の形態を説明する。図１は、この発明の一実施の形態に係る周波数可変クロック生成装置１００の構成を説明する図である。この装置１００は、ファームウエアＲＯＭおよびワークＲＡＭを含む制御用マイクロコンピュータ（ＭＰＵ）１２０、記憶保持装置１３０、補正用ディレイ群２００、リーフディレイ３００などで構成されている。ここで、ＭＰＵ１２０からのリードライトアクセスにより、記憶保持装置１３０にセレクタＳＥＬの選択情報が書き込まれ、あるいは記憶保持装置１３０からセレクタＳＥＬの選択情報が読み出されるようになっている。

補正用ディレイ群２００は、ｍ個の補正用遅延セル群（Ｃ１〜Ｃｍ）と、記憶保持装置１３０から読み出された選択信号２０３〜２０８により遅延セルＣ１〜Ｃｍのうちのいずれかを選択するセレクタ２０９〜２１３を具備している。セレクタ２０９〜２１３の選択状態に応じて、入力クロックＣＫinは遅延セルＣ１〜Ｃｍのうちの０個以上により遅延され、処理途中の中間クロックＣＫin＊となる。

リーフディレイ３００は、ｎ個の遅延セル群（Ｄ１〜Ｄｎ）と、記憶保持装置１３０から読み出された選択信号３０１により遅延セルＤ２〜Ｄｎのうちのいずれかを選択するセレクタ３０４〜３０７を具備している。セレクタ３０４〜３０７の選択状態に応じて、補正用ディレイ群２００からの中間クロックＣＫin＊は遅延セルＤ１〜Ｄｎのうちの１つ以上により遅延され、出力クロックＣＫoutとなる（選択信号３０１により遅延セルＤ２〜Ｄｎは適宜稼動状態となるが、終段のＤ１は常時稼動状態となる）。

リーフディレイ３００の内部では、中間クロックＣＫin＊に対応する入力クロック３０２がセレクタ３０４〜３０７の選択状態に応じた段数の遅延セルを通過し、最終段の遅延セルＤ１からの出力が出力クロックＣＫoutとなる。すなわち、入力クロック３０２はセレクタ３０４〜３０７に入力される。セレクタ３０４〜３０７は、選択信号３０１の値により、入力クロック３０２に何段の遅延セルを通して出力クロック３０３とするかを制御する。

例えば、選択信号３０１が１段の遅延セルを通すことを示す場合は、入力クロック３０２はセレクタ３０７を介して遅延セルＤ１のみを通過し、出力クロック３０３となる。選択信号３０１が２段の遅延セルを通すことを示す場合は遅延セルＤ１〜Ｄ２を、ｎ段の遅延セルを通すことを示す場合は遅延セルＤ１〜Ｄｎを通るように、セレクタ３０４〜３０７の信号選択状態が制御される。

リーフディレイ３００では、遅延セル群を構成する遅延セルＤ１〜Ｄｎ全体の遅延値の和が入力クロック３０２の１周期分以上の時間をカバーすることが望ましい。この場合、セレクタ３０４〜３０７で選択する遅延セルの段数を徐々に多くし、出力クロック３０３の入力クロック３０２に対する遅延量が入力クロック３０２の周波数１周期分に接近した時点で遅延セルの段数を少ない値に戻すという制御（ＭＰＵ１２０による、記憶保持装置１３０からの選択信号３０１の読み出し制御）を行う。そうすることで、入力クロック３０２に対して周波数の遅い出力クロック３０３を生成でき、段数の切り替えの速さを調整することで出力クロック３０３の周波数を調整することができる。

補正用ディレイ群２００の内部では、クロックＣＫinに対応する入力クロック２０１がセレクタ２０９〜２１３の選択状態に応じた段数の遅延セルを通過し、最終段のセレクタ２１３で選択されたクロックが出力クロックＣＫoutとなる。すなわち、入力クロック２０１はセレクタ２０９〜２１３に入力される。セレクタ２０９〜２１３は、選択信号２０３〜２０８の値により、入力クロック２０１に何段の遅延セルを通して出力クロック２０２（または中間クロックＣＫin＊）とするかを制御する。

例えば、選択信号２０３〜２０８が補正用遅延セルを通さないことを示す場合は、入力クロック２０１はセレクタ２１３を通過し、そのまま出力クロック２０２となる。選択信号２０３〜２０８がｍ段の遅延セルを通すことを示す場合は、補正用遅延セルＣ１〜Ｃｍを通るように、セレクタ２０９〜２１３の信号選択状態が制御される。

すなわち、補正用ディレイ群２００において、入力クロック２０１はセレクタ２０９〜２１３及び遅延セルＣｍに入力される。セレクタ２０９は、入力クロック２０１と選択信号２０３と選択信号２０４と遅延セルＣｍの出力とを入力信号として持ち、選択信号２０３の値と選択信号２０４の値の組み合わせにより、入力クロック２０１を出力するか遅延セルＣｍからの入力を出力するかが決定される。

同様に、セレクタ２１０は入力クロック２０１と選択信号２０３と選択信号２０５と遅延セルＣｍ−１の出力とを入力信号として持ち、選択信号２０３の値と選択信号２０５の値の組み合わせにより入力クロック２０１を出力するか遅延セルＣｍ−１からの入力を出力するかが決定される。セレクタ２１１は入力クロック２０１と選択信号２０３と選択信号２０６と遅延セルＣｍ−２の出力とを入力信号として持ち、選択信号２０３の値と選択信号２０６の値の組み合わせにより入力クロック２０１を出力するか遅延セルＣｍ−２からの入力を出力するかが決定される。セレクタ２１２は入力クロック２０１と選択信号２０３と選択信号２０７と遅延セルＣｍ−３の出力とを入力信号として持ち、選択信号２０３の値と選択信号２０７の値の組み合わせにより入力クロック２０１を出力するか遅延セルＣｍ−３からの入力を出力するかが決定される。

また、セレクタ２１３は、入力クロック２０１と選択信号２０３と選択信号２０８とセレクタ２０９〜２１３のうちセレクタ２１３を除く全てのセレクタの出力と遅延セルＣ１の出力とを入力信号として持ち、選択信号２０３の値と選択信号２０８の値の組み合わせにより、入力クロック２０１を出力するかセレクタ２１３以外のセレクタからの入力を出力するか遅延セルＣ１からの入力を出力するかが決定される。

セレクタ２０９〜２１３の設定により、０段乃至ｎ段の連続する遅延セルＣ１〜Ｃｍを様々な箇所から選択できる。例えば２段の遅延セルを選択したい場合、遅延セルＣｍ〜Ｃｍ−１という選択も可能であるし、遅延セルＣｍ−５〜Ｃｍ−４という選択も可能である。これにより、遅延セルＣ１〜Ｃｍそれぞれの遅延時間を変えておけば、同一段数の遅延セルで遅延値を異なるものにすることが可能となる。例えば、遅延セルＣ１の遅延時間が１ｐｓであり、Ｃ２が１．１ｐｓであり、Ｃ３が１．２ｐｓであれば、Ｃ１〜Ｃ２を選択することで２．１ｐｓの遅延値を得ることができ、Ｃ２〜Ｃ３を選択することで２．３ｐｓの遅延値を得ることができる。

なお、補正用ディレイ群２００の遅延セル群を構成する遅延セルＣ１〜Ｃｍ各々の遅延値（例えば１ｐｓ）は、リーフディレイ３００の遅延セル群を構成する遅延セルＤ１〜Ｄｎ各々の遅延値（例えば５０ｐｓ）よりも大幅に小さい（１／１０以下）ことが、ジッタ低減あるいは遅延リニアリティ向上のためには、望ましい。また、補正用遅延セル群を構成する遅延セルＣ１〜Ｃｍは、それらの遅延値の和がリーフディレイ３００の遅延セル群を構成する遅延セルＤ１〜Ｄｎの遅延セルの中の最大の遅延値より大きいことが望ましい。

記憶保持装置１００は、補正用ディレイ群２００及びリーフディレイ３００の構成要素であるセレクタ２０９〜２１３及びセレクタ３０４〜３０７の選択状態を制御する値を保持する。また、記憶保持装置１００に保持された値の読み書きは、ＭＰＵ１２０からのリードライトアクセスにより制御される。前述の様に、セレクタ３０４〜３０７への選択信号３０１の制御値を徐々に変化させることで、出力クロック３０４の周波数を制御することが可能である。選択信号３０１の制御値の変更はＭＰＵ１２０が行う。この時、リーフディレイ３００の遅延セル群を構成する遅延セルＤ１〜Ｄｎ各々の遅延値のばらつきが大きいと出力クロック３０３のジッタが大きくなるが、リーフディレイ３００の遅延セル群各々の遅延値が均一になる様に補正用ディレイ群を制御することで、ジッタを低減できる。

セレクタ２０９〜２１３の制御はセレクタ３０４〜３０７を制御する選択信号３０１の値に連動している。つまり、リーフディレイ３００で使用される遅延セルの段数毎にセレクタ２０９〜２１３をどの様に設定するかが決まっている。すなわち、リーフディレイ３００で使用される遅延セルの段数毎に補正用ディレイ群２００での遅延量が決まっている。

また、補正用ディレイ群２００の遅延セル群を構成する個々の遅延セルの遅延値はリーフディレイ３００の遅延セル群を構成する遅延セルの遅延値よりも小さいものであるので、適切な設定によりリーフディレイ３００の段数が１段増える毎の遅延値の増分を均一に近づけることが可能となる。この補正用ディレイ群２００のセレクタ２０９〜２１３を制御する制御信号２０３〜２０８値も、ＭＰＵ１２０によるリードライトアクセスで、記憶保持装置１３０に対して読み書きができる。セレクタ２０９〜２１３の適切な設定は、周波数可変クロック生成装置１００の使用前にキャリブレーションを行うことで可能である（このキャリブレーションについては図３を参照して後述する）。

なお、図１の構成において、補正用ディレイ群２００の遅延セルＣ１〜Ｃｍの個数をｍで表し、リーフディレイ３００の遅延セルＤ１〜Ｄｎの個数をｎで表わしているが、これは補正用の遅延セル数ｍとリーフディレイ（主遅延用）の遅延セル数ｎが同じとは限らないからである。補正の粒度をどの程度細かくするかにもよるが、リーフディレイ３００では５００〜６００段の遅延セルが用いられても、多くの場合、補正用ディレイ群２００ではそれより少ない段数の遅延セルで間に合う。

図２は、周波数可変クロック生成装置１００の動作の一例を説明する波形図（クロック周波数の制御に関するタイミングチャート）である。この例は極端な例であるが、入力クロック、ディレイ２段、ディレイｘ段、ディレイｎ−２段の順番で、出力クロックが毎クロック変わった時のタイミングを示しており、入力クロック５周期の期間の出力クロックが４周期となっている。

ここで、図１の構成では、補正用遅延セルＣ１〜Ｃｍ全体の遅延値の和が、リーフディレイ３００を構成する遅延セルＤ１〜Ｄｎ（またはＤ２〜Ｄｎ）における遅延時間のばらつき範囲をカバーするようになっている。例えば、リーフディレイ３００を構成する各遅延セルの遅延時間が５０ｐｓ±５ｐｓにばらつくとする。その場合、例えば１段当たり１ｐｓ±０．１ｐｓ程度の補正用遅延セルを１０個用意すれば±５ｐｓのばらつきを補正できる。具体的には、最小側にばらついた４５ｐｓの遅延セルに対しては１０個の補正用遅延セルで４５ｐｓ＋１０ｐｓ＝５５ｐｓの遅延時間に補正する（補正用遅延セルのばらつき量の絶対値はリーフディレイの遅延セルと比べて小さいので、とりあえず無視）。５０ｐｓの遅延セルに対しては５個の補正用遅延セルで５０ｐｓ＋５ｐｓ＝５５ｐｓに補正する。５５ｐｓの遅延セルに対しては補正しない。

以上の処理により、補正なしでは遅延時間のばらつき（時間軸方向のジッタの原因）が±５ｐｓあっても、補正すれば、ばらつきは精々±１ｐｓとなる（補正用遅延セルが全て＋か−の側に０．１ｐｓばらついたとしても１０個の補正遅延セルでばらつきは最大限±１ｐｓ：実際には＋側のばらつきと−側のばらつきが適当に相殺されて、１０個の補正用遅延セル全体でのばらつきは±０．２ｐｓ〜±０．５ｐｓ程度に収まることが期待できる）。

上記のような補正をしないと遅延時間を変更する度に（図２の例示では稼動するディレイ段が切り替わる度に）遅延時間にばらつきのある遅延セルが切り替え選択されて常に±５ｐｓ以内のジッタが発生する恐れがある。しかし、上記の補正をすれば、遅延時間を変更する度に切り替え選択される遅延セルの遅延時間ばらつきが精々±１ｐｓなので、時間軸ジッタは１／５以下に低減される。

図３は、この発明の一実施の形態に係る周波数可変クロック生成装置におけるキャリブレーション処理の一例を説明するフローチャートである。ここで、ＳＴ０１〜ＳＴ０５はリーフディレイ３００内の個々の遅延セルの遅延情報を取得するための処理である。この処理では、リーフディレイ３００の遅延セル群を構成する遅延セルＤ１〜Ｄｎの一つひとつに対して（ＳＴ０１、ＳＴ０２）遅延値を測定し（ＳＴ０３）、個々の遅延セルの実測遅延値を記憶保持装置１００に保存する（ＳＴ０４）。この遅延値記憶保存は、リーフディレイ３００を構成する最初の遅延セルＤ１から最後の遅延セルＤｎまで行う（ＳＴ０２〜ＳＴ０５ノーのループ）。最後の遅延セルＤｎまで遅延値の記憶保存が済んだら（ＳＴ０５イエス）、実測されたリーフディレイ３００の遅延セルＤ１〜Ｄｎの遅延値の中から最大のものを選択し（ＳＴ０６）、どの程度補正を行えば良いかの基準値として使用する。なお、図１の構成において常時使用される遅延セルＤ１については、実際の遅延時間の公称値からのずれがジッタの原因とはならないので、Ｄ１の遅延値測定を省略しその公称値を用いる方法もある。

ＳＴ０７〜ＳＴ１１は補正用ディレイ群２００内の個々の遅延セルの遅延情報を取得するための処理である。この処理では、補正用ディレイ群２００の遅延セル群を構成する遅延セルＣ１〜Ｃｍの一つひとつに対して（ＳＴ０７、ＳＴ０８）、遅延値を測定し（ＳＴ０９）、個々の遅延セルの実測遅延値を記憶保持装置１００に保存する（ＳＴ１０）。この遅延値記憶保存は、補正用ディレイ群２００を構成する最初の遅延セルＣ１から最後の遅延セルＣｍまで行う（ＳＴ０８〜ＳＴ１１ノーのループ）。

ＳＴ１２〜ＳＴ１７はリーフディレイ３００内の個々の遅延セルに対してどの程度補正を行うかを決定するための処理である。この処理では、リーフディレイ３００の遅延セル群を構成する遅延セルＤ１〜Ｄｎの一つひとつに対して（ＳＴ１２、ＳＴ１３）、補正用遅延値を算出し（ＳＴ１４）、使用する補正用ディレイ（稼動する補正用遅延セル）を選択し（ＳＴ１５）、その選択を行うための設定を記憶保持装置に保存する（ＳＴ１６）。この設定保存は、補正用ディレイ群２００の遅延セルＣ１から遅延セルＣｍまで行う（ＳＴ１３〜ＳＴ１７ノーのループ）。

以上の処理で求めた実測値（ＳＴ０６、ＳＴ１０、ＳＴ１６）を用いて、具体的には次のような処理を行うことができる。いま、遅延セルＤ１〜Ｄｎの遅延値の設計上の公称値が５０ｐｓでありそのばらつきが±５ｐｓあるとする。この場合、遅延セルＤ１〜Ｄｎの遅延値の最大値は５５ｐｓと判定される（ＳＴ０６）。また、補正用遅延セルＣ１〜Ｃｍの遅延値が１ｐｓ±０．１ｐｓであったとする（分かりやすくするため補正用遅延セルのばらつき±０．１ｐｓはとりあえず無視）。

実際の遅延動作において、実使用するリーフディレイ３００の遅延セル（Ｄ１〜Ｄｎのうちの１つ）の実測遅延値がばらつきにより５３ｐｓとなっていたとすれば、遅延量が２ｐｓ（Ｄ１〜Ｄｎの遅延最大値５５ｐｓからの差分相当：ＳＴ１４）となるような２つの補正用遅延セルが選択され（ＳＴ１５）、トータルでの遅延時間が５３ｐｓ＋２ｐｓ＝５５ｐｓとなるように補正を行う。また、実使用するリーフディレイ３００の遅延セル（Ｄ１〜Ｄｎのうちの１つ）の実測遅延値がばらつきにより４８ｐｓとなっていたとすれば、遅延量が７ｐｓとなるような７つの補正用遅延セルが選択され、トータルでの遅延時間が４８ｐｓ＋７ｐｓ＝５５ｐｓとなるように補正を行う。実使用するリーフディレイ３００の遅延セル（Ｄ１〜Ｄｎのうちの１つ）の実測遅延値が公称値の５０ｐｓであったならば、遅延量が５ｐｓとなるような５つの補正用遅延セルが選択され、トータルでの遅延時間が５０ｐｓ＋５ｐｓ＝５５ｐｓとなるように補正を行う。実使用するリーフディレイ３００の遅延セル（Ｄ１〜Ｄｎのうちの１つ）の実測遅延値が５５ｐｓであったとすれば、補正用遅延セルは用いず、トータルでの遅延時間を５５ｐｓのままとする。このようにすると、遅延セルＤ１〜Ｄｎはどれをとっても１個当たりの遅延値が５５ｐｓとなり、遅延段数増に対するトータル遅延時間の増加が直線的となる。

以上の処理により、補正用ディレイ回路（リーフディレイ３００で使用する遅延セル個々に対して、稼動する遅延セルが異なる補正用ディレイ群２００）を付加することでリニアリティの高いリーフディレイを構成でき、粒度の細かい長大なリーフディレイを使用せずとも低ジッタの周波数可変クロック生成システムを実現できる。

図４は、この発明の他の実施の形態に係る周波数可変クロック生成装置１００の構成を説明する図である。この装置は、基本構成は図１の装置１００と同様であるが、補正用ディレイ群２００ａの内部のセレクタ５０９〜５１３の回路構成が図１の場合と異なっている。

図４において、リーフディレイ３００ａは、選択信号６０１と入力クロック６０２と出力クロック６０３とセレクタ６０４〜６０７とｎ個の遅延セル群Ｄ１〜Ｄｎで構成されている（図１のリーフディレイ３００と同様）。入力クロック６０２はセレクタ６０４〜６０７に入力される。セレクタ６０４〜６０７は選択信号６０１の値により入力クロック６０２に何段の遅延セルを通して出力クロック６０３として出力するかを制御する。例えば、選択信号６０１が１段の遅延セルを通すことを示す場合は遅延セルＤ１のみを、２段の遅延セルを通すことを示す場合は遅延セルＤ１〜Ｄ２を、ｎ段の遅延セルを通すことを示す場合は遅延セルＤ１〜Ｄｎを通るように、セレクタ６０４〜６０７が制御される。

リーフディレイ３００ａの遅延セル群を構成する遅延セルＤ１〜Ｄｎは、遅延セルＤ１〜Ｄｎの遅延値の和が入力クロック６０２の１周期分以上の時間を有することが望ましく、セレクタ６０４〜６０７で選択する遅延セルの段数を徐々に多くし、出力クロック６０３の入力クロック６０２に対する遅延が入力クロック６０２の周波数１周期分に近くなった時点で遅延セルの段数を少ない値に戻すという制御を行う。これにより、入力クロック６０２に対して周波数の遅い出力クロック６０３を生成でき、段数の切り替えの速さを調整することで出力クロック６０３の周波数を調整することができる。

補正用ディレイ群２００ａは、入力クロック５０１（ＣＫin）を遅延して出力クロック５０２（ＣＫin＊）を提供するもので、選択信号５０３（リーフディレイ３００ａ内の選択信号６０１と同じ信号）と選択信号５０４〜５０８とセレクタ５０９〜５１３と遅延セル群Ｃ１〜Ｃｍを具備している。補正用ディレイ群２００ａを構成する遅延セルＣ１〜Ｃｍ各々の遅延値は、リーフディレイ３００ａを構成する個々の遅延セルの遅延値よりも大幅に小さいことが望ましい。

補正用ディレイ群２００ａの入力クロック５０１はセレクタ５０９〜５１３及び遅延セルＣｍに入力される。セレクタ５０９は、入力クロック５０１と選択信号５０３と選択信号５０４と遅延セルＣｍの出力を入力信号として持ち、選択信号５０３の値と選択信号５０４の値の組み合わせにより、入力クロック５０１を出力するか遅延セルＣｍからの入力を出力するかを決定する。同様に、セレクタ５１０は入力クロック５０１と選択信号５０３と選択信号５０５とセレクタ５０９の出力と遅延セルＣｍ−１の出力を入力信号として持ち、選択信号５０３の値と選択信号５０５の値の組み合わせにより入力クロック５０１を出力するかセレクタ５０９からの入力を出力するか遅延セルＣｍ−１からの入力を出力するかを決定する。

セレクタ５１１は入力クロック５０１と選択信号５０３と選択信号５０６とセレクタ５０９の出力とセレクタ５１０の出力と遅延セルＣｍ−２の出力を入力信号として持ち、選択信号５０３の値と選択信号５０６の値の組み合わせにより入力クロック５０１を出力するかセレクタ５０９からの入力を出力するかセレクタ５１０からの入力を出力するか遅延セルＣｍ−２からの入力を出力するかを決定する。セレクタ５１２は入力クロック５０１と選択信号５０３と選択信号５０７とセレクタ５０９〜５１１の出力と遅延セルＣｍ−３の出力を入力信号として持ち、選択信号５０３の値と選択信号５０７の値の組み合わせにより入力クロック５０１を出力するかセレクタ５０９からの入力を出力するかセレクタ５１１からの入力を出力するかセレクタ５１１からの入力を出力するか遅延セルＣｍ−３からの入力を出力するかを決定する。

セレクタ５１３は、入力クロック５０１と選択信号５０３と選択信号５０８とセレクタ５０９〜５１３のうちセレクタ５１３を除く全てのセレクタの出力と遅延セルＣ１の出力を入力信号として持ち、選択信号５０３の値と選択信号５０８の値の組み合わせにより、入力クロック５０１を出力するかセレクタ５１３以外のセレクタからの入力を出力するか遅延セルＣ１からの入力を出力するかを決定する。

補正用ディレイ群２００ａを構成する遅延セルＣ１〜Ｃｍは、遅延セルＣ１〜Ｃｍの遅延値の和がリーフディレイ３００ａを構成する遅延セルＤ１〜Ｄｎの遅延セル中の最大の遅延値より大きいことが望ましい。

セレクタ５０９〜５１３の設定により、任意の遅延セルを０個からｍ個の範囲で選択できる。例えば３段の遅延セルを選択したい場合、遅延セルＣ３〜Ｃ１という選択も可能であるし、遅延セルＣｍ〜Ｃｍ−２あるいは遅延セルＣｍ−２〜Ｃｍ−４という選択も可能である。

また、連続した３つの遅延セルに限らず、任意の３つを選択し、例えばＣ１、Ｃｍ−５、及びＣｍ、という様なバラバラな遅延セルを選択することも可能である。これにより、木目細かな補正用遅延値の調整が可能となる。

記憶保持装置１３０ａは補正用ディレイ群２００ａ及びリーフディレイ３００ａの構成要素であるセレクタ５０９〜５１３及びセレクタ６０４〜６０７を制御する値を保持する。また、記憶保持装置４００はＭＰＵ１２０ａからのリードライトアクセスにより読み書きが可能となっている。この構成において、前述したように、セレクタ６０４〜６０７の制御値を徐々に変化させることで出力クロック６０３の周波数を制御することが可能である。セレクタ６０４〜６０７の制御値の変更はＭＰＵ１２０ａが行う。この時、リーフディレイ３００ａを構成する遅延セルＤ１〜Ｄｎ各々の遅延値のばらつきが大きいと出力クロック６０３のジッタが大きくなる。しかし、リーフディレイ３００ａの遅延セル群各々の遅延値が均一となる様に補正用ディレイ群２００ａを制御することで、装置１００の全体でみた場合に、入力クロックＣＫinに対する出力クロックＣＫoutのジッタを低減できる。

セレクタ５０９〜５１３の制御は、セレクタ６０４〜６０７を制御する値に連動している。つまり、リーフディレイ３００ａで使用される遅延セルの段数毎にセレクタ５０９〜５１３をどの様に設定するかが決まっている。すなわち、リーフディレイ３００ａで使用される遅延セルの段数毎に補正用ディレイ群２００ａでの遅延量が決まっている。また、補正用ディレイ群２００ａの遅延セル群を構成する一つひとつの遅延セルの遅延値はリーフディレイ３００ａの遅延セル群を構成する遅延セルの遅延値よりも小さいものであるので、適切な設定によりリーフディレイ３００ａの段数が１段増える毎の遅延値の増分を均一に近づけることが可能となる（つまり遅延段数とディレイ時間との間のリニアリティがより良くなる）。この補正用ディレイ群２００ａのセレクタ５０９〜５１３を制御する値もＭＰＵ１２０ａによるリードライトアクセスで読み書きができる。セレクタ５０９〜５１３の適切な設定は使用前にキャリブレーション（図３）を行うことで可能である。

図５は、図１または図４の周波数可変クロック生成装置１００に内蔵されるセレクタ回路（ＳＥＬ）の具体例を説明する図である。ＳＥＬが２入力セレクタ（ａ）の場合は１ビットの選択信号Selで入力In[0]かIn[1]が選択されて出力される。ＳＥＬが４入力セレクタ（ｂ）の場合は２ビットの選択信号Sel[0]とSel[1]の組合せで入力In[0]〜In[3]のいずれか１つが選択されて出力される。ＳＥＬが８入力セレクタ（ｃ）の場合は３ビットの選択信号Sel[0]〜Sel[2]の組合せで入力In[0]〜In[7]のいずれか１つが選択されて出力される。具体的な回路構成は省略するが、ＳＥＬが１６入力セレクタ（ｄ）の場合は、同様に、４ビットの選択信号Sel[0]〜Sel[3]の組合せで入力In[0]〜In[15]のいずれか１つが選択されて出力される。それ以上の数の入力を扱うセレクタも、より多ビットの選択信号を用いることにより、同様に構成できる。

図６は、クロック生成装置を用いたデジタル放送受信装置の一例を説明するブロック図である。デジタル放送を行う放送局１０では、基準クロック１１に基づきプログラムクロックリファレンス（ＰＣＲ）１２を生成する。生成されたＰＣＲは、ＭＰＥＧ−２エンコーダ１４により、放送番組１３をコンテンツとするＭＰＥＧ−２トランスポートストリーム（ＭＰＥＧ２−ＴＳ）に組み込まれる。このＭＰＥＧ２−ＴＳは送信部１５から送信アンテナへ送られ、放送電波となる。

放送電波は、受信装置（デジタルＴＶあるいはデジタルレコーダなど）２０の受信部（デジタルチューナ）２１で受信される。受信された放送電波のＭＰＥＧ２−ＴＳはデコード部２２でデコードされる。デコードされたＭＰＥＧ２−ＴＳのうち、コンテンツ部分は音声／映像バッファ２３に送られ、音声／映像デコーダ２４でデコードされる。デコードされた音声および映像情報は音声／映像出力部（ＨＤＭＩインターフェースなど）２５を介して外部出力される。そのうち映像部分は自身あるいは外部の表示部４０で表示される。

一方、デコードされたＭＰＥＧ２−ＴＳのうち、ＰＣＲ部分はＰＣＲ抽出部２６で抽出される。抽出されたＰＣＲは、比較部２７においてシステムタイムクロック（ＳＴＣ）と比較される。その比較結果に基づいて、ＳＴＣ制御部２９はＳＴＣに対応した周波数（２７ＭＨｚ）のクロックＣＫinを生成する。生成されたＣＫinはクロック生成回路１００＊に入力される。このクロック生成回路１００＊は、図１または図４のクロック生成装置１００と同様に構成される。クロック生成回路１００＊は、入力クロックＣＫinに所定の遅延を与えて細かな周波数変換を行い、出力クロックＣＫoutを生成する。生成されたＣＫoutはＳＴＣカウンタ２８によりカウントされてＳＴＣとなり、このＳＴＣが比較部２７でＰＣＲと比較されることになる。また、生成されたＣＫoutはシステム制御部３０にも与えられる。システム制御部３０は、与えられたＣＫoutに同期したタイミングで、音声／映像バッファ２３、音声／映像デコーダ２４、音声／映像出力部２５などの動作を制御するように構成されている。

図６の構成において、クロック出力ＣＫoutを生成するクロック生成回路１００＊を図１または図４の回路１００と同様に構成することにより、クロックジッタが低減され、少ないジッタでシステム動作を実現できる。

＜実施の形態の効果＞
比較的粒度の荒いリーフディレイ３００を構成する遅延セルＤ１〜Ｄｎ個々の遅延時間のばらつきが相対的に粒度の細かい補正用ディレイ２００で個別に補正される。補正用ディレイの回路規模はリーフディレイの回路規模よりも小さくできる。そのため、ＩＣ化する際に比較的小さなチップ面積で済ませても、以下の効果が得られる。

１．簡易なリーフディレイを使用しつつ低ジッタの周波数可変クロックの生成を生成できる。
２．遅延段数と遅延時間との関係の直線性が良い（リニアリティが高い）リーフディレイを構成でき、長大なリーフディレイを使用せずとも低ジッタの周波数可変クロック生成システムを実現できる。

＜実施の形態と発明との対応例＞
この発明の一実施の形態に係るクロック生成方法は、選択的に動作する複数の主遅延段が縦続接続された主遅延部および、前記主遅延部に接続され、選択的に動作する複数の補正遅延段が縦続接続された補正遅延部を含み、入力クロック（ＣＫin）を遅延して出力クロック（ＣＫout）を提供する遅延回路（２００＋３００）で用いられる。

このクロック生成方法において、前記主遅延段のうち遅延動作に用いられる稼動主遅延段（Ｄ１〜Ｄｎのどれか）を選択することで前記入力クロックに対する前記出力クロックの遅延量を定め、前記稼動主遅延段の遅延値が均一化する（例えば１遅延段当たり５５ｐｓで均一化する）ように、前記補正遅延段のうち遅延動作に用いられる稼動補正遅延段（Ｃ１〜Ｃｍのどれか）を決定する（ＳＴ０１〜ＳＴ１７）。

この決定を行うにあたり、前記主遅延段（Ｄ１〜Ｄｎ）各々の遅延値（例えば５０±５ｐｓ）を測定し（ＳＴ０３）、前記補正遅延段（Ｃ１〜Ｃｍ）各々の遅延値（例えば１ｐｓ±０．１ｐｓ）を測定する（ＳＴ０９）。そして、前記主遅延段（Ｄ１〜Ｄｎ）の遅延値のうち最大のもの（例えば５５ｐｓ）と前記稼動主遅延段（Ｄ１〜Ｄｎのうちのｎ段目）の遅延値（例えば５３ｐｓ）との差分（例えば２ｐｓ）を求め（ＳＴ１４）、前記稼動主遅延段（Ｄ１〜Ｄｎのどれか）における遅延値が均一化する（例えば５５ｐｓで均一化する）ように、前記稼動補正遅延段（Ｃ１〜Ｃｍのどれか）を、求めた差分（例えば２ｐｓ）に基づき選択する（ＳＴ１５：例えばＣ１とＣ２を選択して補正遅延段で２ｐｓ遅延する）。

なお、この発明は前述した実施の形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。例えば、図１の実施の形態ではクロック入力側に補正用ディレイ２００が配置されその後にリーフディレイ３００が配置されているが、リーフディレイ３００をクロック入力側に配置しその後に補正用ディレイ２００を配置してもよい。

また、各実施形態は可能な限り適宜組み合わせて実施してもよく、その場合組み合わせた効果が得られる。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適当な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。

１００…周波数可変クロック生成装置、１００＊…クロック生成回路、１２０…制御部（ＭＰＵ：遅延制御手段）、１３０…記憶保持装置、２００…補正遅延部（補正用ディレイ群）、２０９〜２１３…補正遅延部のセレクタ、３００…主遅延部（リーフディレイ）、３０４〜３０７…主遅延部のセレクタ、Ｄ１〜Ｄｎ…主遅延段（主遅延セル）、Ｃ１〜Ｃｍ…補正遅延段（補正用遅延セル）、ＣＫin…入力クロック、ＣＫout…出力クロック、２００＋３００…遅延回路、１２０＋１３０＋２０９〜２１３…稼動補正遅延段選択手段、１２０＋１３０＋３０４〜３０７…稼動主遅延段選択手段。

Claims (7)

1. 選択的に動作する複数の主遅延段が縦続接続された主遅延部および、前記主遅延部に接続され選択的に動作する複数の補正遅延段が縦続接続された補正遅延部を含み、入力クロックを遅延して出力クロックを提供する遅延回路と、
   前記主遅延段のうち遅延動作に用いられる稼動主遅延段を選択する稼動主遅延段選択手段と、
   前記補正遅延段のうち遅延動作に用いられる稼動補正遅延段を選択する稼動補正遅延段選択手段と、
   前記稼動主遅延段を選択することで前記入力クロックに対する前記出力クロックの遅延量を定め、前記稼動主遅延段の遅延値が均一化するように前記稼動補正遅延段を決定する遅延制御手段）を具備したクロック生成装置。
2. 前記遅延制御手段が、
   前記主遅延段各々の遅延値を測定する手段と、
   前記補正遅延段各々の遅延値を測定する手段と、
   前記主遅延段の遅延値のうち最大のものと前記稼動主遅延段の遅延値との差分を求める手段と、
   前記稼動主遅延段における遅延値が均一化するように、前記稼動補正遅延段を求めた差分に基づき選択する手段を含む請求項１に記載のクロック生成装置。
3. 前記遅延回路は前記主遅延部に直列接続された前記補正遅延部を含み、
   前記補正遅延部が、前記主遅延段における遅延値のばらつきの範囲をカバーする最大遅延時間を持つとともに前記ばらつき範囲より細かい複数の遅延時間を持つように構成された請求項１に記載のクロック生成装置。
4. 前記稼動主遅延段が前記稼動主遅延段選択手段段により選択されたあと、前記稼動補正遅延段が前稼動補正遅延段選択手段により選択され、この選択された稼動補正遅延段により、遅延ばらつきを伴う前記稼動主遅延段の遅延値が、前記主遅延段の遅延値のうち最大のもので均一化するように、前記遅延制御手段が構成される請求項１に記載のクロック生成装置。
5. ＭＰＥＧトランスポートストリームを含むデジタル放送を受信する受信部と、受信した前記ＭＰＥＧトランスポートストリームからプログラムクロックリファレンスを抽出するプログラムクロックリファレンス抽出部と、前記受信したＭＰＥＧトランスポートストリームに含まれる音声映像情報をシステムタイムクロックに基づきデコードするデコーダと、前記システムタイムクロックと前記プログラムクロックリファレンスのずれを検出し、検出されたずれを低減する低減手段を備えたデジタル放送受信装置において、
   前記低減手段が、前記システムタイムクロックに対応したクロック入力を遅延してクロック出力を生成するクロック生成回路と、前記クロック出力をカウントして前記システムタイムクロックを生成するシステムタイムクロックカウンタを備え、
   前記クロック生成回路が、
   選択的に動作する複数の主遅延段が縦続接続された主遅延部および、前記主遅延部に接続され選択的に動作する複数の補正遅延段が縦続接続された補正遅延部を含み、入力クロックを遅延して出力クロックを提供する遅延回路と、
   前記主遅延段のうち遅延動作に用いられる稼動主遅延段を選択する稼動主遅延段選択手段と、
   前記補正遅延段のうち遅延動作に用いられる稼動補正遅延段を選択する稼動補正遅延段選択手段と、
   前記稼動主遅延段を選択することで前記入力クロックに対する前記出力クロックの遅延量を定め、前記稼動主遅延段の遅延値が均一化するように前記稼動補正遅延段を決定する遅延制御手段を具備したデジタル放送受信装置。
6. 選択的に動作する複数の主遅延段が縦続接続された主遅延部および、前記主遅延部に接続され選択的に動作する複数の補正遅延段が縦続接続された補正遅延部を含み、入力クロックを遅延して出力クロックを提供する遅延回路で用いられるクロック生成方法において、
   前記主遅延段のうち遅延動作に用いられる稼動主遅延段を選択することで前記入力クロックに対する前記出力クロックの遅延量を定め、
   前記稼動主遅延段の遅延値が均一化するように前記補正遅延段のうち遅延動作に用いられる稼動補正遅延段を決定するクロック生成方法。
7. 前記主遅延段各々の遅延値を測定し、
   前記補正遅延段各々の遅延値を測定し、
   前記主遅延段の遅延値のうち最大のものと前記稼動主遅延段の遅延値との差分を求め、
   前記稼動主遅延段における遅延値が均一化するように、前記稼動補正遅延段を、求めた差分に基づき選択する請求項６に記載のクロック生成方法。

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