JPS6089773A - 自動テスト方式における信号のタイミングを動的に制御する方法及び装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、集積回路をテストする為に使用される自動デ
スト装置に関するものである。特に、本発明はこの様な
ナスト装置における信号のタイミングを動的に制御する
方法及び装置に関するものであって、テスト中の集積回
路へ供給されるか又はそこから受け取られる複数個の信
号を同期させたりデスキュー（矯正）させたりする方法
及び装置に関するものである。

集積回路が益々複雑化すると共に、完成されたデバイス
の品質管理又は評価を行なう為に使用されるテスト装置
に課きれる要求はそれと対応して増加している。この様
なテスト装置の１例は、フェアチャイルドカメラアンド
インストルメン１−　コーポレーションによって製造さ
れている自動化されたセントリー（Ｓｅｎｔｒｙ）シリ
ーズテスト装置がある。自動テスト装置においては、入
力信号がテスト中の集積回路の選択されたピンに印加さ
れ、それに応答して他の選択されたピンに出力信号を発
生させる。テスト装置は自動的にテスト中のデバイスの
応答を検知し、その応答信号が品質管理基準に適うもの
であるか否かの解析を行なう。

一般的に、自動テスト装置は、テスト中のデバイスの所
望のピンに精密に制御され予めプログラムされた電気信
号を印加し且つ所望のピンからの応答信号を解析する能
力を有している。最近の技術の進歩によって、集積回路
は数百個のピンを有することが可能である。従って、テ
スト装置は数百個の副ドライバ・コンパレータ回路を有
し、その各々の１個又はそれ以上がデスト中の回路の各
ピンに関連付けられている。ナスト装置は更にピンに印
加されるべきテスト信号に対するタイミング情報を供給
する為のタイミング発生器と、テスト信号のパターンを
発生するフォマッティング回路とを有している。

テストンステムコンピュータ及びそのプログラムの制御
下において、テスト装置は多種類の集積回路装置に対し
てテストを実施することが可能である。各テストにおい
て、励起信号のアレイをデスト中のデバイスのピンに印
加し、応答のアレイを解析する。概して、励起信号は、
テスト方式内の異なった経路を介して各ピンへ到達する
。同様に、デスト中のデバイスからの応答信号は、出力
ピンから信号が解析される回路へ異なった経路を通過し
て到達する。伝１１６遅れ及び信号のタイミングに与え
る悪影響が著しく異なるので、テスト中のデバイスに正
確な時間に乃至は同期して到着するか又はデスト中のデ
バイスから受け取られる信号のタイミングを動的に制御
することが必要である。更に、テストシステムのクロッ
ク発生器によって特定されるよりも一層精密に信号のタ
イミングを制御することが望ましい。実施したテストの
有効性を確保する為に、これらの目標に悪影響を与える
タイミング変動は補正されねばならない。

クロストーク以外の全てのタイプのタイミングエラーを
本明細書では纒めて″スキュー″と呼ぶ。

信号のデスキュー（矯正）を行なう初期の技術において
は、多数の手動により調節可能なポテンシオメータを各
ピンと関連付けて設は信号を整合させていた。テスト装
置の再較正（再キャリブレーション）が必要とされる場
合（毎日又はそれ以上の頻度のことも多々ある）には、
ポテンシオメータを再調節させていた。明らかに、時間
及び労力の面からこの方法は極めて好ましくないもので
ある。

必ずしも従来技術というわけではないが、本発明をより
良く理解することを可能とする為にここに説明する別の
方法は、本願出願人の出願に係る「自動テスト装置のプ
ログラム可能なデスキュー操作」という名称の特願昭節
５８−５８８４１号に記載されており、それは所定のテ
ストに関連して励起信号及び応答信号を自動的にデスキ
ューする様にプログラムすることの可能な方式を提供し
ている。

一般的に、該方式は粗調整を行なう為の粗デスキューユ
ニットとその後に微調整を行なう為の微デスキューユニ
ットとを有している。粗デスキューユニットは複数個の
論理ゲートとマルチプレクサとを有している。粗遅延は
、信号がそれを介して伝達されるゲート数にＪ：って決
定される。微デスキューユニットは、マルチプレクサの
引き続く入力端に接続する為に中間の間隔でその長さに
沿ってタップされている遅延線を有している。粗遅延を
発生させる為に適宜の数のゲートを介して伝達された後
に、信号は微デスキューユニット内の遅延線に供給され
、適宜の入力端が選択的にマルチプレクサ出力端に接続
される。この様に、信号が通過する遅延線セグメントの
数を選択することによって複数個の離散的な遅延時間を
得ることが可能である。

本発明は以」二の点に鑑・みなされたものであって、上
述した如き従来技術の欠点を解消し、電気信号を遅延さ
せ且つ正確な較正で高分解能を提供する方法及び装置を
提供することを目的とする。

１実施形態においては、本発明に基づいて構成された装
置は、所定の粗遅延期間の倍数だけ電気信号を遅延させ
る第１遅延手段と前記粗遅延の微調整をｌ′ｉ−える第
２手段とを有している。この微調整装置は整数Ｎ個の遅
延要素を有しており、その全遅延は粗遅延期間よりも長
い期間を有する公称的に予め決められた遅延期間を与え
ている。、粗及び微調整装置は任意の順序で直列して接
続することが可能であり、例えば粗調整装置を先にする
か微調整装置を先にすることが可能である。

微バーニア装置は、更に、基本的な粗断定期間の一部か
らなる遅延を有する遅延信号を提供する為に選択された
一連の微遅延要素を介して遅延信号を通過させる為に粗
遅延手段から第１遅延信号を受け取る為の手段を有して
いる。公知の微遅延装置においては、最小の遅延期間を
前段の基本的な遅延期間の整数の約数として選択してい
るが、本発明においては、最小の微遅延期間は小量だけ
最も近い約数値を越えており、従ってここでは″エンハ
ンスト微遅延期間″と呼ぶ。このエンハンスト微遅延期
間のお陰で、製造公差を一層容易に補償することが可能
である。本装置は製造過程中において高価なレーザトリ
ム較正を行なう必要がなく、ソフトウェア技術を使用し
て信号遅延の動的制御を行なうことが可能である。

本発明の好適実施例においては、第１遅延手段が、ＥＣ
Ｉ、差動入力段とその入力段に接続されている差動伝送
線路とを具備したマルチプレクサを有している。シング
ルエンデツド即ち非平衡終端された伝送線路の場合に通
常遭遇する減衰の問題は差動伝送線路とすることによっ
て回避されている。

何故ならば、差動対−ヒの信号の交差点は、妥当な長さ
の遅延線に対する減衰にも拘らず基本的に一定のままで
あるからである。

本発明の別の実施例においては、微調整システムはラン
プ発生器を有１ノでおり、粗調整システｌ＼は一連のゲ
ートを有しており、各ゲートは、それがイネーブルされ
ると、特定の遅延を与える。ランプ発生器の最大時間遅
延は個々のゲートの遅延よりも多少長く設定される。

以下、添付の図面を参考に本発明の具体的実施の態様に
付いて詳細に説明する。

第１図は本発明に基づいて構成された４段遅延装置を示
している。各段は、マルチプレクサと、長さ方向に沿っ
て周期的な間隔でタップされている遅延線とを有してい
る。これらのタップはマルチプレクサの入力端子に接続
されており、どの入力端子を特定のマルチプレクサの出
力端子に接続させるかということは配線Ａ。乃至Ａ、上
に供給されるアドレス信号によって遅延されるべき信号
が到若する前に設定される。各マルチプレクサはクロッ
ク信号Ｃを受け取り、それはマルチプレクサ内のアドレ
ス信号の貯蔵を制御する。

好適実施例においては、第１マルチプレクサ１４は、公
知のターミネータ１３によって終端されている差動伝送
線路１５に接続されている４：１差動マルチプレクサを
有している。第２マルチプレクサ１６も４：１差動マル
チプレクサであるが、それはマルチプレクサ１４からカ
スケード接続されており、又公知のターミネータ１８で
終端されている伝送線路１７に接続されている。差動マ
ルチプレクサ１６からの１個の出力線Ｏは８：１マルチ
プレクサ２２の第１入力端子に接続されている。

他方の出力線はターミネータに接続されている。

マルチプレクサ２２は、その端部をターミネータ２４に
接続し且つその長さ方向に沿って所定の間隔でタップさ
れているシングルエンデツド型の伝送線路２３を有して
いる。マルチプレクサ２２からの出力信号Ｏは８：１マ
ルチプレクサ２０の第１入力端子に接続されてＪ９す、
マルチプレクサ２０の入力端子はシングルエンデツド型
の遅延線２１のタップに接続されている。遅延線２１の
端部はターミネータ１９に接続されている。真及び補元
出力端子Ｏは、最終的な正確に遅延された信号を供給す
る。

第１図に示した回路は、それに供給された信号を以下に
説明する所望の量だけ遅延させる様に動作する。真及び
補元入力信号が、マルチプレクサ１４の第１入力端子に
直接接続されているノードＩＮに供給される。通常、端
子ＩＮは、テストシステムコンピュータの制御下におい
て発生されるタイミング信号を受け取るように接続され
ている。マルチプレクサ１４に前に供給された最大桁ア
ドレスビットＡｇ及びＡ８に応答して、マルチプレクサ
１４の一対の入力端子が一対の出力端子Ｏに接続される
。第１９図に概略示した如く、第１対の入力端子Ａが出
力端子Ｏに接続されると、端子ＩＮに供給される信号は
最小量の遅延線１５を通過し、従って遅延される時間は
最小である。一方、アドレス線Ａ９及びＡａ上の信号の
結果として入力端子Ｃが出力端子０に接続される場合、
端子ＩＮに供給される信号は遅延線の幾つかのループを
通過することとなり、従って出力端子○に到達する前の
遅延は更に大きくなる。

第１図に図示したマルチプレクサの各々はマルチプレク
サ１４に関して説明したのと同様な動作を行なう。例え
ば、マルチプレクサ２２は、その入力端子のどれをその
出力端子１ど接続させるかということに応じた量だけそ
の出力端子Ｏにおける信号の到着を遅延させる。どの入
力端子を出力端子に接続させるかということは、配線Ａ
　３　ｙ　Ａ　４　ｇＡ５上に前に供給されたアドレス
情報によって決定される。このアドレス情報は、マルチ
プレクサ２２に供給された信号がその出力端子に接続さ
れる前に通過せねばならない遅延線２３の長さを決定す
る。

粗及び微バーニア段のカスケード構成においては、粗バ
ーニア段が通常複数個の遅延期間を与え、その各々は基
本的な所定遅延期間の整数倍であった。次いで、微バー
ニア段が粗バーニア段の基本的遅延期間を所望数の等期
間の時間間隔に分割して、基本的遅延期間の所定の約数
を与える。この様に、例えば、７個の遅延要素を具備す
る通常の微カスケードバーニア段は、一層粗い直ぐ前の
遅延期間の］／８．２／８．３／８等の遅れを与える。

勿論、信号が直列的に全ての段を通過する場合には、こ
れらの段の順序を変更することが可能であり、微調整段
を粗調整段の前に配設することが可能である。

本発明においては、１個又はそれ以上の後続の遅延段は
、前の段の公称的にのみ予め定められている基本的遅延
期間の一部を提供するものである。

例えば、８段バーニアシステムでは前の一層粗い基本的
遅延期間を８分割させるので、本発明のバーニアシステ
ムは８個のセグメントを提供することが可能であるが、
各セグメントは前段の基本的遅延の１７８よりも大きな
遅延を与えている。従って、第１図の実施例においては
、マルチプレクサ１６への連続するタップ間の伝送線路
２３のセグメントの各々は、マルチプレクサ１６の個々
の遅延期間の１７８よりも大きな遅延を発生させる長さ
を有している。好適実施例においては、８分の１”に分
割されているバーニア段においては、精密な増加量は重
要ではないが、各セグメントによって与えられる遅延は
約２５％増加されている。

１１４分の１”に分割されているバーニア段の場合には
、それと対応する増加量も約２５％である。

第１図に示した好適な実施形態においては、真及び補元
信号が５ナノ秒より良好なオーダの分解能で端子ＩＮに
到着し、又端子ＯＵＴに供給される最終的な出力信号は
１０ピコ秒程度のオーダ以内の精度を有することが望ま
しい。次の表Ｉは各アドレスビットによって発揮される
タイミング工程を示している。

表　工 Ａｏｌｏｐｓ Ａ１　２０ｐｓ　段２゜ ・　Ａ２４０ｐｓ ３６２ｐｓ Ａ４　１２４　ｐｓ　段２２ Ａ、２４８　ｐｓ Ａ、　４００　ｐｓ　段１６ ＡＴ　８００　ｐｓ Ａ、’　１．２５　ｎｓ　段１４ Ａｇ２．５　ｎｓ 本バーニアシステムによって与えられる部分的な部分、
例えば段１６に対する段２２、は予め正確に決められる
ものではないので、ここでは１１公称的に予め定められ
た′という風に言及する。第１近似において、これらの
部分的部分は前段の基により、バーニアシステムの各遅
延要素は所望量だけ増加されているにの小さな増加は、
個々の段が製造されるプロセスにおける公差を補正する
ことを可能とさせる。勿論、カスケード構成の第１段は
何の補償も行なうこと無しに所望数のセグメントに分割
する。

好適実施例においては、伝送線路１５．１７゜２１．２
３は、セラミック基板、プリント基板、又はその他の適
宜の基板上にプリント乃至はその他の方法で形成した導
電性領域である。これらの領域は、公知の技術を使用し
て、マルチプレクサの端子に接続されている。

従来、バーニアシステム遅延線のセグメントは所望の分
解能に対し高い精度で互いに等しく且つ正確に所定の長
さを有して適切なバーニア分割を確保していた。このこ
とは、バーニアシステム遅延線を複数個の短絡バーで形
成し、その適宜のものをレーザによって焼切して所望の
遅延を与えるようにすることによって行なっていた。然
し乍ら、本発明の構成においては、何等レーザによるト
リミングを必要とするものではない。

本発明の好適実施例においては、最初の２個の遅延段は
マルチプレクサｉ４．，１６と差動伝送線路１５．１７
によって与えら九る遅延線とを有している。これらの差
動伝送線は、好適には、一対の実質的に平行な導電性ト
レースで構成され、それは通常マルチプレクサが取り付
けられる箇所に隣接して基板上に表面積を節約する為に
蛇行形状に形成されている。

差動伝送線路を使用する上での利点は第２図を参照する
ことにより理解することが可能である。

第２図は、典型的に、マルチプレクサ１４，１６゜２０
．２２において使用されているＥＣＬ差動入力段３０を
示している。伝送線路１５の２本の線は負荷抵抗Ｒ１及
びＲ２を介してトランジスタＱ１及びＱ２のベースに接
続されている。典型的なシングルエンデツド構成におい
ては、伝送線路はトランジスタＱ１のベースにのみ接続
されるものであり、内部的に発生された基準電圧がトラ
ンジスタＱ２のベースに印加される。シングルエンデツ
ド構成においては、遅延されるべき信号は内部的に発生
される基準電圧と比較され、その差が増幅される。

公知の如く、伝送線路に沿って移動する信号は線路自身
に分布されている抵抗によって減衰される。シングルエ
ンデツド型伝送線路の分布抵抗は、線路の長さと共に増
加し、且つ線路及び基板の断面形状に依存する。線路の
抵抗及び負荷抵抗Ｒ１は実際上分圧器を構成している。

分布抵抗が負荷抵抗に比べてかなり大きい場合には、内
部的に発生される基準電圧との比較においてエラーが発
生し誤った遅延信号を発生する可能性がある。この問題
は、差動伝送線路１５及び１７を使用することによって
解消することが可能である。好適な動作態様においては
、遅延されるべき信号が伝送線路１５．１７の一方に印
加され、その補元信号を他方の伝送線路に印加する。従
って、両方の信号は実質的に同じ減衰を受けることとな
り、妥当な長さの線路の場合、出力クロスオーバーは入
力りロスオーバーの後一定時間に発生し、前記比較動作
においてエラーが発生することはない。

第３図に差動マルチプレクサ１４及び１６の好適実施例
を示しである。便宜上、第３図の回路はマルチプレクサ
１４に関し説明するが、この回路はマルチプレクサ１６
の構成及びその他の構成にも同様に適用可能であるとい
うことに注意すべきである。第３図に示した回路は、４
対のトランジスタＱ３−ＱＩＯを有しており、多対は図
示した如く共通接続したエミッタを有している。多対の
トランジスタはマルチプレクサ１４の入力端子の対応す
る対に接続されている。例えば、トランジスタＱ５のベ
ースはマルチプレクサ１４の第２対の入力端子Ｂの一方
の端子に接続されており、トランジスタＱ６のベースは
対Ｂの他方の端子に接続されている。

公知のデコーダ（不図示）を使用して、アドレス入力Ａ
９及びＡｌｌが４つの信号Ｓ、、　Ｓ□、Ｓ２゜Ｓ３に
デコードされる。アドレス線入〇及びＡｌｌの対の任意
の与えられた条件に対して、信号Ｓ。乃至Ｓ３の内の１
個のみが高となり、そわに対応してトランジスタＱｌｌ
−０１４の１個のみが電流源トランジスタＱ１５を介し
て供給電圧ＶＥＥに接続される。従って、入力端子対Ａ
、Ｂ、Ｃ，Ｄの１つにおいてのみ受け取られた入力信号
は出力端子Ｏ及び乙に接続される。

第４図は、差動入力及び差動出力を有するアドレス可能
なマルチプレクサ１４又は１６の別の実施例を示してい
る。この回路は、差動出力対３６に選択的に接続させる
ことの可能な差動相補入力対３１−３４を有している。

クロック動作されるアドレス線Ａｇ及びＡ８（又はＡ７
及びＡ、、）による入力対３１−３４のアドレッシング
は公知である。

第４図に示した回路も又、入力対３８と出力対３９とを
具備した独立バッファ回路３７を有している。好適実施
例においては、バッファ回路３７は第１図のＩＮ端子と
その前の伝送線路ドライバ回路（不図示）との間に介設
する。バッファ回路３７は、入力信号を外部ドライバ回
路特性とは独立したものとさせる。

第１図の動的に制御可能なタイミング装置を較正、即ち
キャリプレートするには以下の如く行なうが、それは従
来の方法がレーザを使用したレーザトリムであったのと
比較し“ソフトウェアトリム′″と呼称することが可能
である。遅延されるべき成る信号とその補元がノードＩ
Ｎに印加され、全ての段の第１タツプが夫々のマルチプ
レクサによってアドレスされ、夫々のマルチプレクサ出
力端に接続される。回路の伝播遅れが測定され、基準時
間として使用される。この信号は最小遅延条件を表す。

次いで、各マルチプレクサは種々のアドレスを介してス
テップ動作され、選択された組合せ数においてマルチプ
レクサ出力端を選択的に出力端に接続し、その結果得ら
れる時間遅れを測定する。アドレスの各組合せに関連し
た測定遅延はテストシステムコンピュータのメモリ内に
ストアされる。この様に、全体的な遅延装置に対する離
散的な伝達機能が形成される。次いで、本遅延装置の較
正を固定し、メモリから常に容易に得られる様にされる
。

第５図は、自動テスト装置内の重要なタイミング経路内
に組み込むことの可能なデスキュー要素１１０の別の実
施例の論理構成を示している。最広義の意味においては
、デスキュー要素１１０の動作は、差動入力端】】２で
入力パルスを受け、マルチビットデータ入力端１−１５
でのデジタルコードに従った可変量時間だけそれを遅延
させ、且つ遅延された信号を差動出力端１１７に供給す
る６第５図の装置に関連して特定のタイミングパラメー
タに付いて説明するが、本発明はそれに限定されるべき
ものではないということに注意すべきである。デスキュ
ー要素１１０は、２０ｎｓの繰り返し率で５ｎｓ幅の入
力パルスを受け、且つ約１ｏｐｓのステップで公称値か
ら０−５．１２　ｎｓの範囲内の可変増分遅延を与える
様に構成されている。この為に、デスキュー要素は、前
述した如く、全体的な遅延として８．２　ｎｓの遅延を
与える能力を有している。

デスキュー要素１１０の主要な構成部品は、微遅延回路
１２０と、粗遅延回路１２２と、ラッチ回路１２５と、
７ビツトデジタル／アナログ変換器（ＤＡＣ）１３０と
である。データ人力Ｈ，５は１０ビツトであり、その７
ビツト（［３０−１１６）はＤＡＣ１３０の入力端に供
給され、一方残りの３ピツ１〜（Ｂ７−８９）は粗遅延
回路１２２へ（相補対として）供給される。ＤＡＣ１３
０はその入力端における７ビツトコードに対応して０．
２５−１．２５　Ｖのアナログ電圧を発生し、この様に
して派生された電圧は微遅延回路１２０へ供給される。

ラッチ回路１２５及びＤＡＣｉ３ｏの特定の構成は本発
明に直接関係するものではなく、公知なものである。更
に、粗遅延回路１２２と微遅延回路１２０とはカスケー
ド接続されているので、これらを逆の順序に接続するこ
とも可能である。

微遅延回路１２０は差動レシーバ１３２と、第１及び第
２ランプ発生器１３３及び１３３’と、再構成（セット
／リセット）ラッチ１３５とを有している。広義には、
微遅延回路１２０は差動入力パルスを受け取り前端と後
端どを分離してランプ発生器１３３及び１３３′に供給
し、これらのランプ発生器はこれらの前端及び後端Ｉ　
ＤＡＣ出力電圧から派生されたスレッシュホールドと比
較する。ランプ発生器１３３及び１３３′は夫々のコン
デンサ１３７及び１３７′と夫々のコンパレータ１３８
及び１３８′とを有している。ランプ電圧がコンパレー
タ１３８及び１３８′によって検知された後、再構成ラ
ッチ１３５によってパルスが再構成される。微遅延回路
２０内の端部タイミングは約８００ｍＶ／ｎｓであり、
一方ＤＡＣ１３０からの出力電圧におけるＩＶの電圧変
化は最大約１．２５ｎｓの制御した微遅延変化を与える
。

ラッチ１３５は交差結合したゲート１４０及び１４１を
有しており、これらはセット及びリセット入力としてコ
ンパレータ１３８及び１３８′からの信号を受け取る。

コンパレータ１３８からの出力もゲート１４３の第１入
力端へ供給される。ゲート１４１及び１４３の夫々の出
力はラッチ出力ゲーｈ１４５へ供給され、その差動出力
は粗遅延回路１２２へ供給されると共にフィードバック
ゲート１４７を介してゲート１４３の第２入力端へ供給
される。

ゲー１−１／１５の出力端で再構成されたパルスは粗遅
延回路１２２へ供給される。粗遅延回路１２２は遅延線
１５０を有しており、それはカスケード接続されたゲー
ト段１５０（１）、　１５０（２）、　＋＋＋　及び１
５０（７）を有しており、それらの夫々の出力も夫々の
マルチプレクサ出力ゲート１５２（１）、　１．５２（
２）、　、、、１５２（７）へ供給される。ダミーゲー
ト］５０（８）は、容量が遅延線１５０内の全てのゲー
１−の出力として同じであることを確保している。再構
成されたパルスはゲー１〜１５０（１，）の入力端へ供
給されると共に、マルチプレクサ出力ゲート１５２（０
）へも供給される。全ての出力ゲート１５２（０，７）
の出力端は出力バッファ１５５へ接続されている。遅延
線１５０内の各ゲートは１ｎｓの遅延を与え、各ゲーｈ
１５２のイネーブル端子Ｅに接続されているデータ入力
端のビットＢ７−Ｂ９によってどの出力ゲート１５２（
０−７）が選択されるかということによって、合計で最
大７ｎｓの粗遅延を与える。

本発明の好適実施例をエミッタ結合論理（ＥＣＬ）に適
用した。

公知のプラクティスによれば、各ゲート段は、１−ラン
ジスタのエミッタを共通回路点に接続した差動トランジ
スタ対とそれに接続した電流源とを有している。トラン
ジスタのコレクタは夫々供給電圧に接続されており、ト
ランジスタのコレクタの少なくとも１個はエミッタホロ
ワを介して出力端子に接続されている。これらのトラン
ジスタを介しての相対的な電流の流れ（従って、相対的
なコレクタ電圧）は、トランジスタのベースにおける相
対的な電圧によって決定される。

差動入力信号に対して、２つの成分がベースへ供給され
る。片側信号の場合には、一方のベースが信号を受け取
り、他方のベースはスレッシュホールド電圧に維持され
る。この゛スレシュホールド電圧は公称的に一定の基準
レベル（ゲート１４０．１４１、１４３．１４５におけ
る如く）とするか、又は制御した信号基準（コンパレー
タ１３８及び１３８′の如く）とすることが可能である
。出力信号が結合されるエミッタホロワ段はそれらの負
荷に対して定電流源を使用している。

微遅延回路１２０の動作は、該回路におけるノードＡ−
Ｈでの信号を示したタイミング線図である第６図を参照
して良く理解することが可能である。

これらのノードは以下の如く定義される。

Ａ　コンパレータ１３８への入力 Ｂ　コンパレータ１３８からの出力 Ｃコンパレータ１３８′への入力 Ｄ　コンパレータ１３８′からの出力 Ｅ　ゲート１４０からの出力 Ｆ　ゲート１４１からの出力 Ｇ　ゲート１４３からの出力 Ｈゲート１４５かＪらの出力 ■　ゲート１４７からの出力 説明の便宜」二、入力信号は、差動成分ＩＮ十とＩＮ−
とを有する５　ｎ、ｓ幅のパルスであると仮定する。以
下の説明において、フィードバックゲート１４７を除い
て、各ゲートはδで表され約Ｉｎｓである遅延の一定増
分を与えるものと仮定する。フィードバックゲー１〜１
４７は、δ′で表され約２ｎｓの一層長いゲート遅れで
特徴イ］けられている。

正の入力信号ＩＮ＋は差動久方ゲート１３２を介してノ
ードＡへ供給される。入力ゲートはエミッタホロワを有
しているので、ＩＮ十における上昇は、］個のゲート遅
れの後にノードＡにおいて急激な上昇を発生させる。然
し乍ら、ＩＮ十における降下はノードＡにおいて急激な
降下を発生させず、負荷電流と容量値によって決められ
る勾配に従って一層ゆっくりと降下する。従って、ノー
ドＡにおける降下はリニアであり、降下時間は約１．５
　ｎｓである。説明の便宜上、ノードＡにおける電圧は
、ノードＡにおける電圧が降下し始めた後時間間隔Δに
おけるＤＡＣ電圧と等しくなると仮定する。

ノードＢにおける信号に付いて考察する。コンパレータ
１３８は１個のゲート遅れと反転とを導入する。Ａが上
昇すると、１個のゲート遅れの後にＢが降下する。Ａが
ＤＡＣ１３０の電圧とマツチするレベルに迄降下してか
ら１個のゲート遅れの後にＢが上昇する。Ｂにおける信
号の後端（上昇端）は、究極的に遅延パルスに再構成さ
れる２個の端部乃至エツジの一方である。

同様に、負の入力信号ＩＮ−はノードＣにおいて信号を
発生し、その信号は定電流源とコンデンサとで決定され
る勾配詮待った前端（降下端）と、急激に」−昇する後
端（」二昇端）とを有している。

上述した如く、時間Δの後にＣにおける電圧がＤＡＣ電
圧に到達すると、１個のゲート遅れの後にノードＤにお
いて上昇端が発生し、且つＣが上昇してから１個のゲー
ト遅九の後に後端が発生する。

Ｄにおける信号の前端（上昇端）は最終的に再構成され
るもう一方の端部である。

ゲー１−１４０及び】４１はセット／リセットラッチを
構成しており、その状態はＢ又はＤの何れかが高になる
毎に変化する。従って、再構成されるべき端部はＢ及び
Ｄにおける信号の上昇端であるから、ラッチはパルスを
再構成する効果を有する。

Ｂ及びＤにおける信号は、ＩＴにおいて再構成される前
に異なる経路を通過する。Ｄが上昇すると、１個のゲー
ト遅れの後に］７が降下し、次いで更にもう１個のゲー
ト遅れの後にＨが降下し、その際にＤの前端を再構成す
る（これは入力信号の遅延された前端に対応する）。Ｂ
における信号は、ノードＨに到達する前に多少異なった
経路を通過する。余分な遅れが付加されるラッチを通過
する代りに、ルックアヘッド経路が利用される。Ｂにお
ける信号はゲート１４３を通過して伝播され、一方Ｂが
上昇して１個のゲート遅れの後にＧが上昇し、更にもう
１個のゲート遅れの後にＨが上昇してＢの後端を再構成
する（これは入力信号の遅延された後端に対応する）。

然し乍ら、Ｈにおける上昇はフィードバック回路（一層
長いゲート遅れによって特徴付けられている）を介して
■（ゲート１／１３の一方の入力＠）へ伝播され、それ
によりＧが降下する。従って、Ｂが上昇すると、Ｇが上
昇するが、フィードバックがかかる為に短時間後に降下
する。然し乍ら、その時までに、Ｂが上昇し、ラッチ１
３５をリセットする。Ｆが再度上昇し且っＧを補強する
。従って、Ｇが降下するまでに、Ｆが上昇してＨを高状
態に維持する。この様に、ゲート１．４５における出力
は可変量Δ（４個の一定のグー１−遅れに加えて）だけ
差動入力信号と比べて相対的に遅延される。

以上詳説した如く、＊ｊ９！明装置は／Ｉｚ型に製造す
る二とが可能であることが理解される。良好な分解能を
得ることが可能であり、又レーザトリミングやその他の
高価なｉ　４工程を使用することなしに遅延装置を正確
に較正即ちキャリプレートすることが可能である。本発
明装置は、信号タイミングの動的制御を行なうことが可
能であり、又余り精度の高くないマルチプレクサを組合
せて一層正確な結果を得ることが可能である。

以上、本発明の具体的実施の態様に付いて詳細に説明し
たが、本発明はこれら具体例にのみ限定されるべきもの
では無く、本発明の技術的範囲を逸脱すること無しに種
々の変形が可能であることは勿論である。例えば、」二
連したマルチプレクサ遅延線植成の代りに他のタイプの
可変遅延要素を使用可能である。

【図面の簡単な説明】

第１図は信号を所望−１１１遅延させる遅延装置を示し
た概略図、第２図は差動伝送線路を接続した差動マルチ
プレクサ入力段の回路図、第３図は差動マルチプレクサ
の回路図、第４図は差動マルチプレクサの別の実施例を
示した回路図、第５図は遅延装置の別の実施例を示した
回路図、第６図は第５図の装置におけるタイミング線図
、である。 （符号の説明） １４、１６．２０．２２：　マルチプレクサ１３、１８
．１９．２４：　ターミネータ１５、１７．２１．２３
：　遅延線 特許出願人　フェアチアイルド　カメラアンド　インス
トルメント コーポレーション 第１頁の続き ０発　明　者　ジエフリイ　エイ・デ ィビス ０発　明　者　イー・ジエームズ　コ トリス アメリカ合衆国、カリフォルニア　９５０５１．サンタ
　クララ、グラナダ　３４７〜　ナンバー　３１２アメ
リ力合衆国、カリフォルニア　９５１４＆、サン　ノゼ
。 スロープビュー　ドライブ　３６５３ 手続有ｆ７７１１三書 昭和５９年１０月２４日 特許庁長官　志　賀　学　殿 １、事件の表示　昭和５９年　特　許　願　第１５９４
５４号３、補正をする一者 事件との関係　特許出願人 ４、代理人 ５、補正命令の日付　自　発

Claims (1)

1. 【特許請求の範囲】 １、電気信号を遅延させる装置において、第１所定遅延
   期間の選択された倍数だけ信号を遅延させる第１手段で
   あって前記電気信号を受け取り且つそれを遅延させて第
   １遅延信号を供給すべく接続されている第１手段と、Ｎ
   を整数としてＮ個の遅延要素であって各要素が公称的な
   第２所定遅延期間を与え前記Ｎ個の要素の全遅延が前記
   第１所定遅延期間よりも大きいＮ個の遅延要素と、前記
   第１手段から前記第１遅延信号を受け取るべく接続され
   ると共に前記Ｎ個の遅延要素に接続されている第２手段
   とを有しており、前記第２手段が前記Ｎ個の遅延要素の
   選ＩＪｉ！　シたものを介して前記第１遅延信号を通過
   させて第２遅延信号を与える様に動作可能であることを
   特徴とする装置。 ２、特許請求の範囲第１項において、前記第１手段が複
   数個の入力端子と少なくとも１個〜の一第１出力端子と
   を具備した第１マルチプレクサを有しており、該マルチ
   プレクサはその第１入力端子で前記電気信号を受け取り
   、前記遅延要素は前記マルチプレクサの別の相継ぐ入力
   端子間に接続されており、前記Ｎ個の要素の全遅延が前
   記第１所定遅延期間の２倍よりも小さいことを特徴とす
   る装置。 ３、特許請求の範囲第２項において、前記複数個の遅延
   要素が所定の間隔で配設した複数個のタップを具備した
   第１伝送線路を有しており、各タップが前記第１マルチ
   プレクサ入力端子の１つに接続されていることを特徴と
   する装置。 ４、特許請求の範囲第３項において、前記第１マルチプ
   レクサが前記タップを少なくとも１つの出力端子に選択
   的に接続させる為のアドレス可能な制御を有しているこ
   とを特徴とする装置。 ５、　特許請求の範囲第３項又は第４項において、前記
   第１マルチプレクサが差動入力段を有しており、且つ前
   記第１伝送線路が前記免動入力段に接続しだ差動伝送線
   路−によって与えられていることを特徴とする装置。 ６、　特許請求の範囲第３項乃至第５項の内の何れか１
   項において、前記伝送線路を終端させる為に前記第１マ
   ルチプレクサの最後の入力端子に終端手段を設けたこと
   を特徴とする装置。 ７、特許請求の範囲第１項乃至第６項の内の何れか１項
   において、前記第２手段がＮ＋１個の入力端子と少なく
   とも１個の第２出力端子とを具備した第２マルチプレク
   サと、前記第２マルチプレクサの相継ぐ入力端子に接続
   された一定間隔で配設されている複数個のタップを具備
   した第２伝送線路とを有することを特徴とする装置。 ８、特許請求の範囲第７項において、前記第２マルチプ
   レクサが前記タップを少なくとも１個の第２出力端子へ
   選択的に接続させる為にアドレス可能な制御を有してい
   ることを特徴とする装置。 ９、　特許請求の範囲第１項乃至第７項の内の何れか１
   項において、Ｍを整数としてＭ個の遅延要素の組であっ
   て各要素が公称的な第３所定遅延期間を与えるもので前
   記Ｍ個の要素の全遅延が前記公称的な第２所定遅延期間
   よりも大きいものであるＭ個の遅延要素の組と、前記第
   ２手段からの前記第２遅延信号を受け取るべく接続され
   ており且つ前記Ｍ個の遅延要素に接続された第３手段と
   を有しており、前記第３手段が前記Ｍ個の遅延要素の選
   択したものを介して前記第２遅延信号を通過させて第３
   遅延信号を与える様に動作可能であることを特徴とする
   装置。 １０、特許請求の範囲°第９項において、゛前記第３手
   段が複数個の入力端子と少なくとも１個の第３出力端子
   とを具備した第３マルチプレクサを有しており、前記Ｍ
   個の遅延要素の組が前記第３マルチプレクサの相継ぐ入
   力端子に接続された一定間隔で配設された複数個のタッ
   プを具備した第３伝送線路を有していることを特徴とす
   る装置。 １１、電気信号を遅延させる装置において、始端と末端
   とを具備すると共にＭを整数としてその長さに沿ってＭ
   個のタップを具備する第１伝送線路と、前記第１伝送線
   路をＭ−１個のセグメントに分割すると共に相継ぐタッ
   プ間に第１所定遅延期間だけ前記第１伝送線路に沿って
   通過する電気信号を遅延させる様に位置されているＭ個
   のタップの異なった１つに各々が接続されているＭ個の
   入力端子を具備する第１マルチプレクサであってその出
   力端子に第１遅延信号を与える第１マルチプレクサと、
   Ｎ個のタップを具備しており前記第１出力端子からの電
   気信号を受け取るべく接続されている第２伝送線路と、
   前記第２伝送線路をＮ−１個のセグメン算に分割すらと
   共に相継ぐタップ間に第２所定遅延期間だけ前記第２伝
   送線路に沿って通過する電気信号を遅延させる様に位置
   されているＮ個のタップの異なった１つに各々が接続さ
   れているＮ個の入力端子を具備する第２マルチプレクサ
   であってその出力端子に第２遅延信号を与える第２マル
   チプレクサとを有することを特徴とする装置。 １２、特許請求の範囲第１１項において、Ｍ　−１個の
   セグメン１−の全遅延が前記第２伝送線路の１個のセグ
   メン１〜の遅延よりも大きいことを特徴とする装置。 １３、電気信号を遅延させる装置において、予め選択し
   た期間だけ信号を遅延させる第１手段であって前記電気
   信号を受け取り且つそれを最大で所定の遅延期間遅延さ
   せて第１遅延信号を与える様に接続されている第１手段
   と、Ｎを整数としてＮ個の直列接続された遅延要素であ
   って前記第１遅延信号を受け取り且つ前記第１遅延信号
   を前記Ｎ個の遅延要素の所定数のものを介して伝達させ
   ることによって更に遅延させ且つそれを出力端子に供給
   する様に接続されているＮ個の直列接続された遅延要素
   とを有することを特徴とする装置。 １４、特許請求の範囲第１３項において、前記第１手段
   がランプ発生手段を有しており、且つ前記遅延手段がゲ
   ート手段を有することを特徴とする装置。 １５、特許請求の範囲第１４項において、データ入力信
   号を受け取ることが可能であり且つ前記ランプ発生手段
   と前記ゲート手段とに接続されており前記データ入力信
   号に応答してこれら両者を制御する制御手段を有するこ
   とを特徴とする装置。