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KR970002949B1 - 디지탈 통신시스템의 클럭발생방법 및 그 회로 - Google Patents

디지탈 통신시스템의 클럭발생방법 및 그 회로 Download PDF

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KR970002949B1
KR970002949B1 KR1019940011407A KR19940011407A KR970002949B1 KR 970002949 B1 KR970002949 B1 KR 970002949B1 KR 1019940011407 A KR1019940011407 A KR 1019940011407A KR 19940011407 A KR19940011407 A KR 19940011407A KR 970002949 B1 KR970002949 B1 KR 970002949B1
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South Korea
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phase
clocks
node
clock
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삼성전자 주식회사
김광호
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Abstract

내용없음

Description

디지탈 통신시스템의 클럭발생방법 및 그 회로
제1도는 종래 클럭 복원회로의 구성을 보이는 블록도.
제2도는 본 발명에 따른 클럭발생회로의 구성을 보이는 블록도.
제3도는 제2에 도시한 위상차 검출부의 구체회로도.
제4도는 제2도에 도시한 루프필터의 구체회로도.
제5도는 제3도의 동작을 보이는 파형도.
본 발명은 디지탈 통신시스템의 클럭발생회로에 관한 것으로, 특히 높은 전송속도(bound rate)로 입력되는 데이터에 위상동기된 클럭들을 발생하는 방법 및 그 회로에 관한 것이다.
통상적으로, 디지탈 통신시스템의 데이터 수신장치에서는 수신된 데이터로부터 클럭을 이끌어내고 이 클럭을 이용하여 데이터를 추출 복원하게 된다. 이러한 목적으로 종래에 널리 사용되는 클럭 복원회로는 대부분 PLL(Phase Locked Loop)을 이용하는 회로이다.
제1도는 종래기술에 의한 클럭 복원회로의 개략적인 블록도가 도시되어 있다. 제1도를 참조하면 클럭 복원회로는 입력되는 데이터로부터 천이를 검출하여 입력 클럭 fi를 출력하는 데이터 천이검출부(10)와, 상기 입력클럭 fi와 피드백되는 출력클럭 fo의 위상을 비교검출하여 그 차분에 해당하는 데이터를 클럭형태로 출력하는 위상차검출부(12)와, 상기 입력클럭 fi와 출력클럭 fo의 위상차에 따른 차분데이타에서 고주파성분을 제거하여 직류전압성분으로 출력하는 저역통과필터(Low Pass Filter)(14)와, 입력되는 직류전압에 따라 출력클럭 fo의 주파수가 조절되는 전압제어발진기 VCO(Voltage Controlled Oscillator)(16)로 구성되어 있다. 상기 위상차검출부(12)는 입력클럭 fi와 출력클럭 fo가 90도의 위상차를 가질 때에 VCO(16)에서 출력되는 출력클럭의 주파수가 고착(locking)되도록 하여, 복원클럭의 라이징에지(rising edge)에서 입력 데이터비트의 샘플링이 이루어지도록 하여 정확한 데이터수신이 이루어지도록 한다.
상기 제1도에 도시한 클럭 복원회로에서, 입력데이터가 매우 높은 주파수를 갖고 입력되는 경우 VCO(16)에서도 그에 따른 높은 주파수를 갖는 클럭을 출력해야 한다. 그러나 이러한 고속발진 VCO의 제조에는 기술적 어려움이 따르게 되고, 그에따른 여러 가지 제약 예컨데 회로동작의 속도 저하 및 수신효율의 저하 등을 유발하게 된다. 따라서 PLL 구조를 기본으로 하는 제1도에 도시한 종래의 클럭 복원회로는 비교적 저속으로 입력되는 데이터비트로부터 클럭을 복원할 시는 적당하나, 예컨데 기가(giga)단위의 데이터비트 전송속도를 갖는 입력데이터부터 클럭을 복원할 시에는 적용하기 어렵다.
또한, 설령 클럭이 바르게 복원되었다 할지라도, 이 클럭을 이용하여 데이터 샘플러에서 샘플링하게 되면, 회로가 고속으로 동작하게 됨에 따라 자체적인 지연 시간에 의해 샘플링타임에 오차가 발생하여 에러가 발생될 수 있는 확률이 증가하게 된다.
상기 문제점을 해결하기 위한 본 발명의 목적은, 고속으로 입력되는 데이터에 위상동기되며 상대적으로 저주파수를 가지는 클럭들의 발생가능한 디지탈 통신시스템의 클럭 발생방법 및 그 회로를 제공하는데 있다.
본 발명의 다른 목적은 고속의 전송속도를 갖는 입력데이터를 상대적으로 낮은 저주파수의 클럭들을 이용하여 샘플링할 수 있도록 하는 디지탈 통신시스템의 클럭 발생방법 및 그 회로를 제공하는데 있다.
상기 목적에 따라, 본 발명에 따른 클럭 발생회로에서는, 입력데이터의 최대 전송속도의 1/2n의 주파수를 가지며 각각의 위상은의 위상차를 갖는 2n(n은 자연수)개의 클럭들을 발생시키고, 상기 클럭들을 입력데이터의 비트열과 위상비교하고 그 결과로써 위상조정 즉, 클럭들의 위상이 빠르게 또는 느리게 되도록 일괄조정하여, 각 클럭이 상기 데이터비트들 중 차례로 대응되는 데이터비트의 중간시점(즉, 하나의 데이터 비트가 갖는 논리레벨구간의 중간시점, 이하 "데이타비트의 중점"이라 함)에서 라이징에지를 갖도록 고착(locking)시켜 입력 데이터의 샘플링에 사용되는 동기클럭으로 공급함을 특징으로 한다.
상기 위상조정 및 고착된 클럭들은 입력데이터의 샘플링시 순차적으로 입력되는 데이터비트들을 2n비트의 단위로 차례로 샘플링하는데 이용되며, 이때 각 클럭들은 대응되는 데이터비트들의 중간시점에서 라이징에지를 갖도록 동기되어 있기 때문에, 데이터비트가 가지는 논리레벨을 정확히 샘플링할 수 있게 된다.
이하 본 발명의 전반적인 이해를 돕기 위하여, 본 발명에 따른 바람직한 실시예를 첨부된 도면들을 참조하여 설명한다.
제2도에 본 발명에 따른 클럭 발생회로의 바람직한 실시예가 도시되어 있다. 제2도를 참조하면, 본 발명에 따른 클럭 발생회로는 입력되는 데이터비트열의 위상을 4개의 클럭들 CK0∼CK3을 이용하여 검출하는 위상차 검출부(18)와, 상기 위상차 검출부(18)에서 출력되는 출력신호 CTRL 및을 입력하여 입력성분중 고주파성분을 제거한 위상제어 신호 VCTL를 출력하는 루프필터(Loop Filter)(20)와, 동일한 주파수를 가지며 각각이(즉, 90도)의 위상지연을 차례로 갖는 4개의 클럭 CK0∼CK3을 출력하는 클럭발생부(22)와, 상기 루프필터(20)로부터 출력되는 위상제어신호 VCTL에 응답하여 클럭발생부(22)로부터 출력되는 클럭 CK0∼CK3의 위상지연을 제어하는 위상제어부(24)로 구성되어 있다. 상기 위상제어부(24)를 통과한 클럭 CK0∼CK3은 위상차검출부(18)로 입력됨과 동시에, 데이터 수신회로에 동기클럭으로 제공되어 각 클럭의 라이징에서 입력되는 데이터비트열중 1 비트씩 데이터를 순차적으로 샘플링하는데 사용된다.
제3도에서, 동일주파수를 갖는 클럭들 CK0∼CK3을 출력하는 클럭발생부(22)와, 위상제어신호 VCTL에 따라 상기 클럭들 CK0∼CK3의 위상지연을 제어하는 위상제어부(24)의 구성은 일반적으로 널리 알려진 공지의 기술이므로, 본 발명의 초점을 흐리지 않기 위하여 구체적인 설시를 생략한다.
제3도는 제2도에 도시한 위상차검출부(18)의 구체회로도이다. 제3도를 참조하면, CTRL신호를 출력하는 출력노드N1은 로드 R1에 접속되고,신호를 출력하는 출력노드N2은 로드 R2에 접속된다. 상기 로드 R1, R2는 대응되는 출력노드N1, N2에 전류를 공급하기 위한 부하수단으로, 예컨데 저항등을 이용하여 형성될 수 있다. 상기 출력노드 N1은 엔채널 트랜지스터(30)를 통하여 제1방전노드 N3에 연결되고 엔채널 트랜지스터(32)를 통하여 제2방전노드N4에 연결되며, 출력노드 N2는 엔채널 트랜지스터(34)를 통하여 제2방전노드 N4에 연결되고 엔채널 트랜지스터(36)를 통하여 제1방전노드 N3에 연결된다. 상기 엔채널 트랜지스터(30) 및 (34)는 게이트에가 인가되고, 엔채널 트랜지스터(32) 및 (36)는 게이트에 DATA 가 인가된다. 상기 DATA 및는 제2도에 도시한 클럭 발생회로에 입력되는 데이터 비트열 및 그 반전 비트열이다.
각 방전노드 N3 및 N4는, 클럭들 CK0∼CK3의 논리레벨에 대응하여 방전노드 N3 및 N4가 서로 교번적으로 전류원(45)에 연결되도록 하는 제1 내지 제4방전패스로 구성된 방전제어부(100)에 접속된다. 제1방전노드 N3은 채널이 직렬접속되고 게이트에 클럭 CK0 및 CK3을 각각 입력하는 엔채널 트랜지스터(37) 및 (38)로 이루어진 제1방전패스와, 채널이 직렬접속되고 게이트에 클럭 CK2 및 CK1을 각각 입력하는 엔채널 트랜지스터(39) 및 (40)으로 이루어진 제2방전패스를 통하여 전류원(45)에 접속된다. 제2방전노드 N4는, 채널이 직렬접속되고 게이트에 클럭 CK1 및 CK0을 각각 입력하는 엔채널 트랜지스터(41) 및 (42)로 이루어진 제3방전패스와, 채널이 직렬접속되고 게이트에 클럭 CK3 및 CK2를 각각 입력하는 엔채널 트랜지스터(43) 및 (44)로 이루어진 제4방전패스를 통하여 전류원(45)에 접속된다. 상기 전류원(45)은 전원공급시에는 항상 활성화되는 독립전류원으로, 방전노드 N3, N4로부터 접지단으로 향하는 방전경로를 형성시키는 작용을 갖는다.
제3도에서 각 엔채널 트랜지스터들은 게이트에 "1"논리(즉 논리하이레벨)가 인가될 때에 턴온되고, "0"논리(즉, 논리로우레벨)를 가질 때에 턴오프된다. 제3도에 도시한 위상차검출부(18)는 상기 클럭들의 라이징에지에서 입력데이터의 샘플링이 이루어지도록 하기 위하여, 각 클럭들은 대응되는 데이터비트의 중점에서 라이징에지를 가질 때에 위상이 고차될 수 있도록 설계되어 있다.
제4도는 제3도에 도시한 루프필터(20)의 구체회로도이다. 제4도를 참조하면, 루프필터(20)는, 전원전압Vcc에 연결된 전류원에 소오스가 접속되고 게이트에 상기 위상차검출부(18)에서 출력되는신호가 입력되는 피채널 트랜지스터(46)와, 상기 피채널 트랜지스터(46)의 드레인과 접지단사이에 채널이 접속되고 게이트가 드레인에 접속된 엔채널 트랜지스터(48)과, 상기 전류원에 소오스가 접속되고 게이트에 상기 위상차 검출부(18)에서 출력되는 CTRL신호가 입력되는 피채널 트랜지스터(50)와, 상기 엔채널 트랜지스터(48)의 게이트와 공통접속되는 엔채널 트랜지스터(52)와, 상기 엔채널 트랜지스터(52)의 드레인과 접지단 사이에 접속되는 캐패시터(54)로 구성되며, 상기 캐패시터(54)의 충전전압이 위상차를 제거하기 위한 위상제어신호VCTL로서 출력된다. 상기 제4도는 차동증폭기 및 부하소자인 커런트미러(current mirror)를 갖고 있으며, 그에 따라 입력되는 두 신호 CTRL 및의 논리레벨차에 비례하여 캐패시터(54)에 충전전류를 공급하거나 캐패시터의 충전전압을 방전시키는 작용을 갖는다.
제5도는 제4도의 동작파형도이다. 이제 제5도를 참조하여 본 발명에 따른 클럭 발생회로의 동작을 살펴본다. 설명의 편의상, 제5도에는 클럭 CK0∼CK3의 위상과 입력데이터와의 위상차에 따른 4가지 경우를 예로 들어 도시하였으며, 입력 데이터 비트는 일정주기로 "1"에서 "0"(또는 그 반대)의 레벨천이를 갖는 클럭이고 상기 클럭 CK0∼CK3의 4배의 주파수를 가지고 있는 경우를 예로 설명되어질 것이다.
위상차 검출기간 동안, 클럭발생부(22)에서는 동일주파수를 가지며 90도의 위상차를 갖는 4개의 클럭 CK0∼CK3이 출력됨에 따라, 제3도에 도시한 위상차검출부(18)에서 제1방전패스→제3방전패스→제2방전패스→제4방전패스의 순으로 이어지는 반복적인 방전패스가 형성되고 그에 의해 두 방전노드 N3 및 N4는 교번적으로 상기 클럭들의주기동안 방전동작을 갖게 된다. 그에 따라 입력데이터의 논리 레벨에 따라 출력노드 N1 및 N2의 논리레벨이 결정된다.
1. 클럭의 라이징에지가 대응 데이터비트의 중점에 일치되는 경우
제5도의 1)을 참조하여, 클럭의 라이징에지가 대응 데이터비트의 중점에 일치하는 경우 제3도의 동작을 살펴 본다. t0 시점에서, 입력 데이터비트는 "1"논리를 그 반전된 입력 데이터비트 DATA는 "0"논리를 가짐에 따라, 엔채널 트랜지스터(30) 및 (34)는 턴오프, 엔채널 트랜지스터(32), (36)은 턴온된다. t0∼t1사이에서 "1"논리를 갖는 클럭 CK0, CK3에 의해 제1방전패스가 형성된다. 그 결과로, 제1출력노드 N1은 방전패스가 형성되지 않으므로, 로드 R1으로부터 공급된 전류에 의해 "1"논리의 CTRL신호를 출력하고, 제2출력노드 N2는 엔채널 트랜지스터(36)를 통하여 제1방전패스와 연결됨에 따라 "0"논리의신호를 출력한다. 그러나, 제1방전패스가 형성되어 있는 t0∼t1사이에서 입력 데이터비트가 "0"논리로 천이함에 따라, 엔채널 트랜지스터(30) 및 (34)는 턴온, 엔채널 트랜지스터(32), (36)은 턴오프된다. 그 결과로, 제1출력 노드 N1이 제1방전패승와 연결됨에 따라 CTRL신호가 "0"논리로 천이되어 출력되고, 제2출력노드 N2는 제1방전패스와 차단됨에 따라 로드 R2로부터 공급되는 전류에 의해 CTRL신호가 "1"논리로 천이된다.
제3방전패스가 형성되는 시점 t1에서, 입력 데이터비트는 여전히 "0"논리를 유지하고 있다. 그에 따라, 제1출력노드 N1은 제3방전패스와 차단됨에 따라 로드 R1으로부터 공급되는 전류에 의해 CTRL신호가 "1"논리로 천이되고, 제2출력노드 N2는 엔채널 트랜지스터(34)를 통하여 제3방전패스와 연결됨에 따라 CTRL신호가 "0"논리로 천이되어 출력된다. 그러나, 제3방전패스가 형성되어 있는 t1∼t2 사이에서 입력 데이터 비트가 "1"논리로 천이함에 따라, 엔채널 트랜지스터(30) 및 (34)는 턴오프, 엔채널 트랜지스터(32), (36)은 턴온된다. 그 결과로, 제1출력노드 N1이 엔채널 트랜지스터(32)를 통하여 제3방전패스와 연결됨에 따라 CTRL신호가 "0"논리로 천이되고, 제2출력노드 N2는 제3방전패스와 차단됨에 따라 로드 R2로부터 공급되는 전류에 의해신호가 "1"논리로 천이된다.
제2방전패스가 형성되는 시점 t2에서, 입력 데이터비트는 여전히 "1"논리를 유지하고 있다. 그에 따라, 제1출력노드 N1은 제2방전패스와 차단됨에 따라 로드 R1으로부터 공급되는 전류에 의해 CTRL신호가 "1"논리로 천이되고, 제2출력노드 N2는 엔채널 트랜지스터(36)를 통하여 제2방전패스와 연결됨에 따라신호가 "0"논리로 천이된다. 그러나 제2방전패스가 형성되어 있는 t2∼t3 사이에서 입력 데이터비트가 "0"논리로 천이함에 따라, 엔채널 트랜지스터(30) 및 (34)는 턴온, 엔채널 트랜지스터(32), (36)은 턴오프된다. 그 결과로, 제1출력노드 N1이 엔채널 트랜지스터(30)을 통하여 제2방전패스와 연결됨에 따라신호가 "1"논리로 천이되고, 제2출력노드 N2는 제2방전패스와 차단됨에 따라 로드 R2로부터 공급되는 전류에 의해 CTRL신호가 "1"논리로 천이된다.
제4방전패스가 형성되는 시점 t3에서, 입력 데이터비트는 여전히 "0"논리를 유지하고 있다. 그에 따라, 제1출력노드 N1은 제4방전패스와 차단됨에 따라 로드 R1으로부터 공급되는 전류에 의해 CTRL신호가 "1"논리로 천이되고, 제2출력노드 N2는 엔채널 트랜지스터(34)를 통하여 제3방전패스와 연결됨에 따라신호가 "0"논리로 천이된다. 그러나, 제4방전패스가 형성되어 있는 t3∼t4 사이에서 입력 데이터비트가 "1"논리로 천이함에 따라, 엔채널 트랜지스터(30) 및 (34)는 턴오프, 엔채널 트랜지스터(32), (36)은 턴온된다. 그 결과로, 제1출력노드 N1이 엔채널 트랜지스터(32)를 통하여 제4방전패스와 연결됨에 따라 CTRL신호가 "0"논리로 천이되고, 제2출력노드 N2는 제4방전패스와 차단됨에 따라 로드 R2로부터 공급되는 전류에 의해신호가 "1"논리로 천이된다.
결국 상기한 동작에 의해, 위상차검출부(18)에서는 상기 입력 데이터의 최대 전송속도보다 2배의 주파수를 가지며 서로 교번적으로 반대의 논리를 가지는 CTRL신호 및신호가 출력되며, 이는 제4도에 도시한 루프필터(20)로 입력된다.
루프필터(20)에서는 상기 위상차검출부(18)의 출력신호들에 의해 캐패시터(54)의 충전 또는 방전동작을 지속적으로 반복하게 된다. 즉, CTRL신호가 "1"논리신호가 "0"논리로 입력되는 경우, 피채널 트랜지스터(46)의 게이트에 인가되는 전압이 피채널 트랜지스터(50)에 인가되는 전압보다 더 낮기 때문에, 피채널 트랜지스터(46)가 턴온되고 그 결과로 엔채널 트랜지스터(52)의 채널을 통하여 캐패시터(54)로부터 접지단으로 방전이 이루어진다. 반대로, CTRL신호가 "0"논리, CTRL신호가 "1"논리로 입력되는 경우, 피채널 트랜지스터(46)의 게이트에 인가되는 전압이 피채널 트랜지스터(50)에 인가되는 전압보다 더 높기 때문에 피채널 트랜지스터(46)은 턴오프, 피채널 트랜지스터(50)는 턴온되고, 그 결과로 엔채널 트랜지스터(52)는 턴오프되고 캐패시터(54)에는 피채널 트랜지스터(48)의 채널을 통하여 충전전류가 공급된다.
이때 상기 입력신호들 CTRL 신호 및신호가 고주파수를 갖고 있기 때문에 상기한 충전 및 방전 동작에 따른 캐패시터(54)의 출력전압의 변동은 무시되며, 그에 따라 위상제어신호 VCTL은 초기의 일정레벨을 유지한다.
따라서, 위상제어부(24)는 클럭발생부(22)로부터 공급되는 클럭들 CK0∼CK3의 위상을 제어하는 동작을 갖지 않는다. 그에 따라 상기 클럭들 CK0∼CK3의 위상은 고착(locking)되고, 이 클럭들에 의해 입력데이타로부터 각 비트의 논리를 샘플링 하게 된다.
2. 클럭의 라이징에지가 대응 데이터비트의 라이징에지와 일치하는 경우
제5도의 2)를 참조하여, 클럭의 라이징에지가 대응 데이터비트의 라이징에지와 일치할 경우의 제3도의 동작을 살펴 본다. t0시점에서, 입력 데이터비트는 "1"논리를 그 반전된 입력 데이터비트 DATA는 "0"논리를 가짐에 따라, 엔채널 트랜지스터(30) 및 (34)는 턴오프, 엔채널 트랜지스터(32), (36)은 턴온된다. t0∼t1사이에서 상기 DATA는 "1"논리를는 "0"논리를 유지한다. 상기 t0 시점에서 "1"논리를 갖는 클럭 CK0, CK3에 의해 제1방전패스가 형성되고 그 결과로 제1출력노드 N1은 방전패스가 형성되지 않으므로 로드 R1으로부터 공급된 전류에 의해 "1"논리의 CTRL신호를 출력하고, 제2출력노드 N2는 엔채널 트랜지스터(36)를 통하여 제1방전패스와 연결됨에 따라 "0"논리의신호를 출력한다.
제3방전패스가 형성되는 시점 t1에서, 입력 데이터비트가 "0"논리로 천이함에 따라, 엔채널 트랜지스터(30) 및 (34)는 턴온, 엔채널 트랜지스터(32), (36)은 턴오프된다. 그 결과로, 제1출력노드 N1은 제3방전패스와 차단됨에 따라 계속 "1"논리의 CTRL신호를 출력하고, 제2출력노드 N2는 엔채널 트랜지스터(34)를 통하여 제3방전패스와 연결됨에 따라 계속 "0"논리의신호를 출력한다.
제2방전패스가 형성되는 시점 t2에서, 입력 데이터비트는 "1"논리로 천이되고, 그 결과로 제1출력노드 N1은 제2방전패스와 차단됨에 따라 계속 "1"논리의 CTRL신호를 출력하고, 제2출력노드 N2는 엔채널 트랜지스터(36)을 통하여 제2방전패스와 연결됨에 따라 계속 "0"논리의신호를 출력한다.
제4방전패스가 형성되는 시점 t3에서, 입력 데이터비트는 "0"논리로 천이되고, 그에 따라 제1출력노드 N1은 제4방전패스와 차단됨에 따라 계속 "1"논리의 CTRL신호를 출력하고, 제2출력노드 N2는 엔채널 트랜지스터(34)를 통하여 제4방전패스와 연결됨에 따라 계속 "0"논리의신호를 출력한다.
결국 상기한 동작에 의해 위상차검출부(18)에서는 "1"논리를 유지하는 CTRL신호 및 "0"논리를 유지하는신호가 출력되며, 이는 제4도에 도시한 루프필터(20)로 입력된다. 루프필터(20)에서는 CTRL신호가 "1"논리,신호가 "0"논리로 입력되기 때문에, 피채널 트랜지스터(46)의 게이트에 인가되는 입력이 피채널 트랜지스터(50)의 게이트에 인가되는 입력보다 낮기 때문에, 엔채널 트랜지스터(52)가 턴온되어 캐패시터(54)로부터 접지단으로 방전이 이루어진다. 따라서 위상제어신호 VCTL의 레벨이 점차 낮아지게 된다.
이에 따라, 위상제어부(24)는 클럭발생부(22)로부터 공급되는 클럭들 CK0∼CK3의 위상이 지연되도록 제어하는 동작을 갖게 되며, 그 결과 클럭의 라이징에지가 대응 데이터비트의 중점에 일치되도록 조정된다. 클럭들의 위상지연 조정이 완료되면 전술한 제5도의 1)과 마찬가지로 상기 클럭들 CK0∼CK3의 위상은 고착되고, 이 클럭들에 의해 데이터 수신회로에서 입력데이타로부터 각 비트의 논리를 샘플링하게 된다.
제5도의 3)에는 클럭의 라이징에지가 대응 데이터비트의 라이징에지보다 앞서 경우의 위상차검출부(18)에서 출력되는 CTRL신호 및신호의 파형도가 도시되어 있다. 클럭의 라이징에지가 대응 데이터비트의 라이징에지보다 앞서는 경우는 전술한 뒤지는 경우와 유사하며, 이 경우에는 입력 데이터 전송속도의 2배의 주파수를 가지며 서로 교번적으로 천이되는 CTRL신호 및신호가 출력된다. 따라서 각 클럭들 CK0∼CK3의 위상은 고착되며, 이는 전술한 제5도의 1)에 대한 설명을 참조하면 당분야의 통상지식인이 명확히 이해가능한 사항이므로 더 이상의 설시를 생략한다.
3. 클럭의 라이징에지가 대응 데이터비트의 폴링에지와 일치하는 경우
제5도의 4)에 클럭의 라이징에지가 대응 데이터비트의 라이징에지가 아닌 폴리에지에서 일치하는 경우에 따른 출력신호 CTRL 및의 파형도가 도시되어 있다. 제5도의 4)를 참조하면, 제1방전패스가 형성되는 t0시점에서, 입력 데이터비트 DATA는 "0"논리를 그 반전된 입력 데이터비트 DATA는 "1"논리를 가짐에 따라, 엔채널 트랜지스터(30) 및 (34)는 턴온, 엔채널 트랜지스터(32), (36)은 턴오프된다. t0∼t1사이에서 상기 DATA SMS "0"논리를는 "1"논리를 유지한다. 제1방전패스가 형성됨에 따라 제1출력노드 N1은 엔채널 트랜지스터(30)을 통하여 제1방전패스에 연결되므로 CTRL신호가 "0"논리로 출력되고, 제2출력노드 N2는 제1방전패스와 차단됨에 따라 로드 R2로부터 공급된 전류에 의해신호가 "1"논리로 출력된다.
제3방전패스가 형성되는 시점 t1에서, 입력 데이터비트가 "1"논리로 천이함에 따라, 엔채널 트랜지스터(30) 및 (34)는 턴오프, 엔채널 트랜지스터(32), (36)은 턴온된다. 그 결과로, 제1출력노드 N1은 제3방전패스와 연결됨에 따라 계속 "0"논리의 CTRL신호를 출력하고, 제2출력노드 N2는 제3방전패스와 차단됨에 따라 계속 "1"논리의신호를 출력한다.
제2방전패스가 형성되는 시점 t2에서, 입력 데이터비트는 "0"논리로 천이되고, 그 결과로 제1출력노드 N1은 엔채널 트랜지스터(30)를 통하여 제2방전패스와 연결됨에 따라 계속 "0"논리의 CTRL신호를 출력하고, 제2출력노드 N2는 제2방전패스와 차단됨에 따라 계속 "1"논리의신호를 출력한다.
제4방전패스가 형성되는 시점 t3에서, 입력 데이터비트는 "1"논리로 천이되고, 그에 따라 제1출력노드N1은 엔채널 트랜지스터(32)를 통해 제4방전패스와 연결됨에 따라 계속 "0"논리의 CTRL신호를 출력하고, 제2출력노드 N2는 제4방전패스와 차단됨에 따라 계속 "1"논리의신호를 출력한다.
결국, 상기한 동작에 의해 위상차검출부(18)에서는 "0"논리를 유지하는 CTRL신호 및 "1"논리를 유지하는신호가 출력되며, 이는 제4도에 도시한 루프필터(20)로 입력된다. 루프필터(20)에서는 CTRL신호가 "0"논리,신호가 "1"논리로 입력되기 때문에, 피채널 트랜지스터(50)의 게이트에 인가되는 입력이 피채널 트랜지스터(46)의 게이트에 인가되는 전압보다 상대적으로 낮은 레벨이므로, 엔채널 트랜지스터(52)가 턴오프되고, 그 결과로 피채널 트랜지스터(50)의 채널을 통하여 캐패시터(54)에 충전전류를 공급하게 된다. 따라서, 위상제어신호 VCTL의 레벨이 점차 높아지게 된다.
이에 따라, 위상제어부(24)는 클럭발생부(22)로부터 공급되는 클럭들 CK0∼CK3의 시간지연을 단축시켜 라이징에지가 앞서도록 제어하는 동작을 갖게 되며, 그 결과로 클럭의 라이징에지가 대응 데이터비트의 중점에 일치하도록 조정된다. 위상지연의 조정이 완료되면 상기 클럭들 CK0∼CK3의 위상은 고착되고, 이 클럭들에 의해 입력 데이터로부터 각 데이터비트의 논리를 샘플링하게 된다.
따라서, 본 발명에 따른 클럭발생회로에 따르면, 각 클럭들이 대응 데이터비트의 중점에서 라이징에지를 갖도록 자동적으로 조절됨에 따라, 이 클럭들을 이용하여 데이터를 샘플링할 시 정확한 데이터레벨의 추출이 달성된다.
또한, 본 발명의 다른 실시예로서, 제2도에 도시한 동일 주파수를 갖는 클럭들 CK0∼CK3을 출력하는 클럭발생부(22) 및 위상제어신호 VCTL에 따라 상기 클럭들이 각각의 일정한 위상지연을 갖도록 제어하는 위상제어부(24)의 구성을, 상기 위상제어신호 VCTL에 주파수 변환되어 대응 데이터비트의 중점에서 라이징에지를 갖도록 제어되며 각각의 위상지연을 차례로 가지는 4개의 클럭을 출력하는 전압제어발진기로 대체하여도 동일한 효과를 얻을 수 있다. 이 경우에는 루프필터(20)의 캐패시터(54)가 저항소자를 통하여 위상제어신호 출력노드와 접속되도록 구성함으로써 상기 전압제어발진기의 공진현상을 방지할 수 있다.
상술한 바와 같이, 본 발명에 따르게 되면 고속으로 전송되는 입력 데이터에 위상동기되어지며 각각의 위상이의 위상차를 가지는 2n(n은 자연수)개의 비교적 저주파수를 갖는 클럭들의 발생이 가능하며, 이를 이용하여 데이터 샘플링을 행할 시 높은 전송속도로 입력되어지는 데이터비트열의 샘플링이 용이하게 달성되어질 수 있다. 따라서 종래의 기술에서와 같이, 높은 전송속도로 입력되어지는 데이터비트열의 샘플링을 위한 고주파수의 클럭이 요구되지 않는 장점을 갖는다.
전술한 본 실시예에서는 4개의 클럭을 발생하고 이를 입력하는 대응 데이터비트의 중점에 일치시키는 예를 들어 설시하였으나, 상기 클럭들의 수는 적어도 2이상인 짝수로 설정가능하며, 이때 클럭들의 수가 많은 경우가 적은 경우에 비해 더 낮은 주파수의 클럭을 이용할 수 있다. 이 경우, 바람직하기로는, 클럭들의 주파수는 입력되는 데이터비트열이 갖는 최대전송속도의로 설정하는 것이 더욱 고품질의 데이타수신이 가능함은 당분야의 통상지식인에게는 자명할 것이다.

Claims (12)

  1. 입력되는 데이터비트열을 추출하기 위한 동기클럭을 발생하는 디지탈 통신시스템의 클럭발생회로에 있어서, 소정의 동일주파수를 가지며 각각의 위상이의 위상지연을 갖는 2n개의 클럭들을 출력하는 클럭발생부(22)와, 입력되는 데이터비트열의 위상과 상기 2n개의 클럭들의 위상을 비교하여 그 위상차를 검출하는 위상차검출부(18)와, 상기 위상차검출부(18)에서 출력되는 위상차에 응답하여 위상제어신호를 출력하는 루프필터(20)와, 상기 위상제어신호에 응답하여 클럭발생부(22)로부터 출력되는 클럭들의 위상지연을 제어하여 대응 데이터비트의 중점에서 라이징에지를 갖도록 조정하여 출력하는 위상제어부(24)로 구성됨을 특징으로 하는 디지탈 통신시스템의 클럭발생회로.
  2. 제1항에 있어서, 상기 위상차검출부(18)가, 동작전압을 공급하는 제1로드(R1)에 접속되고 제1검출신호(CTRL)를 출력하며 상기 입력 데이터비트의 논리레벨에 따라 제1방전노드(N3) 또는 제2방전노드(N4)에 선택적으로 접속되는 제1출력노드(N1)와, 동작전압이 공급되는 제2로드(R2)에 접속되고 제2검출신()를 출력하며 상기 제1출력노드(N1)와 반대로 제1방전노드(N3) 또는 제2방전노드(N4)에 선택적으로 접속되는 제2출력노드(N2)와, 상기 클럭들의 논리레벨에 대응하여 제1방전노드(N3) 및 제2방전노드(N4)가 교번적으로 접지단에 연결되도록 방전경로를 형성하는 방전제어부(100)를 구비함을 특징으로 하는 디지탈 통신시스템의 클럭발생회로.
  3. 제2항에 있어서, 상기 방전제어부(100)가, 각각의 일단이 제1 및 제2방전노드(N3, N4)에 n개씩 병렬접속된 2n개의 방전패스들과, 상기 방전패스들의 타단과 접지단 사이에 형성된 전류원(45)으로 구성되며, 상기 클럭들의 논리레벨에 대응하여 제1방전노드(N3)측에 접속된 어느하나의 방전패스와 제2방전노드(N4)측에 접속된 어느 하나의 방전패스가 서로 교번적으로 방전경로를 형성함을 특징으로 하는 디지탈 통신시스템의 클럭발생회로.
  4. 제1항에 있어서, 상기 루프필터(20)가, 상기 제1검출신호(CTRL) 및 제2검출신호()를 비교입력으로 갖는 차동증폭기 및 부하소자인 커런트 미러와, 상기 커런트 미러의 출력노드에 접속되며 그에 따른 충전전압을 위상제어신호(VCTL)로 출력하는 캐패시터(54)로 구성됨을 특징으로 하는 디지탈 통신시스템의 클럭발생회로.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 클럭들의 주파수는 입력데이타가 갖는 최대전송속도의임을 특징으로 하는 디지탈 통신시스템의 클럭발생회로.
  6. 수신된 데이터비트열로부터 데이터를 샘플링하기 위한 동기클럭을 출력하는 디지탈 통신시스템의 클럭발생회로에 있어서, 위상제어신호에 주파수 변환되며 서로의 위상차를 차례로 갖는 2n개의 클럭들을 데이터수신부의 수신동기클럭으로 제공하는 전압제어발진기와, 입력되는 데이터비트열의 위상과 상기 2n개의 클럭들의 위상차를 검출하는 위상차검출부(18)와, 상기 위상차검출부(18)에서 출력되는 위상차신호에 응답하여 상기 클럭들의 라이징에지가 대응 데이터비트의 중점에 일치하도록 제어하는 상기 위상제어신호를 상기 전압제어발진기에 공급하는 루프필터로 구성됨을 특짐으로 하는 디지탈 통신시스템의 클럭발생회로.
  7. 제6항에 있어서, 상기 위상차검출부(18)가, 동작전압을 공급하는 제1로드(R1)에 접속되고 제1검출신호(CTRL)를 출력하며 상기 입력 데이터비트의 논리레벨에 따라 제1방전노드(N3) 또는 제2방전노드(N4)에 선택적으로 접속되는 제1출력노드(N1)와, 동작전압이 공급되는 제2로드(R2)에 접속되고 제2검출신호()를 출력하며 상기 제1출력노드(N1)와 반대로 제1방전노드(N3) 또는 제2방전노드(N4)에 선택적으로 접속되는 제2출력노드(N2)와, 상기 클럭들의 논리레벨에 대응하여 제1방전노드(N3) 및 제2방전노드(N4)가 교번적으로 접지단에 연결되도록 방전경로를 형성하는 방전제어부(100)를 구비함을 특징으로 하는 디지탈 통신시스템의 클럭발생회로.
  8. 제7항에 있어서, 상기 방전제어부(100)가, 각각의 일단이 제1 및 제2방전노드(N3, N4)에 n개씩 방전패스들과, 상기 방전패스들의 타단과 접지단 사이에 형성된 전류원(45)으로 구성되며, 상기 클럭들의 논리레벨에 대응하여 제1방전노드(N3)측에 접속된 어느 하나의 방전패스와 제2방전노드(N4)측에 접속된 어느 하나의 방전패스가 서로 교번적으로 방전경로를 형성함을 특징으로 하는 디지탈 통신시스템의 클럭발생회로.
  9. 제6항에 있어서, 상기 루프필터(20)가, 상기 제1검출신호(CTRL) 및 제2검출신호()를 비교입력으로 갖는 차동증폭기 및 부하소자인 커런트 미러와, 위상제어신호가 출력되는 상기 커런트 미러의 출력노드와 저항을 통하여 접속되는 캐패시터(54)로 구성됨을 특징으로 하는 디지탈 통신시스템의 클럭발생회로.
  10. 제6항내지 제9항중 어느 한 항에 있어서, 상기 클럭들의 주파수는 입력데이터가 갖는 최대전송속도의임을 특징으로 하는 디지탈 통신시스템의 클럭발생회로.
  11. 입력되는 데이터비트열로부터 데이터수신을 위한 동기클럭을 발생하는 디지탈 통신시스템의 클럭발생방법에 있어서, 소정의 동일주파수를 가지며 각각의 위상이의 위상지연을 차례로 가지는 2n개의 클럭들을 출력하는 과정과, 입력되는 데이터비트열의 위상과 상기 2n개의 클럭들의 위상차를 검출하는 과정과, 상기 위상차에 따라 위상지연을 제어하기 위한 위상제어신호를 출력하는 과정과, 상기 위상제어신호에 응답하여 상기 클럭들의 라이징에지가 대응되는 데이터비트의 중점에 일치되도록 위상지연을 조정하는 과정으로 구성됨을 특징으로 하는 디지탈 통신시스템의 클럭발생방법.
  12. 제11항에 있어서, 상기 클럭들의 주파수는 입력데이타가 갖는 최대전송속도의임을 특징으로 하는 디지탈 통신시스템이 클럭발생방법.
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Families Citing this family (63)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07336342A (ja) * 1994-06-13 1995-12-22 Fujitsu Ltd クロック再生回路
DE4444601C1 (de) * 1994-12-14 1996-07-11 Sgs Thomson Microelectronics Verfahren und Vorrichtung zur empfängerseitigen RDS-Phasensynchronisation
US5850422A (en) * 1995-07-21 1998-12-15 Symbios, Inc. Apparatus and method for recovering a clock signal which is embedded in an incoming data stream
JP2817676B2 (ja) * 1995-07-31 1998-10-30 日本電気株式会社 Ｐｌｌ周波数シンセサイザ
EP0758171A3 (en) * 1995-08-09 1997-11-26 Symbios Logic Inc. Data sampling and recovery
US5790612A (en) * 1996-02-29 1998-08-04 Silicon Graphics, Inc. System and method to reduce jitter in digital delay-locked loops
SE506470C2 (sv) * 1996-04-29 1997-12-22 Ericsson Telefon Ab L M Förfarande och anordning för klockåtervinning ur en datasignal
US5844436A (en) * 1996-11-06 1998-12-01 Northern Telecom Ltd. Method of recovering a sampling clock in a framed data communications format with reduced phase jitter and wander
US5978379A (en) 1997-01-23 1999-11-02 Gadzoox Networks, Inc. Fiber channel learning bridge, learning half bridge, and protocol
EP0869618B1 (fr) * 1997-04-02 2006-06-07 Koninklijke Philips Electronics N.V. Dispositif de resynchronisation
US6115439A (en) * 1997-11-14 2000-09-05 Texas Instruments Incorporated Free running digital phase lock loop
JP3189774B2 (ja) * 1998-01-28 2001-07-16 日本電気株式会社 ビット同期回路
US6275259B1 (en) * 1998-02-02 2001-08-14 International Business Machines Corporation Digital automatic gain control circuit for image system
US6389090B2 (en) * 1998-02-06 2002-05-14 3Com Corporation Digital clock/data signal recovery method and apparatus
US6078630A (en) * 1998-04-23 2000-06-20 Lucent Technologies Inc. Phase-based receiver with multiple sampling frequencies
US6374361B1 (en) 1998-04-23 2002-04-16 Silicon Image, Inc. Skew-insensitive low voltage differential receiver
US6147531A (en) * 1998-07-09 2000-11-14 Analog Devices, Inc. Sampled delay locked loop insensitive to clock duty cycle
US7430171B2 (en) 1998-11-19 2008-09-30 Broadcom Corporation Fibre channel arbitrated loop bufferless switch circuitry to increase bandwidth without significant increase in cost
JP3196844B2 (ja) * 1998-12-17 2001-08-06 日本電気株式会社 位相調整回路
US6356160B1 (en) 1999-07-02 2002-03-12 Xilinx, Inc. Phase lock loop and automatic gain control circuitry for clock recovery
WO2000038324A1 (en) * 1998-12-22 2000-06-29 Xilinx, Inc. Pll and gain control for clock recovery
US6650720B1 (en) 1998-12-22 2003-11-18 Xilinx, Inc. Phase lock loop and transconductance circuit for clock recovery
KR100319890B1 (ko) * 1999-01-26 2002-01-10 윤종용 지연동기루프 및 이에 대한 제어방법
JP2001142914A (ja) * 1999-11-10 2001-05-25 Fujitsu Ltd 経路探索方法及び記憶媒体
US6366135B1 (en) * 1999-12-23 2002-04-02 Cypress Semiconductor Corp. Data frequency detector
US6310521B1 (en) 1999-12-23 2001-10-30 Cypress Semiconductor Corp. Reference-free clock generation and data recovery PLL
US6683930B1 (en) 1999-12-23 2004-01-27 Cypress Semiconductor Corp. Digital phase/frequency detector, and clock generator and data recovery PLL containing the same
DE10007783A1 (de) * 2000-02-21 2001-08-23 Rohde & Schwarz Verfahren und Anordnung zur Daten- und Taktrückgewinnung bei einem biphase-codierten Datensignal
EP1277304B1 (en) * 2000-04-28 2009-07-01 Broadcom Corporation High-speed serial data transceiver systems and related methods
US20030038681A1 (en) * 2000-06-02 2003-02-27 Masoud Djafari System and method of digital tuning a voltage controlled oscillator
US6987817B1 (en) * 2000-07-17 2006-01-17 Lsi Logic Corporation Digital clock recovery PLL
US6983047B1 (en) * 2000-08-29 2006-01-03 Lucent Technologies Inc. Echo canceling system for a bit pump and method of operating the same
US6894989B1 (en) 2000-08-29 2005-05-17 Agere Systems Inc. Separation circuit for an echo canceling system and method of operating the same
US6973146B1 (en) * 2000-08-29 2005-12-06 Lucent Technologies Inc. Resampler for a bit pump and method of resampling a signal associated therewith
US6472913B2 (en) 2001-01-26 2002-10-29 Oki Electric Industry Co., Ltd Method and apparatus for data sampling
US7133480B2 (en) * 2001-03-09 2006-11-07 Leica Geosystems Inc. Method and apparatus for processing digitally sampled signals at a resolution finer than that of a sampling clock
US6985550B2 (en) * 2001-04-30 2006-01-10 Agere Systems Inc. Jitter control processor and a transceiver employing the same
US6441656B1 (en) * 2001-07-31 2002-08-27 Sun Microsystems, Inc. Clock divider for analysis of all clock edges
US6380776B1 (en) * 2001-08-21 2002-04-30 Lsi Logic Corporation Electrical signal synchronization
US6873195B2 (en) * 2001-08-22 2005-03-29 Bigband Networks Bas, Inc. Compensating for differences between clock signals
US6941484B2 (en) * 2002-03-01 2005-09-06 Intel Corporation Synthesis of a synchronization clock
JP3761481B2 (ja) * 2002-03-26 2006-03-29 株式会社東芝 同期回路
US6795510B2 (en) * 2002-04-12 2004-09-21 Thomson Licensing S.A. Apparatus and method for symbol timing recovery
TWI298223B (en) * 2002-11-04 2008-06-21 Mstar Semiconductor Inc Data recovery circuit, phase detection circuit and method for detecting and correcting phase conditions
US7127629B2 (en) * 2003-06-03 2006-10-24 Intel Corporation Redriving a data signal responsive to either a sampling clock signal or stable clock signal dependent on a mode signal
JP3960271B2 (ja) * 2003-07-02 2007-08-15 ソニー株式会社 位相誤差判定方法、デジタルｐｌｌ装置
US7453968B2 (en) * 2004-05-18 2008-11-18 Altera Corporation Dynamic phase alignment methods and apparatus
US7643576B2 (en) * 2004-05-18 2010-01-05 Avago Technologies General Ip (Singapore) Pte. Ltd. Data-signal-recovery circuit, data-signal-characterizing circuit, and related integrated circuits, systems, and methods
JP4703997B2 (ja) * 2004-09-28 2011-06-15 富士通セミコンダクター株式会社 半導体集積回路
DE102005018950B4 (de) * 2004-12-01 2011-04-14 Wired Connections LLC, Wilmington Vorrichtung und Verfahren zur Phasensynchronisation mit Hilfe eines Mikrocontrollers
US7920665B1 (en) 2005-09-28 2011-04-05 Cypress Semiconductor Corporation Symmetrical range controller circuit and method
US20070223639A1 (en) * 2006-03-22 2007-09-27 Reinhold Unterricker Phase-locked loop
DE112007000767B4 (de) * 2006-03-31 2010-06-24 Anritsu Corp., Atsugi-shi Datenentscheidungsvorrichtung und Fehlermessvorrichtung
US7728675B1 (en) 2006-03-31 2010-06-01 Cypress Semiconductor Corporation Fast lock circuit for a phase lock loop
FR2901930B1 (fr) * 2006-05-31 2008-09-05 Valeo Equip Electr Moteur Procede et dispositif de generation de signaux binaires dephases et leur utilisation
JP2009231896A (ja) * 2008-03-19 2009-10-08 Fujitsu Ltd 受信装置および受信方法
US7496166B1 (en) * 2008-04-29 2009-02-24 International Business Machines Corporation Dual clock spread for low clock emissions with recovery
US20100060557A1 (en) * 2008-09-10 2010-03-11 Himax Technologies Limited Data de-skew block device and method of de-skewing transmitted data
JP6036097B2 (ja) * 2012-09-27 2016-11-30 セイコーエプソン株式会社 立体視眼鏡制御装置、表示装置および立体視眼鏡制御方法
US9350527B1 (en) * 2015-03-24 2016-05-24 Sony Corporation Reception unit and receiving method
US10411716B2 (en) * 2016-06-06 2019-09-10 Richwave Technology Corp. Subsampling motion detector for detecting motion of object under measurement
CN109217869B (zh) * 2017-07-03 2024-04-05 美国莱迪思半导体公司 Pll相位旋转器系统和方法
US11233576B2 (en) * 2017-12-12 2022-01-25 Mitsubishi Electric Corporation Optical communication device and control method

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4494021A (en) * 1982-08-30 1985-01-15 Xerox Corporation Self-calibrated clock and timing signal generator for MOS/VLSI circuitry
US4584695A (en) * 1983-11-09 1986-04-22 National Semiconductor Corporation Digital PLL decoder
US4821297A (en) * 1987-11-19 1989-04-11 American Telephone And Telegraph Company, At&T Bell Laboratories Digital phase locked loop clock recovery scheme
US5185768A (en) * 1990-10-09 1993-02-09 International Business Machines Corporation Digital integrating clock extractor
US5132633A (en) * 1991-05-21 1992-07-21 National Semiconductor Corporation PLL using a multi-phase frequency correction circuit in place of a VCO
US5239561A (en) * 1991-07-15 1993-08-24 National Semiconductor Corporation Phase error processor
US5245637A (en) * 1991-12-30 1993-09-14 International Business Machines Corporation Phase and frequency adjustable digital phase lock logic system

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