KR100197563B1 - 동기 지연라인을 이용한 디지탈 지연 동기루프 회로 - Google Patents

Abstract

상기 디지탈 지연 동기 루프 회로는 외부로부터 입력되는 시스템 클럭 CLK을 소정 지연 버퍼링하여 제1클럭으로 출력하는 지연버퍼와, 상기 제1클럭을 소정 지연하여 제2클럭으로 출력하는 메인 지연기와, 상기 제2클럭을 미리 설정된 단위 길이로 지연하여 출력하는 다수의 단위 지연기들의 직렬 결합으로 구성된 제1지연라인과, 상기 제1클럭을 미리 설정된 단위 길이로 지연하여 출력하는 다수의 단위 지연기들의 직렬 결합으로 구성된 제2지연라인과, 상기 제2지연라인내의 단위 지연기들 각각의 출력 노드와 상기 내부 클럭 노드의 사이에 각각 접속된 다수의 스위치를 가지며 각각의 제어단자로 입력되는 인에이블신호의 활성화에 응답하여 해당 단위 지연 길이 만큼 지연된 제1클럭을 내부 클럭 노드로 출력하는 스위칭 수단과, 상기 제1지연라인내의 다수의 단위 지연기들의 각각의 출력노드와 상기 스위칭 수단내 다수의 스위치들의 인에이블단자 사이에 접속되며 상기 제1클럭의 위상과 상기 제1지연라인내 다수의 단위 지연기들로부터 각각 출력되는 클럭들중 적어도 하나의 위상이 일치될 때 응답하여 해당 스위치의 인에이블 단자를 활성화시키는 지연 위상 비교 검출 수단을 구비하여 구성된다.

Description

동기 지연라인을 이용한 디지탈 지연 동기 루프 회로

제1도는 종래의 기술에 의한 위상 동기 루프를 이용한 클럭 동기 회로.

제2도는 본 발명에 따른 동기 지연라인을 이용한 디지탈 지연 동기 루프의 블럭도.

제3도는 본 발명에 따른 제2도의 동작을 개략적으로 설명하기 위한 동작 타이밍도.

제4도는 본 발명의 구체적인 실시예에 따른 디지탈 지연 동기 루프의 상세회로도.

제5도는 제4도에 도시된 동기 지연라인의 동작을 설명하기 위한 동작 타이밍도.

제6도는 본 발명에 의한 동기 지연라인을 이용한 디지탈 지연 동기 루프 회로의 모의실험 결과를 도시한 파형도.

본 발명은 외부로부터 공급되는 시스템 클럭에 의해 구동되는 동기 반도체 메모리 장치에 관한 것으로, 특히 동기 반도체 메모리 장치 내에 사용되는 내부 클럭을 상기 외부 시스템 클럭에 동기 시키기 위한 디지탈 지연 동기 루프(Digital Locked Loop) 회로에 관한 것이다. 통상적으로 동기 반도체 메모리 장치는 시스템의 외부로부터 공급되는 시스템 클럭 CLK과 상기 시스템 클럭 CLK를 칩내부에서 필요로 하는 클럭 PCLK으로 출력하는 클럭버퍼를 가지고 있다.

이때, 상기 클럭 버퍼의 출력은 칩내의 각 디바이스로 공급되어 외부 시스템 클럭에 동기 되도록 한다. 그러나, 상기와 같은 클럭버퍼는 단순히 외부로부터 공급되는 시스템 클럭 CLK를 버퍼링하여 칩의 내부에서 필요로 클럭 PCLK_M으로 공급하므로써 외부 시스템 클럭 CLK과 클럭 PCLK_M과의 지연차가 필연적으로 발생된다.

상기와 같은 위상차의 발생에 따라 외부 시스템 클럭 CLK에 의한 칩 내부의 동작은 항상 상기 위상차만큼 늦게 동작하게 된다. 따라서, 외부로부터 공급되는 시스템 클럭 CLK과 동일한 동작 속도를 가지기 위한 클럭 PCLK, 즉, 외부로부터 공급되는 시스템 클럭 CLK에 완전히 동기되어 상기 시스템 클럭 CLK와 위상차가 0인 클럭 PCLK을 만들기 위한 연구가 계속 진행되어 왔다.

상기와 같은 문제점을 해결하기 위한 기존의 대표적인 방법으로 위상 동기 루프(Phase locked loop: PLL)와 지연 동기 루프(Delay locked loop: DLL)등을 사용하여 외부 시스템 클럭 CLK과 내부 클럭 PCLK간의 스큐(Skew)를 최소화하는 것이었다. 상기와 같은 회로들중, PLL의 회로는 이미 이 기술분야에서 공지된 회로로서, 그 개략적인 구성을 살피면 하기 제1도와 같다.

제1도는 종래의 기술에 의한 위상 동기 루프를 이용한 클럭 동기 회로로서, 이의 구성 및 그 동작은 하기와 같다.

지금, 외부 클럭 CLK과 내부 클럭 PCLK이 위상 검출기 12로 입력되면, 상기 위상 검출기 12는 상기 외부 클럭 CLK과 내부 클럭 PCLK의 위상을 비교하여 상기 두 신호의 위상차를 검출하여 루프 필터 14에 공급한다. 상기 루프 필터 14는 상기 위상차 검출 신호를 저역 필터링하여 이에 대응하는 레벨의 직류전압 V(t)를 발생하여 출력단자에 접속된 전압 제어 발진기 16에 공급한다. 상기 전압 제어 발진기 16은 상기 루프 필터 14로부터 출력되는 제어전압 V(t)의 레벨에 대응하는 주파구를 갖는 내부 클럭 PCLK을 발생하여 출력한다.

즉, 상기 제1도와 같이 구성된 PLL회로는 외부 클럭 CLK와 내부 클릭 PCLK간의 위상차가 포지티브 값으로 발생되면 V(t)의 레벨이 양의 레벨로 상승되어 전압 제어 발진기 16으로부터 출력되는 주기가 빨라져 상기 위상차가 줄어들게 된다. 만약, 상기 위상 검출기 12로부터 출력되는 위상차의 값이 네가티브의 값을 가지게 되면 루프 필터 14로부터 출력되는 전압 V(t)의 레벨이 감소되어 전압 제어 발진기 16으로부터 출력되는 주파수의 주기를 느리게 하여 궁극적으로 외부클럭과 내부클럭 PCLK이 같아지게 한다.

위 제1도에서, 전압 제어 발진기 16의 구성 대신에 전압의 레벨에 따라 지연량이 가변되는 전압 제어 지연기(Voltage Controlled Delay)를 상용할 경우, DLL이라 한다.

그러나, 상기와 같은 PLL, DLL등을 이용하는 종래의 클럭 동기 방법은 하기와 같은 단점이 있어왔다. 첫째로, 외부 클럭 CLK과 내부 클럭 PCLK이 일치하는데 걸리는 시간(locking time)이 길어 SDRAM에 이용시 데이타 억세스 타임이 길게되는 문제를 야기시킨다. 즉, 슬로우 엑퀴지션 타임(slow acquisition time)이 문제시된다. 이와 같은 문제는 외부 클럭 CLK의 주파수가 변화하는 경우 수 ㎲의 시간이 필요함에 따라 동작에 제약을 가져오게 된다. 둘째로는, 상기와 같은 문제점 때문에 디바이스가 동작하지 않는 스텐-바이(stand-by)시에도 상기 회로를 항상 동작 시켜야함에 따라 스텐-바이 전류가 증가하는 문제를 야기시킨다. 셋째로는, 전압을 제어되는 발진기의 주기나 지연의 지연시간 보다 더 빠르거나 느린 주파수에서는 PLL이나 DLL을 사용하지 않을 경우보다 더 느린 내부 클럭 PCLK이 발생될 수 있는 문제점이 있어왔다.

따라서 본 발명의 다른 목적은 외부로부터 공급되는 시스템 클럭에 정확히 동기된 내부 클럭을 효과적으로 발생시키도록 구성된 동기 지연라인(Synchrous Delay Line: SDL)을 이용한 디지탈 지연 동기 루프(Digital Delay Locked Loop)회로를 제공함에 있다.

본 발명의 또다른 목적은 일정시간 지연된 내부 클럭과 지연되지 않은 내부 클럭을 비교하여 외부 클럭과 상기 내부 클럭과의 지연차를 최소화할 수 있도록 구성된 동기 지연라인을 이용한 디지탈 지연 동기 루프회로를 제공함에 있다.

상기의 목적을 달성하기 위한 본 발명은 외부로부터 입력되는 클럭을 입력하는 입력노드 및 상기 외부 클럭에 동기된 내부 클럭을 출력하는 내부 클럭 노드를 구비한 동기 지연라인을 이용한 디지탈 지연 동기 루프 회로에 있어서, 외부로부터 입력되는 시스템 클럭을 소정 지연 버퍼링하여 제1클럭으로 출력하는 지연버퍼(Buffer delay)와, 상기 지연버퍼의 출력을 소정 지연하여 제2클럭으로 출력하는 메인 지연기(main delay)와, 상기 제2클럭을 미리 설정된 단위 길이로 지연하여 출력하는 다수의 단위 지연기들의 직렬 결합으로 구성된 제1지연라인(1st delay line)과, 상기 제1클럭을 미리 설정된 단위 길이로 지연하여 출력하는 다수의 단위 지연기들의 직렬 결합으로 구성된 제2지연라인(2nd delay line)과, 상기 제2지연라인내의 단위 지연기들 각각의 출력노드와 랑기 내부 클럭 노드의 사이에 각각 접속된 다수의 스위치를 가지며 각각의 제어단자로 입력되는 인에이블 신호의 활성화에 응답하여 해당 단위 지연 길이 만큼 지연된 제1클럭을 상기 내부 클럭 노드로 출력하는 스위칭 수단과, 상기 제1지연라인내의 다수의 단위 지연기들의 각각의 출력노드와 상기 스위칭 수단내 다수의 스위치들의 인에이블단자 사이에 접속되며 상기 제1클럭의 위상과 상기 제1지연라인내 다수의 단위 지연기들로부터 각각 출력되는 클럭들중 적어도 하나의 위상이 일치될 때 응답하여 해당 스위치의 인에이블단자를 활성화시키는 위상비교검출수단으로 구성함을 특징으로 한다.

이하 본 발명에 따른 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다.

제2도는 본 발명에 따른 동기 지연라인을 이용한 디지탈 지연 동기 루프의 블럭도이다. 도면중, 참조부호 BDC는 외부 클럭 CLK을 소정 지연하여 제1클럭 PCLK_M으로서 버퍼링 출력하는 지연버퍼이다. 상기 지연버퍼 BDC로부터 출력되는 제1클럭 PCLK_M은 메인 지연기 MDC의 입력노드와 다수의 지연검출기 DDC1∼DDCn의 입력노드 및 제8지연라인의 입력노드에 접속된다. 상기 메인 지연기 MDC의 출력노드에는 동일한 지연 길이를 갖는 다수의 단위 지연기들 FUD1∼FUDn들이 직렬 접속되며, 상기 다수의 단위 지연기들 FUD1∼FUDn들은 입력되는 제2클릭 D1을 각각 지연한 클럭들 D2∼Dn들을 각각 출력한다. 그리고, 제2지연라인은 상기 단위 지연기 FUDi(여기서 i는 자연수)들과 각각 동일한 지연 길이를 갖는 다수의 단위 지연기들 BUD1-BUDn들이 직렬 접속되어 구성된다. 이때, 상기 제2지연라인상에 위치된 단위 지연기들 BUD1∼BUDn들의 입력노드와 출력노드 및 내부 클럭 PCLK이 출력되는 노드의 사이에는 인에이블신호 Fi의 활성화에 응답하여 상기 제1클럭 PCLK_M 혹은 소정 단위 길이로 지연된 클럭 Di'중 적어도 하나를 선택하여 상기 내부 클럭 PCLK의 출력노드에 공급하는 스위치들 SWC1∼SWCn 접속되어 있다.

상기 스위치들 SWC1∼SWCn들은 상기 제1클럭 PCLK_M과 상기 제1지연라인상에 위치된 단위 지연기들 FUD1∼FUDn로 부터 각각 출력되는 지연 클럭 Di을 두개의 입력단자로 각각 입력하여 위상을 비교하는 다수의 위상 검출기 DDC1∼DDCn의 출력 신호의 활성화에 의해 개별적으로 인에이블된다. 이때, 상기 다수의 위상 검출기 DDC1∼DDCn들 각각은 두개의 입력단자로 입력되는 클럭 PCLK_M과 Di의 위상이 일치되었을 때 상기 지연된 클럭 Di를 래치하고, 상기 제1클럭 PCLK_M이 로우인 동안 출력 신호를 활성화시킨다.

상기 제2의 실시예에서는 단위지연들 FUDi 와 BUDi들 각각을 n개인 상태를 도시하였으나, 이들의 개수는 외부로부터 공급되는 시스템 클럭 CLK의 주파수에 따라 가변된다. 예를 들면, 상기 시스템클럭 CLK가 약 150MHz인 경우 상기 단위지연 FUDi 와 BUDi들은 약 25개 내외로 설정되는 것이 바람직하다.

제3도는 본 발명에 따른 제2도의 동작을 개략적으로 설명하기 위한 동작 타이밍도이다.

우선 제2도의 동작 예를 제3도의 동작 타이밍도를 참조하여 설명하면 하기와 같다.

지금, 제3도에 도시되어진 바와 같은 외부 클럭 CLK가 입력되면, 지연버퍼 BDC는 제3도와 같은 형태의 클럭 펄스로 지연 버퍼링된 제1클럭 PCLK_M을 발생한다. 상기와 같이 지연 버퍼링된 제1클럭 PCLM_M은 상기 지연버퍼 BDC의 지연에 상응하는 지연 길이를 갖는 메인 지연기 MDC에 의해 시연되어 제2클럭 D1으로 출력된다. 또한, 상기 지연버퍼 BDC로부터 출력되는 제1클릭 PCLK_M은 다수의 지연 검출기 DDCi(여기서 i는 1,2,3‥‥등의 자연수)의 제1입력노드로 공급됨과 동시에 단위 지연기 BUD1에 입력된다.

상기 제2클럭 D1은 상기 메인 지연기 MDC의 출력노드에 직렬 접속된 다수의 단위 지연기 FUDi에 의해 소정의 단위 길이로 순차 지연되어 제3도와 같은 지연 클럭 D2, D3, D4‥‥Dn으로 발생된다. 이때, 상기 다수의 단위 지연기 FUDi들의 모든 지연 길이는 동일하다. 상기 메인 지연기 MDC로부터 출력되는 제2클럭 D1 및 제3도와 같이 순차 지연된 클럭 D2, D3,,Dn들은 다수의 지연 검출기 DDC1∼ DDCn들의 또다른 입력노드로 공급된다.

상기 지연 검출기 DDC1은 상기 지연버퍼 BDC에 의해 지연 출력 출력되는 제1클럭 PCLK_M과 상기 메인 지연기 MDC로부터 출력되는 제1클럭 D1의 위상을 비교하며, 또다른 DDC2∼DCCn들 각각은 상기 지연버퍼 BDC에 의해 지연 출력 출력되는 제1클럭 PCLK_M과 상기 제1지연라인상의 단위 지연기 FHDi의 각각의 출력노드로부터 출력되는 지연클럭 D2∼Dn들의 위상을 각각 비교한다. 상기와 같이 제1클럭 PCLK_M과 또다른 입력노드로 입력되는 지연된 클럭 Di를 각각 입력하는 다수의 지면 검출기 DDCi들은 상기 두 클럭의 위상이 일치될 때 입력되는 지연된 클럭 Di의 주기를 갖는 인에블신호 Fi를 활성화시킨다.

예를 들어, 제3도와 같이 상기 제1클럭 PCLK_M과 단위 지연기 FUD7로부터 출력되는 지연된 클럭 D7의 위상이 같은 동상이라면, 지연 검출기 DDC2는 상기 지연된 클럭 D7를 래치하고 이를 상기 제1클럭 PCLK_M의 레벨치 로우인 기간에 출력한다 즉, 출력신호 F7를 활성화 시킨다. 따라서, 상기 지연 검출기 DDC7의 출력노드에 제어단자가 접속된 스위치 SWC7이 턴온 되어 단위 지연기들 BUD1∼ BUD7에 의해 순차적으로 지연된 클럭 D7'를 내부 클럭 PCLK의 출력노드로 접속한다. 다시 말하면, 상기 지연 검출기 DDC7의 출력은 제1클럭 PCLK_M을 메인 지연없이 단위 지연기들 BUD1∼BUDn의 출력 D1'∼Dn'중 지연된 클럭 D7'을 선택하여 내부 클럭 PCLK으로 접속 출력함을 알 수 있다.

상기와 같은 동작에 의해 선택되어 출력되는 내부 클럭 PCLK은 제1클럭 PCLK_M보다 메인 지연기 MDC의 지연만큼 빠른 신호임을 알 수 있으며, 상기 메인 지연기 MDC의 지연과 상기 지연버퍼 BDC의 지연이 같은 면 궁극적으로 외부 클럭 CLK과 내부 클럭 PCLK간의 지연은 없게 된다. 즉, 외부 클럭 CLK과 동상의 PCLK을 발생하게 된다. 따라서, 상기 제2도와 같은 구성을 갖는 회로는 외부 클럭 CLK과 내부 클럭 PCLK의 위상이 같아지는데 걸리는 시간이 3CLK만에 이루어짐으로써 슬로우 엑퀴지션 타임의 문제와 대기시의 전류 소모 문제를 없앨 수 있게 된다.

제4도는 본 발명의 구체적인 실시예에 따른 디지탈 지연 동기 루프의 상세 회로도로서, 제2도에 도시된 다수의 단위 지연기들 FUD1∼FUDn, BUD1∼BUDn의 구성과, 다수의 스위치들 SWC1∼SWCn 및 다수의 지연 검출기 DDC∼DCCn들의 상세한 구성의 관계 및 이들 상호간의 결합관계가 상세히 도시되어 있다.

제5도는 제4도에 도시된 동기 지연라인의 동작을 설명하기 위한 동작 타이밍도로서, 이는 제4도에 도시된 지연 버퍼 BDC로부터 출력되는 제1클럭 PCLK_M과 다수의 단위 지연기 FUD1∼FUD10들의 출력 타이밍 관계가 도시되어 있다.

지금, 전술한 제3도와 같은 외부 클럭 CLK이 입력되면, 지연버퍼 BDC는 이를 소정 지연 버퍼링하여 제5도와 같은 제1클럭 PCLK_M을 출력한다. 메인 지연기 MDC는 상기 제1클럭 PCLK_M을 소정 지연하여 제5도에 도시된 바와 같이 제1클럭 D1을 출력한다. 이때, 상기 제1클럭 PCLK_M은 제2지연경로상에 직렬 접속된 다수의 단위 지연기 BUD1∼BUDn들에 의해 순차 지연되어 각각의 출력노드로부터는 지연된 클럭 D1'∼Dn'들이 각각 출력된다. 상기 지연된 클럭 D1'∼Dn'은 메인 지연기 MDC의 지연 길이 보다 앞선 출력이며, 이들은 각각의 출력노드와 내부 클럭 PCLK_M의 노드 사이에 접속된 스위치 SWC1∼SWCn들이 온 스위칭되지 않는 한 내부 클럭 PCLK_M으로서 출력되지 않는다.

상기 메인 지연기 MDC로부터 출력되는 제1클럭 D1은 두개의 인버터가 직렬 접속되어 구성된 다수의 단위 지연기 FUD1∼FUDn의 직렬 접속 지연라인을 통해 순차 지연되어 제5도와 같은 지연된 클럭 D1~D10을 발생한다. 상기와 같이 다수의 단위 지연기 FUD1-FUDn의 출력노드로부터 각각 출력되는 클럭 D1∼Dn(Di)들은 다수의 지연 검출기들 DCC1∼DDCn들중 첫번째 지연 검출기 DCC1을 제외한 그 이외의 지연 검출기 DCC2∼DCCn들내의 전송게이트 T1에 공급된다.

이때, 상기 다수의 지연 검출기 DCC2∼DCCn들내의 전송 게이트 T1은 통상의 전송 게이트와 마찬가지로 하나의 엔모오스 트랜지스터와 하나의 피모오스 트랜지스터의 결합으로 구성되며, 상기 엔모오스 트랜지스터의 게이트는 상기 제1클럭 PCLK_M에 접속되고 피모오스 트랜지스터의 게이트는 상기 제1클릭 PCLK_M을 반전하는 인버터 INT의 출력노드에 접속되어 있다.

또한, 상기 다수의 지연 검출기 DCC2∼DCCn들내의 전송 게이트 T1의 출력노드는 입력되는 신호를 래치하여 반전 출력하도록 구성된 제1래치회로 LT1의 입력 노드에 접속되어 있다. 따라서, 상기 지연버퍼 BDC로부터 출력되는 제1클럭 PCLK_M이 논리 하이의 상태를 가질 때 상기 다수의 지연 검출기 DCC2~DCCn들내의 제1래치회로 LT1의 출력노드에는 상기 단위 지연기들 FUD1~FUDn들로부터 출력되는 지연 클럭 D2∼Dn들이 각각 래치되어 출력되게 된다.

상기 제1래치회로 LT1의 출력노드에는 상기 제1클럭 PCLK_M의 레벨이 로우일 때 응답하여 스위칭되는 전송게이트 T2가 접속되어 있다. 그리고, 상기 전송 게이트 T2의 출력노드에는 입력되는 신호를 래치하여 반전 출력하는 제2래치회로 LT2가 접속되며, 상기 제2래치회로 LT2의 출력노드와 각각의 출력노드에 해당하는 위치에 놓여진 스위치 WSCi의 제어단자의 사이에 접속된 캐리 발생기 CR의 입력노드 R에 접속되어 있다.

이때, 상기 캐리 발생기 CR은 캐리 입력단자 A와 상기 입력노드 B의 논리가 각각 로우, 하이일 때 각각의 출력노드 Fi로 출력되는 인에이블 신호를 활성화시킴과 동시에 캐리 출력단자 CROi을 디스에이블 시킨다. 이와 같은 캐리 발생기 CR의 동작 진리표는 하기 표 1과 같다. 이때, 상기 캐리 출력단자 CROi는 다음단에 접속된 지연 검출기 DDCi+1내의 캐리 발생기 CR의 캐리 입력단자 A 및 각각의 캐리 출력단자 CROi에 접속된 노아 게이트 NOR의 입력노드에 접속된다.

따라서, 상기와 같이 구성된 다수의 지연 검출기 DCC2∼DDCn들 각각은, 각각의 단위 지연기 FUD2∼FUDn으로부터 각각 출력되는 지연클럭 D2∼Dn들을 제1클럭 PCLK_M이 하이 상태일 때 각각 래치하고, 상기 제1클럭 PCLK_M이 로우인 구간에 논리 하이인 구간의 지연클럭 Di에 대응하는 단위 지연기 BUDi에 의해 지연된 클럭 Di'과 내부클럭 PCLK_M의 노드를 연결하는 인에이블신호 Fi를 인에이블시킴을 알 수 있다. 이때, 상기 Fi가 활성화되면, Fi+l, Fi+2,‥‥Fi+n들은 캐리회로 CR의 접속에 의해 모드 디스에이블되어진다.

한편, 제4도의 구성중 제일 첫번째 위치된 지연 검출기 DDC1은 사용자의 선택에 의해 동작되는 모드 선택 수단을 구비한다. 예를 들면, 외부 클럭 CLK의 주기가 제1 및 제2지연라인선상의 지연 길이 시간 보다 클 경우 사용자의 선택에 의해 융단 혹은 비융단되는 휴즈 FU1, FU2에 의해 동작이 결정된다. 상기의 휴즈 FU1, FU2는 외부 클럭 CLK의 주기가 제1 및 제2지연라인선상의 지연 길이 시간보다 적을 경우 융단되며, 이와 반대인 경우에 비융단된다.

상기 휴즈 FU1, FU2들이 비융단된 상태에서 지연라인의 지연 시간보다 외부클럭 CLK의 주기가 더 크게된 상태로 입력되는 동작 과정을 설명하면 하기와 같다. 제1클럭 PCLK_M의 레벨이 논리 로우로 입력되면 다수의 지연검출기 DDC2∼DDCn의 캐리단자 CROi에 하나의 입력 노드가 접속된 다수의 노아 게이트 NORi중 하나의 노아게이트 NOR가 하이를 출력함으로써 상기 지연 검출기 DDC1내의 제1래치회로 LT1 초기화된다. 상기와 같은 상태에서 제1클럭 PCLK_M 논리 하이로 천이 되면, 인버터 INT의 출력에 의해 피모오스 트랜지스터 PMOS가 턴온되어 제1래치회로 LT1의 출력은 하이로 된다. 그리고, 상기 제1클럭 PCLK_M이 로우로 천이되면 지연 검출기 DDC1내의 전송게이트 T2가 상기 제1래치회로 LT1의 출력을 입력을 반전 래치하는 제2래치회로 LT2로 전송함으로써 스위치 SWC1이 턴온 되어진다. 따라서, 지연라인의 지연 시간보다 외부 클럭 CLK의 주기가 더 크게된 상태로 입력되면, 상기 제1클럭 PCLK_M이 바로 내부 클럭 PCLK으로 바이패스되게 됨을 알 수 있다.

상기 제4도와 같이 구성된 회로의 동작을 시뮬레이션한 결과는 제6도와 같다. 제6도를 참조하면, 외부 시스템 클럭 CLK과 내부 클럭 PCLK의 위상이 동기되는데 걸리는 시간은 외부 시스템 클럭 CLK의 3주기만에 만족함을 알 수 있다.

상술한 바와 같이 본 발명은 동기 지연 라인을 이용하여 일정시간 지연된 내부 클럭과 지연되지 않은 내부 클럭을 비교하여 외부 클럭과 내부 클럭간의 위상차를 최소화함으로서 외부 클럭에 동기되어 데이타를 억세스하는 SDRAM의 억세스타임을 향상시킬 수 있다.

Claims (4)

1. 외부로부터 입력되는 클럭을 입력하는 입력노드 및 상기 외부 클럭에 동기된 내부 클럭을 출력하는 내부 클럭 노드를 구비한 동기 지연라인을 이용한 디지탈 지연 동기 루프 회로에 있어서, 외부로부터 입력되는 시스템 클럭 CLK을 소정 지연 버퍼링하여 제1클럭으로 출력하는 지연버퍼와, 상기 제1클럭을 소정 지연하여 제2클럭으로 출력하는 메인 지연기와, 상기 제2클럭을 미리 설정된 단위 길이로 지연하여 출력하는 다수의 단위 지연기들의 직렬 결합으로 구성된 제1지연라인과, 상기 제1클럭을 미리 설정된 단위 길이로 지연하여 출력하는 다수의 단위 지연기들의 직렬 결합으로 구성된 제2지연라인과, 상기 제2지연라인내의 단위 지연기들 각각의 출력 노드와 상기 내부 클럭노드의 사이에 각각 접속된 다수의 스위치를 가지며 각각의 제어단자로 입력되는 인에이블신호의 활성화에 응답하여 해당 단위 지연 길이 만큼 지연된 제1클럭을 상기 내부 클럭 노드로 출력하는 스위칭 수단과, 상기 제1지연라인내의 다수의 단위 지연기들의 각각의 출력노드와 상기 스위칭 수단내 다수의 스위치들의 인에이블단자 사이에 접속되며 상기 제1클럭의 위상과 상기 제1지연라인내 다수의 단위 지연기들로부터 각각 출력되는 클럭들중 적어도 하나의 위상이 일치될 때 응답하여 해당 스위치의 인에이블 단자를 활성화시키는 지연 위상 비교 검출 수단으로 구성함을 특징으로 동기 지연라인을 이용한 디지탈 지연 동기 루프 회로.
2. 제1항에 있어서, 상기 지연 위상 비교 검출 수단은, 상기 제1지연라인상에 놓여진 하나의 단위 지연기로부터 출력되는 클럭을 상기 제1클럭의 제1논리에서 래치하고 상기 제2지연라인상에서 출력되는 지연 클럭들중 상기 래치된 클럭에 상응하는 하나의 지연 클럭을 상기 제1클럭의 제2논리에서 선택하도록 상기 스위칭 수단내의 다수의 스위치중 하나를 선택하는 인에이블신호를 활성화시키는 수단을 가지고 상기 제1지연라인상의 단위 지연기의 출력노드와 상기 제2지연라인상의 단위 지연기의 출력노드에 접속된 스위치의 사이에 접속된 지연 검출기들을 다수개 포함하여 구성됨을 특징으로 하는 동기 지연라인을 이용한 디지탈 지연 동기 루프 회로.
3. 제2항에 있어서, 상기 다수의 지연 검출기들 각각은 상기 스위치중 하나를 선택하는 인에이블 신호가 활성화시에 제1지연라인상에서 다음의 단위지연기와 지연 위상을 검출하는 지연 검출기의 인에이블 신호를 디스에이블하는 신호를 전파하는 캐리 수단을 더 구비함을 특징으로 하는 동기 지연라인을 이용한 디지탈 지연 동기 루프 회로.
4. 제1항 내지 제3항중 어느 하나의 항에 있어서, 상기 외부 클럭의 주기가 상기 제1지연라인상의 지연 시간보다 더 큰 경우에 응답하여 상기 제1클럭을 상기 내부 클럭 출력노드로 바이패스하는 수단을 더 구비함을 특징으로 하는 디지탈 지연 동기 루프 회로.