JPS60103822A - 遅延回路 - Google Patents
遅延回路Info
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- JPS60103822A JPS60103822A JP58210977A JP21097783A JPS60103822A JP S60103822 A JPS60103822 A JP S60103822A JP 58210977 A JP58210977 A JP 58210977A JP 21097783 A JP21097783 A JP 21097783A JP S60103822 A JPS60103822 A JP S60103822A
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- output
- comparator
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- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
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- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/00019—Variable delay
- H03K2005/00026—Variable delay controlled by an analog electrical signal, e.g. obtained after conversion by a D/A converter
- H03K2005/00045—DC voltage control of a capacitor or of the coupling of a capacitor as a load
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- H03K2005/0015—Layout of the delay element
- H03K2005/00163—Layout of the delay element using bipolar transistors
- H03K2005/00176—Layout of the delay element using bipolar transistors using differential stages
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- H03K2005/00228—Layout of the delay element having complementary input and output signals
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、入力パルス波形の前縁または後縁に対して各
独立に遅延時間を設定することができる遅延回路に関す
るものである。
独立に遅延時間を設定することができる遅延回路に関す
るものである。
論理回路の高速化、高精度化に伴ない、タイミング精度
が重要な課題となってきている。ところで、この種の回
路に用いられている１固々の部品、捷だは配線長、配線
容量等には「ばらつき」があり、信号のタイミングが所
望の値とならないことがある。そのため、信号の経路に
遅延回路を挿入し、その遅延量を変えて所望のタイミン
グに合わせる必要がある。また、回路に用いられている
能動素子の立上り、立下シ特性が異なるため、パルス波
形の前縁、後縁のタイミングを個別に調畳する必要があ
る。
が重要な課題となってきている。ところで、この種の回
路に用いられている１固々の部品、捷だは配線長、配線
容量等には「ばらつき」があり、信号のタイミングが所
望の値とならないことがある。そのため、信号の経路に
遅延回路を挿入し、その遅延量を変えて所望のタイミン
グに合わせる必要がある。また、回路に用いられている
能動素子の立上り、立下シ特性が異なるため、パルス波
形の前縁、後縁のタイミングを個別に調畳する必要があ
る。
第１図は、従来の遅延回路−例のブロック図で、コンパ
レータ機能を持つバンファアンｊＩＣ−１゜ＩＣ−■の
間に、抵抗Ｒ＊、Ｒｎと可変容量ダイオードＤＶＣＡ
、 ＤｖｃａとからなるＣＩ？、、漬分回路を挿入し、
可変容量ダイオードＤｖｃ＾、ＤＶＣＢのパイアスミ圧
ＶＢの値を変えることにより、遅延時間を制御していた
。第２図は、そのタイムチャートであって、上記した遅
延時間割１＋＋Ｉの概念を示すものである。なお、理解
を容易にするだめ、バッファアンプＩ Ｃ−１、Ｉ Ｃ
−ＩＩの内部での伝搬遅延時間は０として記しである。
レータ機能を持つバンファアンｊＩＣ−１゜ＩＣ−■の
間に、抵抗Ｒ＊、Ｒｎと可変容量ダイオードＤＶＣＡ
、 ＤｖｃａとからなるＣＩ？、、漬分回路を挿入し、
可変容量ダイオードＤｖｃ＾、ＤＶＣＢのパイアスミ圧
ＶＢの値を変えることにより、遅延時間を制御していた
。第２図は、そのタイムチャートであって、上記した遅
延時間割１＋＋Ｉの概念を示すものである。なお、理解
を容易にするだめ、バッファアンプＩ Ｃ−１、Ｉ Ｃ
−ＩＩの内部での伝搬遅延時間は０として記しである。
いま、第２図に示すように、入力信号ＩＮが入力される
と、バッファアンプＩＣ−Ｉｔの入力端子Ａ、Ｈには可
変容量ダイオードＤｖｃＡｒ Ｄｖｃ ｓを含む積分回
路でパルスの立上υ、立下シ時間が大きくなる。この波
形をコノパレータ（バッファアンプ）ＩＣ−ＩＩで波形
整形すると、入力波形ＩＮと比較してΔｔだけ遅延した
出力パルスＯＵＴが得られる。
と、バッファアンプＩＣ−Ｉｔの入力端子Ａ、Ｈには可
変容量ダイオードＤｖｃＡｒ Ｄｖｃ ｓを含む積分回
路でパルスの立上υ、立下シ時間が大きくなる。この波
形をコノパレータ（バッファアンプ）ＩＣ−ＩＩで波形
整形すると、入力波形ＩＮと比較してΔｔだけ遅延した
出力パルスＯＵＴが得られる。
このような従来回路では、入力パルス波形の前縁、後縁
に対し各独立に遅延時間を可変にできないという欠点を
持っている。また、可変容址ダイオードＤｖｃＡ＋ Ｄ
ＶＣＢを用いているため、制御電圧範囲として２０〜３
０［Ｖ’）もの高電圧が必要である。
に対し各独立に遅延時間を可変にできないという欠点を
持っている。また、可変容址ダイオードＤｖｃＡ＋ Ｄ
ＶＣＢを用いているため、制御電圧範囲として２０〜３
０［Ｖ’）もの高電圧が必要である。
更に、可変容量ダイオードＤＶＣＡ ＊ Ｄｖｃｎの容
量はｐＦオーダから３ｏｏ［ｐＦ）］程度の値であり、
抵抗ＲＡ、ＩもＢは回路の女定性から数十〜数百〔Ω〕
の値であるので、最大可変遅延量は約１００ ［、ＩＩ
ｓ 、］と可変範囲が小さいとともに、この最大１ｊ
Ｊ″Ａ−遅延量は用いている可変容量ダイオードＤＶＣ
Ａ ＋ Ｄｖｃ ｎと抵抗Ｉ（Ａ、Ｉ（Ｂの値によって
決定される所定１１１■に固定されてしまう。その上、
使用素子として可変容量ダイオードとコンパレータとが
混在しているので、半導体ＩＣの工程上から１チツプの
モノリンツクＩＣ化が困難であるという欠点もある。
量はｐＦオーダから３ｏｏ［ｐＦ）］程度の値であり、
抵抗ＲＡ、ＩもＢは回路の女定性から数十〜数百〔Ω〕
の値であるので、最大可変遅延量は約１００ ［、ＩＩ
ｓ 、］と可変範囲が小さいとともに、この最大１ｊ
Ｊ″Ａ−遅延量は用いている可変容量ダイオードＤＶＣ
Ａ ＋ Ｄｖｃ ｎと抵抗Ｉ（Ａ、Ｉ（Ｂの値によって
決定される所定１１１■に固定されてしまう。その上、
使用素子として可変容量ダイオードとコンパレータとが
混在しているので、半導体ＩＣの工程上から１チツプの
モノリンツクＩＣ化が困難であるという欠点もある。
本発明の目的は、上記した従来技術の欠点をなくシ、Ｉ
ＵＩＪ徂４ｊ電圧を小さくシ、最大可変遅延時間を任意
に設定でき、まだ人力パルス波形の前縁、後縁の遅延時
間を各独立に設定することができ、更にモノリンツクＩ
Ｃ化が可能な遅延回路を提供することにある。
ＵＩＪ徂４ｊ電圧を小さくシ、最大可変遅延時間を任意
に設定でき、まだ人力パルス波形の前縁、後縁の遅延時
間を各独立に設定することができ、更にモノリンツクＩ
Ｃ化が可能な遅延回路を提供することにある。
本発明に係る遅延回路の１４′４成は、人力パルスの前
縁または後縁いずれか一方の波形を所望の遅延時間に応
じて緩やかに変化させるように、定電流源とコンデンサ
とが接続されたオープンエミッタの出力段を有する波形
整形回路と、その出力を所望の遅延時間に応じた基準電
圧と比較して前縁または後縁いずれか一方に所望の遅延
時間を与えた出力パルスを得る比較回路とからなる２棟
の基本遅延回路を形成し、その１趨のみの回路もしくは
同種の複数個を縦続接続した回路により、または異種混
合の腹数個を縦続接続した回路により、入力パルスの前
縁もしくは後縁いずれか一方について、または同前縁お
よび後縁それぞれについて各独立に、所望の全遅延時間
を与えた出力パルスを送出するようにしたものである。
縁または後縁いずれか一方の波形を所望の遅延時間に応
じて緩やかに変化させるように、定電流源とコンデンサ
とが接続されたオープンエミッタの出力段を有する波形
整形回路と、その出力を所望の遅延時間に応じた基準電
圧と比較して前縁または後縁いずれか一方に所望の遅延
時間を与えた出力パルスを得る比較回路とからなる２棟
の基本遅延回路を形成し、その１趨のみの回路もしくは
同種の複数個を縦続接続した回路により、または異種混
合の腹数個を縦続接続した回路により、入力パルスの前
縁もしくは後縁いずれか一方について、または同前縁お
よび後縁それぞれについて各独立に、所望の全遅延時間
を与えた出力パルスを送出するようにしたものである。
以下、本発明の実施例を図に基づいて説明する。
図中、ＩＣ１は、出力段がオープンエミッタとなってい
るコンパレータ（またはラインレシーバ以下同じ）であ
って、その出力端子に定電流回路ＣＧとコンデンサＣと
を接続したもの、ＩＣ２は、高入力インピーダンスのコ
ンパレータ（またはラインレシーバ−）であって、その
一方の入力端子ＥにコンパレータＩＣＩの出力を接続し
、他方の入力端子Ｆには直流の基準電圧Ｖ ｒ ｅ ｆ
を印加したものである。なお、コンパレータＩＣＩ、Ｊ
Ｃ２としては、エミッタ結合論理（ＥＣＬ）回路用のコ
／パＶ−タ（例えば米国ＡＭＤ社製）Ａ１０６８５等）
またはＥＣＬ回路用のラインレシーバ（例えばＩｌ朱日
立製作所製のＦＩＤｌｏ ０１１４等）の回路であれば
よく、基本的には差動増幅器と、それに続くオープンエ
ミッタの出力段とで構成したものでよい。また、定電流
回路ＣＧは、例えば第３図に示したように、演算増幅器
ＩＣ，ｈランジスタＱ、抵抗Ｒからなる回路でよく、こ
の場合に流れる電流値ＩＤは、制御電圧をＶｃとすれば
、 Ｉ ｏ ＝ （ＶｃＶＥｚ ） ／Ｒ・・・・・・・・
・・・・・・・（］）で与えられる。
るコンパレータ（またはラインレシーバ以下同じ）であ
って、その出力端子に定電流回路ＣＧとコンデンサＣと
を接続したもの、ＩＣ２は、高入力インピーダンスのコ
ンパレータ（またはラインレシーバ−）であって、その
一方の入力端子ＥにコンパレータＩＣＩの出力を接続し
、他方の入力端子Ｆには直流の基準電圧Ｖ ｒ ｅ ｆ
を印加したものである。なお、コンパレータＩＣＩ、Ｊ
Ｃ２としては、エミッタ結合論理（ＥＣＬ）回路用のコ
／パＶ−タ（例えば米国ＡＭＤ社製）Ａ１０６８５等）
またはＥＣＬ回路用のラインレシーバ（例えばＩｌ朱日
立製作所製のＦＩＤｌｏ ０１１４等）の回路であれば
よく、基本的には差動増幅器と、それに続くオープンエ
ミッタの出力段とで構成したものでよい。また、定電流
回路ＣＧは、例えば第３図に示したように、演算増幅器
ＩＣ，ｈランジスタＱ、抵抗Ｒからなる回路でよく、こ
の場合に流れる電流値ＩＤは、制御電圧をＶｃとすれば
、 Ｉ ｏ ＝ （ＶｃＶＥｚ ） ／Ｒ・・・・・・・・
・・・・・・・（］）で与えられる。
しかして、少なくともコンパレータＩＣＩの出力段部分
（波形整形回路）およびコンパ７−タＩＣ２の差動増幅
器部分（比較回路）、ならびに定電流源ＣＧ、コンデン
サＣをもって基本遅延回路ＵＤを構成するもので１、入
力パルスの後縁時間を与えるものである。
（波形整形回路）およびコンパ７−タＩＣ２の差動増幅
器部分（比較回路）、ならびに定電流源ＣＧ、コンデン
サＣをもって基本遅延回路ＵＤを構成するもので１、入
力パルスの後縁時間を与えるものである。
次に、第４図、第５図は、上記実施例および他の実施例
の説明図であって、第４図（ａ）は入力パルスの後縁に
遅延時間を与えるものの簡略ブロック図、また第５図（
ａ）は同前縁に遅延時間を与えるものの簡略ブロック図
である。以下、これらの図に基づいて本回路の動作を説
明する。なお、第４図。
の説明図であって、第４図（ａ）は入力パルスの後縁に
遅延時間を与えるものの簡略ブロック図、また第５図（
ａ）は同前縁に遅延時間を与えるものの簡略ブロック図
である。以下、これらの図に基づいて本回路の動作を説
明する。なお、第４図。
第５図とも理解を容易にするためにコンパレータＩＣ１
，ＩＣ２の内部での伝搬遅延時間は０として記しである
。
，ＩＣ２の内部での伝搬遅延時間は０として記しである
。
第４図において、コンパレータ■Ｃ１に人力パルス波形
ＩＮが印加されると、その肯定出力側の出力波形は、Ｅ
に示すようになる。すなわち、入力パルスの立上り時（
前縁）では、コンパレータ１の出力段トランジスタが、
より導通に向かう状態となって出力インピーダンスが低
下する。このだめ、コンデンサＣへの充電電流は電源■
ＣＣから与えられ、出力パルスは急激に立ち上がる。一
方、入力パルスの立下シ時（後縁）では、コンパレータ
■Ｃ１の出力段トランジスタが、よシ非導通に向かう状
態となって出力インピーダンスが高くなｐ１実質的にコ
ンデンサＣの放電−；流は、はぼ定電流源ＣＧの定電流
ＩＤとなる。したがって、コンパレータＩＣ２の一方の
入力電圧（基準電圧）ＶＢｆ （第４図のＦで示す電圧
）と他の入力Ｅのハ・イレベル電圧ＶＨとの差をΔＶと
すると、遅延時間は、 Δｔ＝Ｃ・ΔＶ ／ Ｉ ｏ ・・・・・・・・・・・
・・・・（２）で与えられる。
ＩＮが印加されると、その肯定出力側の出力波形は、Ｅ
に示すようになる。すなわち、入力パルスの立上り時（
前縁）では、コンパレータ１の出力段トランジスタが、
より導通に向かう状態となって出力インピーダンスが低
下する。このだめ、コンデンサＣへの充電電流は電源■
ＣＣから与えられ、出力パルスは急激に立ち上がる。一
方、入力パルスの立下シ時（後縁）では、コンパレータ
■Ｃ１の出力段トランジスタが、よシ非導通に向かう状
態となって出力インピーダンスが高くなｐ１実質的にコ
ンデンサＣの放電−；流は、はぼ定電流源ＣＧの定電流
ＩＤとなる。したがって、コンパレータＩＣ２の一方の
入力電圧（基準電圧）ＶＢｆ （第４図のＦで示す電圧
）と他の入力Ｅのハ・イレベル電圧ＶＨとの差をΔＶと
すると、遅延時間は、 Δｔ＝Ｃ・ΔＶ ／ Ｉ ｏ ・・・・・・・・・・・
・・・・（２）で与えられる。
以上の説明で明らかなように、コンパレータＩＣ２の出
力波形ＯＵＴは、第４図（ｂ）に示すように、入力パル
スの立下り時に上記（２）式で示される値だけ遅れる。
力波形ＯＵＴは、第４図（ｂ）に示すように、入力パル
スの立下り時に上記（２）式で示される値だけ遅れる。
ここで、例えば基準電圧Ｖ ｒ ｅ ｆを第４図（ｂ）
において破線のように変化させると、出力波形ＯＵＴも
破線に示すように立下り時の遅延時間が変化する。まだ
、第４図（Ｃ）は、定電流Ｉｎを変化させたときの様子
を示すもので、定電流ＩＤが小さいと破線のように立下
り時間が遅くなり、この波形と他方の入力波形とをコン
バレー′りＩＣ２で比較するので、その肯定側出力波形
ＯＵＴは同図に示すとおりとなる。
において破線のように変化させると、出力波形ＯＵＴも
破線に示すように立下り時の遅延時間が変化する。まだ
、第４図（Ｃ）は、定電流Ｉｎを変化させたときの様子
を示すもので、定電流ＩＤが小さいと破線のように立下
り時間が遅くなり、この波形と他方の入力波形とをコン
バレー′りＩＣ２で比較するので、その肯定側出力波形
ＯＵＴは同図に示すとおりとなる。
また、コンデンサＣとの関係は、定常流■、を１〜Ｌｏ
ｔ：ｎ１Ａ）の範囲とすれば、数ｐＦのコンデンサＣに
対してはザブ１１ Ｓから数［ｎｓ：ｌの範囲の可変の
遅延回路となり、１０００ｐＦ’程度のコンデンサＣに
対してはμＳオーダの可変の遅延回路を得ることができ
る。
ｔ：ｎ１Ａ）の範囲とすれば、数ｐＦのコンデンサＣに
対してはザブ１１ Ｓから数［ｎｓ：ｌの範囲の可変の
遅延回路となり、１０００ｐＦ’程度のコンデンサＣに
対してはμＳオーダの可変の遅延回路を得ることができ
る。
以上の説明においては、基本的な回路で説明したが、実
際の回路では、発振ないしリンギングの防止のため、コ
ンハＬ／−夕ＩＣ１の出力とコンデンサＣの端子との間
、およびコンパレータＩＣＩの出力ないしはコンデンサ
Ｃの端子とコンノくンータＩＣ２の入力端子との間に数
膣〕〜数百〔Ω〕の抵抗が挿入される場合もある。
際の回路では、発振ないしリンギングの防止のため、コ
ンハＬ／−夕ＩＣ１の出力とコンデンサＣの端子との間
、およびコンパレータＩＣＩの出力ないしはコンデンサ
Ｃの端子とコンノくンータＩＣ２の入力端子との間に数
膣〕〜数百〔Ω〕の抵抗が挿入される場合もある。
なお、第５図の実施例については、前縁で遅延時間が得
られるようにしたもので、第４図のものとは同種でなく
異種であるが、第４図の説明から容易に類推が可能であ
るので、その説明を省略する。
られるようにしたもので、第４図のものとは同種でなく
異種であるが、第４図の説明から容易に類推が可能であ
るので、その説明を省略する。
更に、第４図、第５図の実施例において、コンパレータ
ＩＣ２の入力の極性（肯定側、否定側いずれか）を逆に
しても、その出力の極性を同様に逆とすれば、全く同様
な結果となり、本発明は上記構成をも含むものである。
ＩＣ２の入力の極性（肯定側、否定側いずれか）を逆に
しても、その出力の極性を同様に逆とすれば、全く同様
な結果となり、本発明は上記構成をも含むものである。
次に、第６図〜第９図は、本発明に係る遅延回路のその
他の各実施例の説明図である。
他の各実施例の説明図である。
以上の基本遅延回路では、入力パルスの立下り（すなわ
ち後縁）まだは立上り（すなわち前縁）に対してのみ遅
延時間の制御ができた。この基本回路を、例えば第６図
に示すようにコンパレータＩＣＩの肯定■１１出力とコ
ンパレータｉＣ２の肯定側入力との間、およびコンパレ
ータＩＣ２の否定側出力とコンパレータＩＣ３の否定側
入力との間に、それぞれ定常流Ｉｒ、Ｉ−とコンデンサ
Ｃ１゜Ｃ２とを設け、基本遅延回路が縦続接続されるよ
うにする。この場合は、第４図の基本遅延回路に第５図
の同回路を縦続接続したものに相当する。
ち後縁）まだは立上り（すなわち前縁）に対してのみ遅
延時間の制御ができた。この基本回路を、例えば第６図
に示すようにコンパレータＩＣＩの肯定■１１出力とコ
ンパレータｉＣ２の肯定側入力との間、およびコンパレ
ータＩＣ２の否定側出力とコンパレータＩＣ３の否定側
入力との間に、それぞれ定常流Ｉｒ、Ｉ−とコンデンサ
Ｃ１゜Ｃ２とを設け、基本遅延回路が縦続接続されるよ
うにする。この場合は、第４図の基本遅延回路に第５図
の同回路を縦続接続したものに相当する。
その結果、第６図（ｂ）のタイムチャートに示すように
、入カバルスの前縁を後段の基本遅延回路で、後縁を前
段の基本遅延回路で各独立に制御することができる。第
６図（ｂ）のタイムチャートでは、基準電圧Ｖｒ ＠
ｆｌ ＋ Ｖ ｒ ｅ ｆ２を制御するように表わして
いるがふちろん定電流Ｉｒ、Ｉ−で制御してもよい。捷
だ、上述と同様であるので説明を省略するが、第７図、
第８図、第９図に示す接続でも１１人力パルスの前縁、
後縁の遅延時間を独立に変化させることができる。
、入カバルスの前縁を後段の基本遅延回路で、後縁を前
段の基本遅延回路で各独立に制御することができる。第
６図（ｂ）のタイムチャートでは、基準電圧Ｖｒ ＠
ｆｌ ＋ Ｖ ｒ ｅ ｆ２を制御するように表わして
いるがふちろん定電流Ｉｒ、Ｉ−で制御してもよい。捷
だ、上述と同様であるので説明を省略するが、第７図、
第８図、第９図に示す接続でも１１人力パルスの前縁、
後縁の遅延時間を独立に変化させることができる。
このようにして、パルス波形の前縁、後縁の遅延時間を
独立に可変にすることができ、この可変時間を制御する
項が前記（２）式に示すように、容量値（Ｃ）、基準電
圧（Ｖｒ＠ｆ）、定電流（Ｉｏ）の３個であるので、例
えば基準電圧Ｖ ｒ ｅ ｆを通常の制御に用いれば、
定電流Ｉｐによって当該遅延時間の可変幅の制御ができ
る。このため、非常に大きな遅延量が得られるとともに
、遅延量が小さくて済む所では精度良く遅延時間の制御
ができる。また、この制御雷、圧源としては、回路の電
源Ｖｃ ｃ ＋Ｖａｇ内の通常の電圧であるので、Ｄ／
Ａコンバータとの整合がと９易い。更に、コンデンサＣ
を大きくすることによシ、μＳ、オーダまでの最大可変
遅延時間を得ることができるとともに、数１１３の最大
可変遅延時間では１、数ＣｐＦ）の容量しか必要なく、
コンパレータ、定電流源、容量とも通常のバイポーラＩ
Ｃのプロセスで製作可能であってモノリシックＴＣ化も
可能である。
独立に可変にすることができ、この可変時間を制御する
項が前記（２）式に示すように、容量値（Ｃ）、基準電
圧（Ｖｒ＠ｆ）、定電流（Ｉｏ）の３個であるので、例
えば基準電圧Ｖ ｒ ｅ ｆを通常の制御に用いれば、
定電流Ｉｐによって当該遅延時間の可変幅の制御ができ
る。このため、非常に大きな遅延量が得られるとともに
、遅延量が小さくて済む所では精度良く遅延時間の制御
ができる。また、この制御雷、圧源としては、回路の電
源Ｖｃ ｃ ＋Ｖａｇ内の通常の電圧であるので、Ｄ／
Ａコンバータとの整合がと９易い。更に、コンデンサＣ
を大きくすることによシ、μＳ、オーダまでの最大可変
遅延時間を得ることができるとともに、数１１３の最大
可変遅延時間では１、数ＣｐＦ）の容量しか必要なく、
コンパレータ、定電流源、容量とも通常のバイポーラＩ
Ｃのプロセスで製作可能であってモノリシックＴＣ化も
可能である。
以上、詳細に説明したように、本発明によれば、制御電
圧を小さくシ、最大可変遅延時間を任意に設定しうると
ともに、入カバルス波形の前縁、後縁の遅延時間を各独
立に設定することができるので、この種の可変の遅延回
路の性能向上、小形化。
圧を小さくシ、最大可変遅延時間を任意に設定しうると
ともに、入カバルス波形の前縁、後縁の遅延時間を各独
立に設定することができるので、この種の可変の遅延回
路の性能向上、小形化。
品質安定化に顕著な効果が得られる。
第１図は、従来の遅延回路の一例のブロック図、第２図
は、そのタイムチャート、第３図は、本発明に係る遅延
回路の一実施例のブロック図、第４図は、その説明図、
第５図は、同じく他の実施例の説明図、第６図〜第９図
は、同じく、その他の各実施例の説明図である。 ＩＣ１，ＩＣ２，ＩＣ３・・、コンパン−夕、ＣＧ・・
・定電流回路、Ｃ・・・コンデンサ、ＵＤ・・・基本遅
延回路。 代理人 弁理士 福田幸作 （ほか１名） 茅１目 ＄２９ ａｌ ７１ｔ 第 ３ 巳 茅４−固 （久う （ｂ） ＄４− 口 （Ｃ） 第５ 図 （久） ＡＩ （し） 茅ｚ囚 （久） Ａ Ｂ （ｂ） 第７ 口 （久） 八−Ｂ （ｂ） 茅８ 固 （ｂン 茅ｑ 口 （久） 八 Ｂ （ｂ） 第１頁の続き ０発 明 者 林 慎 − 神奈川県足柄上郡中井町久所３０幡地 日立電子エンジ
ニアリング株式会社内
は、そのタイムチャート、第３図は、本発明に係る遅延
回路の一実施例のブロック図、第４図は、その説明図、
第５図は、同じく他の実施例の説明図、第６図〜第９図
は、同じく、その他の各実施例の説明図である。 ＩＣ１，ＩＣ２，ＩＣ３・・、コンパン−夕、ＣＧ・・
・定電流回路、Ｃ・・・コンデンサ、ＵＤ・・・基本遅
延回路。 代理人 弁理士 福田幸作 （ほか１名） 茅１目 ＄２９ ａｌ ７１ｔ 第 ３ 巳 茅４−固 （久う （ｂ） ＄４− 口 （Ｃ） 第５ 図 （久） ＡＩ （し） 茅ｚ囚 （久） Ａ Ｂ （ｂ） 第７ 口 （久） 八−Ｂ （ｂ） 茅８ 固 （ｂン 茅ｑ 口 （久） 八 Ｂ （ｂ） 第１頁の続き ０発 明 者 林 慎 − 神奈川県足柄上郡中井町久所３０幡地 日立電子エンジ
ニアリング株式会社内
Claims (1)
- １、入力パルスの前縁または後縁いずれか一方の波形を
所望の遅延時間に応じて緩やかに変化させるように、定
電流源とコンデンサとが接続されたオープンエミッタの
出力段を有する波形整形回路と、その出力を所望の遅延
時間に応じた基準電圧と比較して前縁または後縁いずれ
か一方に所望の遅延時間を与えた出力パルスを得る比較
回路とからなる２種の基本遅延回路を形成し、その１稗
のみの回路もしくは同種の複数個を縦続接続した回路に
よシ、丑たけ異種混合の複数個をＩ’ｌｌ Ａ’Ａ接続
した回路により、入力パルスの前縁もしくは後縁いずれ
か一方について、または同前縁および後縁それぞれにつ
いて各独立に、所望の全遅延時間を与えた出力パルスを
送出するように構成した遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58210977A JPS60103822A (ja) | 1983-11-11 | 1983-11-11 | 遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58210977A JPS60103822A (ja) | 1983-11-11 | 1983-11-11 | 遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60103822A true JPS60103822A (ja) | 1985-06-08 |
Family
ID=16598258
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58210977A Pending JPS60103822A (ja) | 1983-11-11 | 1983-11-11 | 遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60103822A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0306662A2 (en) * | 1987-09-08 | 1989-03-15 | Tektronix, Inc. | Apparatus for skew compensating signals |
| JPH01181316A (ja) * | 1988-01-14 | 1989-07-19 | Nec Corp | タイミング信号発生回路 |
| JPH0348925U (ja) * | 1989-09-20 | 1991-05-13 | ||
| WO1997005700A1 (en) * | 1995-07-31 | 1997-02-13 | International Business Machines Corporation | High-precision voltage dependent timing delay circuit |
| JP2003533900A (ja) * | 1999-02-26 | 2003-11-11 | モサイド・テクノロジーズ・インコーポレイテッド | デュアル制御アナログ遅延素子 |
-
1983
- 1983-11-11 JP JP58210977A patent/JPS60103822A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0306662A2 (en) * | 1987-09-08 | 1989-03-15 | Tektronix, Inc. | Apparatus for skew compensating signals |
| JPH01181316A (ja) * | 1988-01-14 | 1989-07-19 | Nec Corp | タイミング信号発生回路 |
| JPH0348925U (ja) * | 1989-09-20 | 1991-05-13 | ||
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| JP2003533900A (ja) * | 1999-02-26 | 2003-11-11 | モサイド・テクノロジーズ・インコーポレイテッド | デュアル制御アナログ遅延素子 |
| US8063687B2 (en) | 1999-02-26 | 2011-11-22 | Mosaid Technologies Incorporated | Dual control analog delay element |
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