JPH0637314A - 薄膜トランジスタ及びその製造方法 - Google Patents
薄膜トランジスタ及びその製造方法Info
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- JPH0637314A JPH0637314A JP4189334A JP18933492A JPH0637314A JP H0637314 A JPH0637314 A JP H0637314A JP 4189334 A JP4189334 A JP 4189334A JP 18933492 A JP18933492 A JP 18933492A JP H0637314 A JPH0637314 A JP H0637314A
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- 239000010409 thin film Substances 0.000 title claims abstract description 49
- 238000004519 manufacturing process Methods 0.000 title claims description 23
- 239000010408 film Substances 0.000 claims abstract description 85
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 56
- 229920005591 polysilicon Polymers 0.000 claims abstract description 50
- 239000000758 substrate Substances 0.000 claims abstract description 33
- 150000002500 ions Chemical class 0.000 claims abstract description 19
- 239000012535 impurity Substances 0.000 claims abstract description 18
- 238000009792 diffusion process Methods 0.000 claims description 12
- 239000012212 insulator Substances 0.000 claims description 11
- 230000000694 effects Effects 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 96
- 238000000034 method Methods 0.000 description 33
- 238000005530 etching Methods 0.000 description 17
- 229910004298 SiO 2 Inorganic materials 0.000 description 14
- 239000011521 glass Substances 0.000 description 14
- 238000005468 ion implantation Methods 0.000 description 8
- 229910021417 amorphous silicon Inorganic materials 0.000 description 7
- 239000007789 gas Substances 0.000 description 7
- 239000004973 liquid crystal related substance Substances 0.000 description 5
- 238000000137 annealing Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 4
- 239000010453 quartz Substances 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 2
- 230000002411 adverse Effects 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 239000007772 electrode material Substances 0.000 description 2
- 239000011261 inert gas Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 2
- 230000002040 relaxant effect Effects 0.000 description 2
- 229910000077 silane Inorganic materials 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
- H10D30/6713—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes
- H10D30/6715—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes characterised by the doping profiles, e.g. having lightly-doped source or drain extensions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
- H10D30/6713—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes
- H10D30/6715—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes characterised by the doping profiles, e.g. having lightly-doped source or drain extensions
- H10D30/6719—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes characterised by the doping profiles, e.g. having lightly-doped source or drain extensions having significant overlap between the lightly-doped drains and the gate electrodes, e.g. gate-overlapped LDD [GOLDD] TFTs
Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【構成】 絶縁性基板１上にポリシリコン層３、ゲート
絶縁膜４及びゲート電極８が順次形成された薄膜トラン
ジスタであって、ゲート電極８が上層ゲート電極７及び
下層ゲート電極５の２層構造からなり、かつ上層ゲート
電極７の電極幅と下層ゲート電極５の電極幅とが同一幅
でない薄膜トランジスタ。 【効果】 上層及び下層ゲート電極７、５をマスクに不
純物イオンを注入することで、ゲートオーバーラップＬ
ＤＤ構造を容易に形成することができ、イオン電流の駆
動能力を損なうことなく、オフ電流の低減化を実現する
ことができる。また、ポリシリコン層３、ゲート絶縁膜
４及び下層ゲート電極５を順次連続して成膜するので、
ポリシリコン層３とゲート絶縁膜４との界面を常に安定
に良好な状態で、薄膜トランジスタを製造することがで
き、高性能なトランジスタ特性を安定して得ることがで
きる。
絶縁膜４及びゲート電極８が順次形成された薄膜トラン
ジスタであって、ゲート電極８が上層ゲート電極７及び
下層ゲート電極５の２層構造からなり、かつ上層ゲート
電極７の電極幅と下層ゲート電極５の電極幅とが同一幅
でない薄膜トランジスタ。 【効果】 上層及び下層ゲート電極７、５をマスクに不
純物イオンを注入することで、ゲートオーバーラップＬ
ＤＤ構造を容易に形成することができ、イオン電流の駆
動能力を損なうことなく、オフ電流の低減化を実現する
ことができる。また、ポリシリコン層３、ゲート絶縁膜
４及び下層ゲート電極５を順次連続して成膜するので、
ポリシリコン層３とゲート絶縁膜４との界面を常に安定
に良好な状態で、薄膜トランジスタを製造することがで
き、高性能なトランジスタ特性を安定して得ることがで
きる。
Description
【０００１】
【産業上の利用分野】この発明は薄膜トランジスタ及び
その製造方法に関するものであり、特に液晶ディスプレ
イ等の絶縁性基板上に作製される薄膜トランジスタ及び
その製造方法に関するものである。
その製造方法に関するものであり、特に液晶ディスプレ
イ等の絶縁性基板上に作製される薄膜トランジスタ及び
その製造方法に関するものである。
【０００２】
【従来の技術】近年、液晶ディスプレイの性能向上はめ
ざましく、特に、絵素毎にダイオードや薄膜トランジス
タ等のスイッチング機能をもたせたアクティブマトリク
ス型液晶ディスプレイは画質の向上、画面サイズの大型
化に大きく貢献している。絵素毎に設けた薄膜トランジ
スタは絶縁性の基板上に、トランジスタの活性層として
非晶質シリコンを用いたものが多く、大面積化が可能で
あり、プロセス温度が低温（〜３５０℃）であるといっ
た長所を有している。
ざましく、特に、絵素毎にダイオードや薄膜トランジス
タ等のスイッチング機能をもたせたアクティブマトリク
ス型液晶ディスプレイは画質の向上、画面サイズの大型
化に大きく貢献している。絵素毎に設けた薄膜トランジ
スタは絶縁性の基板上に、トランジスタの活性層として
非晶質シリコンを用いたものが多く、大面積化が可能で
あり、プロセス温度が低温（〜３５０℃）であるといっ
た長所を有している。
【０００３】また、ポリシリコンを活性層とした薄膜ト
ランジスタも一部に商品化されており、その高移動度特
性を利用して、絵素毎のスイッチングのみならず駆動回
路をも構成しており、駆動回路一体型液晶ディスプレイ
を実現している。しかし、ポリシリコン薄膜トランジス
タは、通常、プロセス温度が高温であるため、ガラス基
板を使用することができず石英基板が使用されている。
石英基板はガラス基板に比べ高価であり、また大面積化
が困難である。したがって、ポリシリコン薄膜トランジ
スタの当面の目標はガラス基板の使用可能な温度（〜６
００℃）で安定した特性の得られるプロセスを開発する
ことにある。
ランジスタも一部に商品化されており、その高移動度特
性を利用して、絵素毎のスイッチングのみならず駆動回
路をも構成しており、駆動回路一体型液晶ディスプレイ
を実現している。しかし、ポリシリコン薄膜トランジス
タは、通常、プロセス温度が高温であるため、ガラス基
板を使用することができず石英基板が使用されている。
石英基板はガラス基板に比べ高価であり、また大面積化
が困難である。したがって、ポリシリコン薄膜トランジ
スタの当面の目標はガラス基板の使用可能な温度（〜６
００℃）で安定した特性の得られるプロセスを開発する
ことにある。
【０００４】
【発明が解決しようとする課題】前記のようにポリシリ
コン薄膜トランジスタを用いた場合、駆動回路一体型液
晶ディスプレイを実現できることが最大の利点である。
しかし、ポリシリコン薄膜トランジスタのオフ電流は非
晶質シリコン薄膜トランジスタに比べ高いことから、絵
素毎に設けるトランジスタとしては決して適していると
はいえない。
コン薄膜トランジスタを用いた場合、駆動回路一体型液
晶ディスプレイを実現できることが最大の利点である。
しかし、ポリシリコン薄膜トランジスタのオフ電流は非
晶質シリコン薄膜トランジスタに比べ高いことから、絵
素毎に設けるトランジスタとしては決して適していると
はいえない。
【０００５】ポリシリコン薄膜トランジスタのオフ電流
の低減方法としてはデュアルゲート構造、ポリシリコン
の薄膜化、ＬＤＤ(Lightly Doped Drain) 構造が考えら
れているがいずれも一長一短がある。デュアルゲート構
造は２個以上のトランジスタを並列に接続し、ゲート電
極を共通にする方法であり、トランジスタをオフしたと
きのドレイン電界を緩和することによってオフ電流を減
少させる。しかし、限られたスペースに２個以上のトラ
ンジスタを形成することは、絵素の開口率の低下につな
がってしまい、望ましくない。
の低減方法としてはデュアルゲート構造、ポリシリコン
の薄膜化、ＬＤＤ(Lightly Doped Drain) 構造が考えら
れているがいずれも一長一短がある。デュアルゲート構
造は２個以上のトランジスタを並列に接続し、ゲート電
極を共通にする方法であり、トランジスタをオフしたと
きのドレイン電界を緩和することによってオフ電流を減
少させる。しかし、限られたスペースに２個以上のトラ
ンジスタを形成することは、絵素の開口率の低下につな
がってしまい、望ましくない。
【０００６】ポリシリコンの薄膜化は非常に簡便な方法
であり薄膜化によりソース、ドレイン間の抵抗を高くす
ることでオフ電流の低減を図る。しかし、期待されるほ
どの低減効果は得られていない。ＬＤＤ(Lightly Doped
Drain) 構造は、例えば、ソース・ドレインがｎ+ 層の
場合、チャネルとソースとの間、およびチャネルとドレ
インとの間にｎ- 層を設けている。これは、図１３に示
すように、通常、ポリシリコン膜２２上にゲート電極２
３を形成したのち、ゲート電極２３をマスクとして低濃
度イオンを注入してｎ- 層２４を形成する（図１３
（ａ））。次にゲート電極２３の側壁にサイドウォール
絶縁体２５を形成した後、再度イオン注入し、ｎ+ 層２
６を形成する（図１３（ｂ））ことで実現される。
であり薄膜化によりソース、ドレイン間の抵抗を高くす
ることでオフ電流の低減を図る。しかし、期待されるほ
どの低減効果は得られていない。ＬＤＤ(Lightly Doped
Drain) 構造は、例えば、ソース・ドレインがｎ+ 層の
場合、チャネルとソースとの間、およびチャネルとドレ
インとの間にｎ- 層を設けている。これは、図１３に示
すように、通常、ポリシリコン膜２２上にゲート電極２
３を形成したのち、ゲート電極２３をマスクとして低濃
度イオンを注入してｎ- 層２４を形成する（図１３
（ａ））。次にゲート電極２３の側壁にサイドウォール
絶縁体２５を形成した後、再度イオン注入し、ｎ+ 層２
６を形成する（図１３（ｂ））ことで実現される。
【０００７】また、別の方法として図１４に示すよう
に、ゲート電極３３をマスクとして、斜め回転イオン注
入によりｎ- 層３４を形成した（図１４（ａ））後、通
常のイオン注入法にてｎ+ 層３５を形成する（図１４
（ｂ））。この方法ではｎ- 層３４が深くチャネル領域
に入り込み、ゲートと大きく重なりを有する構造となる
ことから、ゲートオーバーラップＬＤＤ構造と呼ばれて
いる。
に、ゲート電極３３をマスクとして、斜め回転イオン注
入によりｎ- 層３４を形成した（図１４（ａ））後、通
常のイオン注入法にてｎ+ 層３５を形成する（図１４
（ｂ））。この方法ではｎ- 層３４が深くチャネル領域
に入り込み、ゲートと大きく重なりを有する構造となる
ことから、ゲートオーバーラップＬＤＤ構造と呼ばれて
いる。
【０００８】どちらの構造においてもドレイン電界を緩
和させ耐圧の向上を図ることでオフ電流を減少させる事
ができるが、図１３のＬＤＤ構造ではゲートに電圧を印
加していったときソースｎ- 層の寄生抵抗により電流駆
動能力が低下してしまう。一方、図１４のゲートオーバ
ーラップＬＤＤ構造においてはｎ- 層がゲート電極の下
に存在することにより、電流駆動能力を損なうことがな
い。しかし、いずれの方法にしても、イオン注入を２回
行う必要があることや、サイドウォール絶縁体の形成あ
るいは斜め回転イオン注入など製造工程が複雑になると
いう課題があった。
和させ耐圧の向上を図ることでオフ電流を減少させる事
ができるが、図１３のＬＤＤ構造ではゲートに電圧を印
加していったときソースｎ- 層の寄生抵抗により電流駆
動能力が低下してしまう。一方、図１４のゲートオーバ
ーラップＬＤＤ構造においてはｎ- 層がゲート電極の下
に存在することにより、電流駆動能力を損なうことがな
い。しかし、いずれの方法にしても、イオン注入を２回
行う必要があることや、サイドウォール絶縁体の形成あ
るいは斜め回転イオン注入など製造工程が複雑になると
いう課題があった。
【０００９】次に、ガラス基体の使用可能な低温プロセ
スのポリシリコン薄膜トランジスタの問題点について触
れる。薄膜トランジスタは、一般に電界効果トランジス
タであるために、その特性はゲート絶縁層とチャネルと
なる多結晶Ｓｉ膜との界面状態に非常に大きく影響され
る。このため、従来の高温プロセスでは熱酸化法によ
り、ゲート絶縁層とチャネルの界面とをチャネル層内部
に作り込み、界面状態を良好に保っている。これに対
し、低温プロセスでは、ゲート絶縁層も低温で形成する
必要があるため、上記の熱酸化法は使えない。そのた
め、多結晶Ｓｉ膜を所定の形状に加工した後、弗酸等を
用いて表面の清浄化処理を行い、その後スパッタ、ある
いは、ＣＶＤ法等を用いてゲート絶縁膜を形成する方法
が採られているが、界面準位密度の十分な低減には至っ
ていない。
スのポリシリコン薄膜トランジスタの問題点について触
れる。薄膜トランジスタは、一般に電界効果トランジス
タであるために、その特性はゲート絶縁層とチャネルと
なる多結晶Ｓｉ膜との界面状態に非常に大きく影響され
る。このため、従来の高温プロセスでは熱酸化法によ
り、ゲート絶縁層とチャネルの界面とをチャネル層内部
に作り込み、界面状態を良好に保っている。これに対
し、低温プロセスでは、ゲート絶縁層も低温で形成する
必要があるため、上記の熱酸化法は使えない。そのた
め、多結晶Ｓｉ膜を所定の形状に加工した後、弗酸等を
用いて表面の清浄化処理を行い、その後スパッタ、ある
いは、ＣＶＤ法等を用いてゲート絶縁膜を形成する方法
が採られているが、界面準位密度の十分な低減には至っ
ていない。
【００１０】そこで、多結晶Ｓｉ膜を成膜した後、大気
にさらさずゲート絶縁膜を連続して成膜する方法が検討
されているが、この方法においては、ゲート絶縁膜およ
び多結晶Ｓｉ膜を所定の形状に加工したときに、多結晶
Ｓｉ膜側面が露出してしまう。そして、その後ゲート電
極を形成した際にゲート電極と露出した多結晶Ｓｉ膜と
の側壁が接し、リーク電流が増大することになるという
問題があった。したがって、ポリシリコンの側壁を絶縁
体で保護する必要があるが、ポリシリコンの側壁を保護
する絶縁体とゲート絶縁膜とが選択的にエッチングでき
ることが必要条件となるため、ゲート絶縁膜、及び側壁
保護のための絶縁体材料が限定されてしまうという問題
があった。
にさらさずゲート絶縁膜を連続して成膜する方法が検討
されているが、この方法においては、ゲート絶縁膜およ
び多結晶Ｓｉ膜を所定の形状に加工したときに、多結晶
Ｓｉ膜側面が露出してしまう。そして、その後ゲート電
極を形成した際にゲート電極と露出した多結晶Ｓｉ膜と
の側壁が接し、リーク電流が増大することになるという
問題があった。したがって、ポリシリコンの側壁を絶縁
体で保護する必要があるが、ポリシリコンの側壁を保護
する絶縁体とゲート絶縁膜とが選択的にエッチングでき
ることが必要条件となるため、ゲート絶縁膜、及び側壁
保護のための絶縁体材料が限定されてしまうという問題
があった。
【００１１】この発明は上記のような問題点に鑑みてな
されたもので、ガラス基板の使用可能な低温プロセスに
おいても理想的な製造方法であるとともに、オフ電流を
低減するための最良の方法であるゲートオーバーラップ
ＬＤＤ構造を比較的容易に実現することができる薄膜ト
ランジスタ及びその製造方法を提供することを目的とし
ている。
されたもので、ガラス基板の使用可能な低温プロセスに
おいても理想的な製造方法であるとともに、オフ電流を
低減するための最良の方法であるゲートオーバーラップ
ＬＤＤ構造を比較的容易に実現することができる薄膜ト
ランジスタ及びその製造方法を提供することを目的とし
ている。
【００１２】
【課題を解決するための手段】上記の目的を達成するた
め、この発明によれば、絶縁性基板上にトランジスタの
活性層となるポリシリコン層、ゲート絶縁膜及びゲート
電極が順次形成された薄膜トランジスタであって、前記
ゲート電極が上層ゲート電極及び下層ゲート電極の２層
構造からなり、かつ前記上層ゲート電極の電極幅と前記
下層ゲート電極の電極幅とが同一幅でない薄膜トランジ
スタが提供される。
め、この発明によれば、絶縁性基板上にトランジスタの
活性層となるポリシリコン層、ゲート絶縁膜及びゲート
電極が順次形成された薄膜トランジスタであって、前記
ゲート電極が上層ゲート電極及び下層ゲート電極の２層
構造からなり、かつ前記上層ゲート電極の電極幅と前記
下層ゲート電極の電極幅とが同一幅でない薄膜トランジ
スタが提供される。
【００１３】また別の観点から、(i) 絶縁性基板上にポ
リシリコン層、ゲート絶縁膜及び下層ゲート電極を順次
連続して成膜して積層膜を形成する工程、(ii)前記積層
膜を島状パターンに加工した後、前記島状パターンの側
壁に絶縁体を形成する工程、(iii) 前記下層ゲート電極
のみを所定の形状に加工し、さらに、前記下層ゲート電
極上に上層ゲート電極を成膜する工程、(iv)前記上層ゲ
ート電極を所定の形状に加工する工程、(v) 前記下層ゲ
ート電極及び前記上層ゲート電極をマスクにして不純物
イオンを前記ポリシリコン層に注入して、不純物拡散領
域を形成する工程を含む薄膜トランジスタの製造方法が
提供される。
リシリコン層、ゲート絶縁膜及び下層ゲート電極を順次
連続して成膜して積層膜を形成する工程、(ii)前記積層
膜を島状パターンに加工した後、前記島状パターンの側
壁に絶縁体を形成する工程、(iii) 前記下層ゲート電極
のみを所定の形状に加工し、さらに、前記下層ゲート電
極上に上層ゲート電極を成膜する工程、(iv)前記上層ゲ
ート電極を所定の形状に加工する工程、(v) 前記下層ゲ
ート電極及び前記上層ゲート電極をマスクにして不純物
イオンを前記ポリシリコン層に注入して、不純物拡散領
域を形成する工程を含む薄膜トランジスタの製造方法が
提供される。
【００１４】この発明における絶縁性基板とは、通常薄
膜トランジスタに用いられる基板であれば特に限定され
るものではなく、ガラス基板、石英基板等を用いること
ができる。そして、この絶縁性基板上に直接、あるいは
基板からの不純物の拡散を防止するために窒化膜等の絶
縁膜を５００〜３０００Å程度積層した上に、薄膜トラ
ンジスタの活性層となるポリシリコン膜を形成する。こ
のポリシリコンは、公知の方法、例えば、ＣＶＤ法によ
り、４００〜６００℃でシランガス等を用いて非晶質の
シリコン膜を形成したのち、真空中あるいは不活性ガス
雰囲気中で、５００〜６００℃、数時間アニールを行う
ことにより形成することができる。また、石英基板等を
使った高温プロセスにおいても同様に行うことができ
る。この際のポリシリコンの膜厚は５００〜１５００Å
程度が好ましい。また、ゲート絶縁膜として形成される
膜は、トランジスタ特性に悪影響を及ぼさない範囲で種
々選択することができるが、ＳｉＯ2 膜が好ましい。Ｓ
ｉＯ2 膜は公知の方法、例えば、ＣＶＤ法により形成す
ることができる。この際のＳｉＯ2 膜の膜厚は５００〜
１５００Å程度が好ましい。なお、絶縁性基板上に非晶
質シリコンを形成する工程からゲート絶縁膜を成膜する
までの工程は、外気に曝されることなく、真空中あるい
は不活性ガス雰囲気中に保持して行うことが好ましい。
膜トランジスタに用いられる基板であれば特に限定され
るものではなく、ガラス基板、石英基板等を用いること
ができる。そして、この絶縁性基板上に直接、あるいは
基板からの不純物の拡散を防止するために窒化膜等の絶
縁膜を５００〜３０００Å程度積層した上に、薄膜トラ
ンジスタの活性層となるポリシリコン膜を形成する。こ
のポリシリコンは、公知の方法、例えば、ＣＶＤ法によ
り、４００〜６００℃でシランガス等を用いて非晶質の
シリコン膜を形成したのち、真空中あるいは不活性ガス
雰囲気中で、５００〜６００℃、数時間アニールを行う
ことにより形成することができる。また、石英基板等を
使った高温プロセスにおいても同様に行うことができ
る。この際のポリシリコンの膜厚は５００〜１５００Å
程度が好ましい。また、ゲート絶縁膜として形成される
膜は、トランジスタ特性に悪影響を及ぼさない範囲で種
々選択することができるが、ＳｉＯ2 膜が好ましい。Ｓ
ｉＯ2 膜は公知の方法、例えば、ＣＶＤ法により形成す
ることができる。この際のＳｉＯ2 膜の膜厚は５００〜
１５００Å程度が好ましい。なお、絶縁性基板上に非晶
質シリコンを形成する工程からゲート絶縁膜を成膜する
までの工程は、外気に曝されることなく、真空中あるい
は不活性ガス雰囲気中に保持して行うことが好ましい。
【００１５】また、この発明における薄膜トランジスタ
のゲート電極は下層及び上層の２層構造からなってお
り、上層ゲート電極と下層ゲート電極との電極幅は同一
幅を有していない。つまり、上層ゲート電極が下層ゲー
ト電極より大きな電極幅を有しているか、あるいは下層
ゲート電極が上層ゲート電極より大きな電極幅を有して
いるものである。しかし、下層ゲート電極の電極幅が上
層ゲート電極の電極幅より大きい場合には、上層ゲート
電極を加工する際、下層ゲート電極の一部が露出するこ
ととなるので、エッチング時間を精度よく管理しないと
下層ゲート電極をエッチングしてしまうという問題が生
じるが、下層ゲート電極の方が上層ゲート電極の電極幅
より小さい場合には上記のような問題が防止されるとう
いう点から、上層ゲート電極が下層ゲート電極より大き
な電極幅を有している方が好ましい。なお、これらゲー
ト電極の電極幅は作製する薄膜トランジスタの大きさに
依存しており、特に限定されるものではない。また、下
層ゲート電極及び上層ゲート電極は、それぞれ各種メタ
ルあるいはポリシリコン膜等、トランジスタ特性に悪影
響を及ぼさない範囲で種々選択することができるが、ポ
リシリコンの場合はソース・ドレイン形成のイオン注入
時に同時にイオン注入することによってゲート電極とす
ることが出来る。ポリシリコンは、公知の方法、例え
ば、シランガスを用いたＣＶＤ法で形成することができ
る。
のゲート電極は下層及び上層の２層構造からなってお
り、上層ゲート電極と下層ゲート電極との電極幅は同一
幅を有していない。つまり、上層ゲート電極が下層ゲー
ト電極より大きな電極幅を有しているか、あるいは下層
ゲート電極が上層ゲート電極より大きな電極幅を有して
いるものである。しかし、下層ゲート電極の電極幅が上
層ゲート電極の電極幅より大きい場合には、上層ゲート
電極を加工する際、下層ゲート電極の一部が露出するこ
ととなるので、エッチング時間を精度よく管理しないと
下層ゲート電極をエッチングしてしまうという問題が生
じるが、下層ゲート電極の方が上層ゲート電極の電極幅
より小さい場合には上記のような問題が防止されるとう
いう点から、上層ゲート電極が下層ゲート電極より大き
な電極幅を有している方が好ましい。なお、これらゲー
ト電極の電極幅は作製する薄膜トランジスタの大きさに
依存しており、特に限定されるものではない。また、下
層ゲート電極及び上層ゲート電極は、それぞれ各種メタ
ルあるいはポリシリコン膜等、トランジスタ特性に悪影
響を及ぼさない範囲で種々選択することができるが、ポ
リシリコンの場合はソース・ドレイン形成のイオン注入
時に同時にイオン注入することによってゲート電極とす
ることが出来る。ポリシリコンは、公知の方法、例え
ば、シランガスを用いたＣＶＤ法で形成することができ
る。
【００１６】この発明においては、絶縁性基板上にポリ
シリコン層、ゲート絶縁膜及び下層ゲート電極を順次形
成したのち、同一のレジストパターンを用いて、これら
３層構造を同時にエッチングして島状のパターンに形成
する。この場合のエッチングは公知の方法により、それ
ぞれエッチングすることができるが、各層のエッチング
後の断面形状が基板に対して垂直になるように、異方性
エッチングによりパターニングすることが好ましい。ま
た、これらパターニングされた３層構造の側壁には絶縁
体のサイドウォールが形成されている。このサイドウォ
ールは、公知の絶縁膜、例えば、ＳｉＯ2 膜を３０００
〜８０００Å程度積層し、異方性エッチングによるよう
な、公知の方法により形成することができる。
シリコン層、ゲート絶縁膜及び下層ゲート電極を順次形
成したのち、同一のレジストパターンを用いて、これら
３層構造を同時にエッチングして島状のパターンに形成
する。この場合のエッチングは公知の方法により、それ
ぞれエッチングすることができるが、各層のエッチング
後の断面形状が基板に対して垂直になるように、異方性
エッチングによりパターニングすることが好ましい。ま
た、これらパターニングされた３層構造の側壁には絶縁
体のサイドウォールが形成されている。このサイドウォ
ールは、公知の絶縁膜、例えば、ＳｉＯ2 膜を３０００
〜８０００Å程度積層し、異方性エッチングによるよう
な、公知の方法により形成することができる。
【００１７】また、この発明においては、下層ゲート電
極のみを所定の形状に加工し、さらに下層ゲート電極上
に上層ゲート電極を成膜、加工した後、下層及び上層ゲ
ート電極をマスクにして不純物イオンをポリシリコン層
に注入して、不純物拡散領域を形成する。
極のみを所定の形状に加工し、さらに下層ゲート電極上
に上層ゲート電極を成膜、加工した後、下層及び上層ゲ
ート電極をマスクにして不純物イオンをポリシリコン層
に注入して、不純物拡散領域を形成する。
【００１８】
【作用】上記のような構造及び方法においては、ゲート
電極が上層ゲート電極及び下層ゲート電極の２層構造か
らなり、かつ上層ゲート電極の電極幅と下層ゲート電極
の電極幅とが同一幅でないので、上層及び下層ゲート電
極をマスクに不純物イオンを注入することで、ゲートオ
ーバーラップＬＤＤ構造が容易に形成される。
電極が上層ゲート電極及び下層ゲート電極の２層構造か
らなり、かつ上層ゲート電極の電極幅と下層ゲート電極
の電極幅とが同一幅でないので、上層及び下層ゲート電
極をマスクに不純物イオンを注入することで、ゲートオ
ーバーラップＬＤＤ構造が容易に形成される。
【００１９】また、トランジスタの活性層となるポリシ
リコン層、ゲート絶縁膜及び下層ゲート電極を順次連続
して成膜するので、ポリシリコン層とゲート絶縁膜との
界面が常に安定で良好な状態が保たれる。さらに、ポリ
シリコン層、ゲート絶縁膜及び下層ゲート電極の積層膜
の上面が下層ゲート電極材料となっているので、パター
ニングされた３層構造の積層膜の側壁に絶縁体を形成す
るためのエッチング加工の際、特にゲート絶縁膜との選
択的なエッチングを必要とせず、容易に形成することが
できる。
リコン層、ゲート絶縁膜及び下層ゲート電極を順次連続
して成膜するので、ポリシリコン層とゲート絶縁膜との
界面が常に安定で良好な状態が保たれる。さらに、ポリ
シリコン層、ゲート絶縁膜及び下層ゲート電極の積層膜
の上面が下層ゲート電極材料となっているので、パター
ニングされた３層構造の積層膜の側壁に絶縁体を形成す
るためのエッチング加工の際、特にゲート絶縁膜との選
択的なエッチングを必要とせず、容易に形成することが
できる。
【００２０】
【実施例】この発明に係わる薄膜トランジスタの実施例
を図面に基づいて説明する。 実施例１ 図１は薄膜トランジスタの一実施例を示しており、
（ａ）は平面図、（ｂ）はＡ−Ａ線断面図、（ｃ）はＢ
−Ｂ線断面図である。この薄膜トランジスタは、ガラス
基板１上にＳｉＮ膜２、ポリシリコン層３及びＳｉＯ2
膜４が順次積層されて構成されており、ＳｉＯ2 膜４上
に下層ゲート電極５が形成されており、下層ゲート電極
５上に下層ゲート電極５幅よりも小さい幅を有する上層
ゲート電極７が形成されている。そして、チャネル部と
なるポリシリコン層３には自己整合的にＬＤＤ構造を有
する不純物拡散領域１０が形成されており、不純物拡散
領域１０にメタル電極配線９が接続されて、薄膜トラン
ジスタが形成されている。
を図面に基づいて説明する。 実施例１ 図１は薄膜トランジスタの一実施例を示しており、
（ａ）は平面図、（ｂ）はＡ−Ａ線断面図、（ｃ）はＢ
−Ｂ線断面図である。この薄膜トランジスタは、ガラス
基板１上にＳｉＮ膜２、ポリシリコン層３及びＳｉＯ2
膜４が順次積層されて構成されており、ＳｉＯ2 膜４上
に下層ゲート電極５が形成されており、下層ゲート電極
５上に下層ゲート電極５幅よりも小さい幅を有する上層
ゲート電極７が形成されている。そして、チャネル部と
なるポリシリコン層３には自己整合的にＬＤＤ構造を有
する不純物拡散領域１０が形成されており、不純物拡散
領域１０にメタル電極配線９が接続されて、薄膜トラン
ジスタが形成されている。
【００２１】以下に、上記の薄膜トランジスタの製造方
法を図面に基づいて説明する。まず、図２に示したよう
に、ガラス基板１上にガラスからの不純物の拡散を防ぐ
ためにＳｉＮ膜２を約３０００Å堆積させた後、その上
にプラズマＣＶＤ装置にて非晶質シリコン膜を成膜す
る。成膜条件は基板温度４００〜６００℃でＨ2希釈さ
れたＳｉＨ4 ガスを熱とプラズマとで分解し、約１００
０Å堆積させる。次に非晶質シリコン膜を多結晶化する
ため、真空中にて約６００℃で１時間のアニールを行
い、ポリシリコン膜３とする。続いて、減圧ＣＶＤ装置
にてゲート絶縁膜となるＳｉＯ2 膜４を約１０００Å成
膜する。以上の非晶質シリコン膜の成膜からゲート絶縁
膜の成膜までの工程において、プラズマＣＶＤ装置から
アニール炉、及びアニール炉から減圧ＣＶＤ装置へのガ
ラス基板１の移動は真空で保持されたロードロック室を
介して行っている。次に、減圧ＣＶＤ装置にて下層ゲー
ト電極５となるポリシリコン膜を約１５００Å成膜す
る。
法を図面に基づいて説明する。まず、図２に示したよう
に、ガラス基板１上にガラスからの不純物の拡散を防ぐ
ためにＳｉＮ膜２を約３０００Å堆積させた後、その上
にプラズマＣＶＤ装置にて非晶質シリコン膜を成膜す
る。成膜条件は基板温度４００〜６００℃でＨ2希釈さ
れたＳｉＨ4 ガスを熱とプラズマとで分解し、約１００
０Å堆積させる。次に非晶質シリコン膜を多結晶化する
ため、真空中にて約６００℃で１時間のアニールを行
い、ポリシリコン膜３とする。続いて、減圧ＣＶＤ装置
にてゲート絶縁膜となるＳｉＯ2 膜４を約１０００Å成
膜する。以上の非晶質シリコン膜の成膜からゲート絶縁
膜の成膜までの工程において、プラズマＣＶＤ装置から
アニール炉、及びアニール炉から減圧ＣＶＤ装置へのガ
ラス基板１の移動は真空で保持されたロードロック室を
介して行っている。次に、減圧ＣＶＤ装置にて下層ゲー
ト電極５となるポリシリコン膜を約１５００Å成膜す
る。
【００２２】次いで、図３に示したように、窒化シリコ
ン膜２上のポリシリコン層３、ＳｉＯ2 膜４及び下層ゲ
ート電極５の３層の膜を同一のレジストパターンでエッ
チングし、島状パターンに加工する。各層のエッチング
は反応性イオンエッチャーを用い、エッチングした後の
断面形状がガラス基板１に対し垂直となるように異方性
エッチングを行っている。尚、ポリシリコン層３のエッ
チングにはＳＦ6 とＣＣｌ4 との混合ガスを、ＳｉＯ2
膜４のエッチングにはＣＨＦ3 をそれぞれエッチングガ
スとして用いた。
ン膜２上のポリシリコン層３、ＳｉＯ2 膜４及び下層ゲ
ート電極５の３層の膜を同一のレジストパターンでエッ
チングし、島状パターンに加工する。各層のエッチング
は反応性イオンエッチャーを用い、エッチングした後の
断面形状がガラス基板１に対し垂直となるように異方性
エッチングを行っている。尚、ポリシリコン層３のエッ
チングにはＳＦ6 とＣＣｌ4 との混合ガスを、ＳｉＯ2
膜４のエッチングにはＣＨＦ3 をそれぞれエッチングガ
スとして用いた。
【００２３】次に、図４に示したように、ガラス基板１
全面にスパッタ装置にてＳｉＯ2 膜６を約５０００Å成
膜する。その後、反応成イオンエッチャーにてＣＨＦ3
を反応性ガスとして用い、図５に示したように、ＳｉＯ
2 膜６が島状パターンの側壁のみに残存するように異方
性エッチングを行う。エッチングの終点はエッチングが
進行し、窒化シリコン膜２が露出したことをプラズマ分
析により知ることで検知が可能である。
全面にスパッタ装置にてＳｉＯ2 膜６を約５０００Å成
膜する。その後、反応成イオンエッチャーにてＣＨＦ3
を反応性ガスとして用い、図５に示したように、ＳｉＯ
2 膜６が島状パターンの側壁のみに残存するように異方
性エッチングを行う。エッチングの終点はエッチングが
進行し、窒化シリコン膜２が露出したことをプラズマ分
析により知ることで検知が可能である。
【００２４】その後、図６に示したように、下層ゲート
電極５を反応性イオンエッチャーにて、所定の形状に加
工する。この際、下層ゲート電極５の電極幅（図６
（ｂ）中、トランジスタ長：Ｌ）を５μｍとした。その
後、図７に示したように、下層ゲート電極５を含むガラ
ス基板１全面に、減圧ＣＶＤ装置にて上層ゲート電極７
となるポリシリコン膜を約１５００Å成膜する。
電極５を反応性イオンエッチャーにて、所定の形状に加
工する。この際、下層ゲート電極５の電極幅（図６
（ｂ）中、トランジスタ長：Ｌ）を５μｍとした。その
後、図７に示したように、下層ゲート電極５を含むガラ
ス基板１全面に、減圧ＣＶＤ装置にて上層ゲート電極７
となるポリシリコン膜を約１５００Å成膜する。
【００２５】次いで、図８に示したように、下層ゲート
電極５の電極幅の中心線を同一として、上層ゲート電極
７の電極幅（図８（ｂ）中、トランジスタ長：Ｍ）を３
μｍに加工する。次に、図９に示したように、プラズマ
イオンドーピング装置にて水素ガスで希釈されたＰＨ3
ガスを用いてプラズマを形成し、Ｐ（リン）イオンを注
入して、ゲート電極６に高濃度領域を形成するととも
に、ポリシリコン膜にＬＤＤ構造を有する不純物拡散領
域１０を形成する。
電極５の電極幅の中心線を同一として、上層ゲート電極
７の電極幅（図８（ｂ）中、トランジスタ長：Ｍ）を３
μｍに加工する。次に、図９に示したように、プラズマ
イオンドーピング装置にて水素ガスで希釈されたＰＨ3
ガスを用いてプラズマを形成し、Ｐ（リン）イオンを注
入して、ゲート電極６に高濃度領域を形成するととも
に、ポリシリコン膜にＬＤＤ構造を有する不純物拡散領
域１０を形成する。
【００２６】その後、図１０に示したように、層間絶縁
膜となるＳｉＯ2 膜１１を約５０００Å成膜し、不純物
拡散領域１０となる部分にコンタクトホールを形成した
後、メタル配線９を形成してＮ型の薄膜トランジスタを
作製する。このように作製した薄膜トランジスタのＰイ
オンの濃度分布を図１１に示す。図１１に示したよう
に、直上にゲート電極６の存在しない不純物拡散領域１
０となる部分のポリシリコン層３には、充分な濃度のＰ
イオンが注入されて、ｎ+領域となっている。一方、下
層ゲート電極５のみが直上に存在するポリシリコン層３
には高濃度の不純物拡散領域１０に比べ、約２桁少ない
量のＰイオンが注入されて、ｎ- 領域となっている。ま
た、上層ゲート電極７及び下層ゲート電極５の両方が直
上に存在するポリシリコン層３にはほとんどＰイオンは
到達していなかった。
膜となるＳｉＯ2 膜１１を約５０００Å成膜し、不純物
拡散領域１０となる部分にコンタクトホールを形成した
後、メタル配線９を形成してＮ型の薄膜トランジスタを
作製する。このように作製した薄膜トランジスタのＰイ
オンの濃度分布を図１１に示す。図１１に示したよう
に、直上にゲート電極６の存在しない不純物拡散領域１
０となる部分のポリシリコン層３には、充分な濃度のＰ
イオンが注入されて、ｎ+領域となっている。一方、下
層ゲート電極５のみが直上に存在するポリシリコン層３
には高濃度の不純物拡散領域１０に比べ、約２桁少ない
量のＰイオンが注入されて、ｎ- 領域となっている。ま
た、上層ゲート電極７及び下層ゲート電極５の両方が直
上に存在するポリシリコン層３にはほとんどＰイオンは
到達していなかった。
【００２７】従って、この薄膜トランジスタは上層ゲー
ト電極７及び下層ゲート電極５の電極幅を同一の３μｍ
とした場合の薄膜トランジスタと比較して、オフ電流が
約２桁低減できた。また、オン時のドレイン電流の駆動
能力は同程度であった。 実施例２ 実施例１と同様の方法により、活性層となるポリシリコ
ン層３、ゲート絶縁膜であるＳｉＯ2 膜４及び下層ゲー
ト電極１５となるポリシリコン膜の３層膜を島状パター
ンに加工し、その島状パターンの側壁にＳｉＯ2 膜６の
絶縁体を形成する。実施例２においては下層ゲート電極
１５の電極幅（Ｌ）を３μｍに加工した後、上層ゲート
電極１７となるポリシリコン膜を成膜し、下層ゲート電
極１５の電極幅の中心線を同一にして、上層ゲート電極
１７の電極幅（Ｍ）を５μｍに加工する。そして、実施
例１と同様の方法で図１２に示す、薄膜トランジスタを
作製した。
ト電極７及び下層ゲート電極５の電極幅を同一の３μｍ
とした場合の薄膜トランジスタと比較して、オフ電流が
約２桁低減できた。また、オン時のドレイン電流の駆動
能力は同程度であった。 実施例２ 実施例１と同様の方法により、活性層となるポリシリコ
ン層３、ゲート絶縁膜であるＳｉＯ2 膜４及び下層ゲー
ト電極１５となるポリシリコン膜の３層膜を島状パター
ンに加工し、その島状パターンの側壁にＳｉＯ2 膜６の
絶縁体を形成する。実施例２においては下層ゲート電極
１５の電極幅（Ｌ）を３μｍに加工した後、上層ゲート
電極１７となるポリシリコン膜を成膜し、下層ゲート電
極１５の電極幅の中心線を同一にして、上層ゲート電極
１７の電極幅（Ｍ）を５μｍに加工する。そして、実施
例１と同様の方法で図１２に示す、薄膜トランジスタを
作製した。
【００２８】このように作製された薄膜トランジスタの
オフ電流も実施例１と同等の約２桁の低減効果が認めら
れた。以上の実施例１、及び２のように上層ゲート電極
と下層ゲート電極のそれぞれの電極幅を異ならせた形状
としたうえで、イオン注入を施すことによりゲートオー
バーラップＬＤＤが実現されるため、オン電流の駆動能
力を損なうことなくオフ電流の低減を図ることができ
た。
オフ電流も実施例１と同等の約２桁の低減効果が認めら
れた。以上の実施例１、及び２のように上層ゲート電極
と下層ゲート電極のそれぞれの電極幅を異ならせた形状
としたうえで、イオン注入を施すことによりゲートオー
バーラップＬＤＤが実現されるため、オン電流の駆動能
力を損なうことなくオフ電流の低減を図ることができ
た。
【００２９】
【発明の効果】上記のようにこの発明の薄膜トランジス
タ及びその製造方法においては、ゲート電極が上層ゲー
ト電極及び下層ゲート電極の２層構造からなり、かつ上
層ゲート電極の電極幅と下層ゲート電極の電極幅とが同
一幅でないので、上層及び下層ゲート電極をマスクに不
純物イオンを１回注入することで、ゲートオーバーラッ
プＬＤＤ構造を容易に形成することができる。従って、
イオン電流の駆動能力を損なうことなく、オフ電流の低
減化を実現することができた。
タ及びその製造方法においては、ゲート電極が上層ゲー
ト電極及び下層ゲート電極の２層構造からなり、かつ上
層ゲート電極の電極幅と下層ゲート電極の電極幅とが同
一幅でないので、上層及び下層ゲート電極をマスクに不
純物イオンを１回注入することで、ゲートオーバーラッ
プＬＤＤ構造を容易に形成することができる。従って、
イオン電流の駆動能力を損なうことなく、オフ電流の低
減化を実現することができた。
【００３０】また、トランジスタの活性層となるポリシ
リコン層、ゲート絶縁膜、及び下層ゲート電極を順次連
続して成膜するので、ポリシリコン層とゲート絶縁膜と
の界面を常に安定に良好な状態で、薄膜トランジスタを
製造することができる。従って、６００℃以下の低温プ
ロセスにおいても高性能なトランジスタ特性を安定して
得ることができる。
リコン層、ゲート絶縁膜、及び下層ゲート電極を順次連
続して成膜するので、ポリシリコン層とゲート絶縁膜と
の界面を常に安定に良好な状態で、薄膜トランジスタを
製造することができる。従って、６００℃以下の低温プ
ロセスにおいても高性能なトランジスタ特性を安定して
得ることができる。
【００３１】さらに、ポリシリコン層、ゲート絶縁膜及
び下層ゲート電極の積層膜の上面が下層ゲート電極材料
となっているので、パターニングされた３層構造の積層
膜の側壁に絶縁体を形成するためのエッチング加工の
際、特にゲート絶縁膜との選択的なエッチングを必要と
せず、薄膜トランジスタの製造工程を簡略化することが
できる。
び下層ゲート電極の積層膜の上面が下層ゲート電極材料
となっているので、パターニングされた３層構造の積層
膜の側壁に絶縁体を形成するためのエッチング加工の
際、特にゲート絶縁膜との選択的なエッチングを必要と
せず、薄膜トランジスタの製造工程を簡略化することが
できる。
【図１】この発明に係わる薄膜トランジスタの一実施例
を示す要部の概略平面図、概略断面図である。
を示す要部の概略平面図、概略断面図である。
【図２】実施例１の製造工程を示す要部の概略断面図で
あり、（ａ）は図１のＡ−Ａ線断面図、（ｂ）は図１の
Ｂ−Ｂ線断面図である。
あり、（ａ）は図１のＡ−Ａ線断面図、（ｂ）は図１の
Ｂ−Ｂ線断面図である。
【図３】実施例１の製造工程を示す要部の概略断面図で
あり、（ａ）は図１のＡ−Ａ線断面図、（ｂ）は図１の
Ｂ−Ｂ線断面図である。
あり、（ａ）は図１のＡ−Ａ線断面図、（ｂ）は図１の
Ｂ−Ｂ線断面図である。
【図４】実施例１の製造工程を示す要部の概略断面図で
あり、（ａ）は図１のＡ−Ａ線断面図、（ｂ）は図１の
Ｂ−Ｂ線断面図である。
あり、（ａ）は図１のＡ−Ａ線断面図、（ｂ）は図１の
Ｂ−Ｂ線断面図である。
【図５】実施例１の製造工程を示す要部の概略断面図で
あり、（ａ）は図１のＡ−Ａ線断面図、（ｂ）は図１の
Ｂ−Ｂ線断面図である。
あり、（ａ）は図１のＡ−Ａ線断面図、（ｂ）は図１の
Ｂ−Ｂ線断面図である。
【図６】実施例１の製造工程を示す要部の概略断面図で
あり、（ａ）は図１のＡ−Ａ線断面図、（ｂ）は図１の
Ｂ−Ｂ線断面図である。
あり、（ａ）は図１のＡ−Ａ線断面図、（ｂ）は図１の
Ｂ−Ｂ線断面図である。
【図７】実施例１の製造工程を示す要部の概略断面図で
あり、（ａ）は図１のＡ−Ａ線断面図、（ｂ）は図１の
Ｂ−Ｂ線断面図である。
あり、（ａ）は図１のＡ−Ａ線断面図、（ｂ）は図１の
Ｂ−Ｂ線断面図である。
【図８】実施例１の製造工程を示す要部の概略断面図で
あり、（ａ）は図１のＡ−Ａ線断面図、（ｂ）は図１の
Ｂ−Ｂ線断面図である。
あり、（ａ）は図１のＡ−Ａ線断面図、（ｂ）は図１の
Ｂ−Ｂ線断面図である。
【図９】実施例１の製造工程を示す要部の概略断面図で
あり、（ａ）は図１のＡ−Ａ線断面図、（ｂ）は図１の
Ｂ−Ｂ線断面図である。
あり、（ａ）は図１のＡ−Ａ線断面図、（ｂ）は図１の
Ｂ−Ｂ線断面図である。
【図１０】実施例１の製造工程を示す要部の概略断面図
であり、（ａ）は図１のＡ−Ａ線断面図、（ｂ）は図１
のＢ−Ｂ線断面図である。
であり、（ａ）は図１のＡ−Ａ線断面図、（ｂ）は図１
のＢ−Ｂ線断面図である。
【図１１】実施例１における薄膜トランジスタの、Ｐイ
オン注入後のＰイオン濃度分布を示す図である。
オン注入後のＰイオン濃度分布を示す図である。
【図１２】この発明に係わる薄膜トランジスタの別の実
施例を示す要部の概略平面図、概略断面図である。
施例を示す要部の概略平面図、概略断面図である。
【図１３】従来のＬＤＤ(Lightly Doped Drain) 構造を
有する薄膜トランジスタの製造方法を説明するための概
略断面図である。
有する薄膜トランジスタの製造方法を説明するための概
略断面図である。
【図１４】従来のゲートオーバラップＬＤＤ構造を有す
る薄膜トランジスタの製造方法を説明するための概略断
面図である。
る薄膜トランジスタの製造方法を説明するための概略断
面図である。
１ ガラス基板（絶縁性基板） ３ ポリシリコン層 ４ ＳｉＯ2 膜（ゲート絶縁膜） ５ 下層ゲート電極 ６ ＳｉＯ2 膜（絶縁体） ７ 上層ゲート電極 ８ ゲート電極 １０ 不純物拡散領域
Claims (2)
- 【請求項１】 絶縁性基板上にトランジスタの活性層と
なるポリシリコン層、ゲート絶縁膜及びゲート電極が順
次形成された薄膜トランジスタであって、前記ゲート電
極が上層ゲート電極及び下層ゲート電極の２層構造から
なり、かつ前記上層ゲート電極の電極幅と前記下層ゲー
ト電極の電極幅とが同一幅でないことを特徴とする薄膜
トランジスタ。 - 【請求項２】 (i) 絶縁性基板上にポリシリコン層、ゲ
ート絶縁膜及び下層ゲート電極を順次連続して成膜して
積層膜を形成する工程、 (ii)前記積層膜を島状パターンに加工した後、前記島状
パターンの側壁に絶縁体を形成する工程、 (iii) 前記下層ゲート電極のみを所定の形状に加工し、
さらに、前記下層ゲート電極上に上層ゲート電極を成膜
する工程、 (iv)前記上層ゲート電極を所定の形状に加工する工程、 (v) 前記下層ゲート電極及び前記上層ゲート電極をマス
クにして不純物イオンを前記ポリシリコン層に注入し
て、不純物拡散領域を形成する工程、 を含む請求項１記載の薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18933492A JP3171673B2 (ja) | 1992-07-16 | 1992-07-16 | 薄膜トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18933492A JP3171673B2 (ja) | 1992-07-16 | 1992-07-16 | 薄膜トランジスタ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0637314A true JPH0637314A (ja) | 1994-02-10 |
| JP3171673B2 JP3171673B2 (ja) | 2001-05-28 |
Family
ID=16239606
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18933492A Expired - Fee Related JP3171673B2 (ja) | 1992-07-16 | 1992-07-16 | 薄膜トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3171673B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2322968A (en) * | 1997-03-04 | 1998-09-09 | Lg Electronics Inc | Thin-film transistor and method of making same |
| EP1006589A2 (en) * | 1998-12-03 | 2000-06-07 | Semiconductor Energy Laboratory Co., Ltd. | MOS thin film transistor and method of fabricating same |
| US6531713B1 (en) | 1999-03-19 | 2003-03-11 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and manufacturing method thereof |
| US6839135B2 (en) | 2000-04-11 | 2005-01-04 | Agilent Technologies, Inc. | Optical device |
| US6909117B2 (en) | 2000-09-22 | 2005-06-21 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor display device and manufacturing method thereof |
| US6917408B2 (en) * | 2001-11-30 | 2005-07-12 | Sharp Kabushiki Kaisha | Display panel |
| US8049275B2 (en) * | 1998-11-17 | 2011-11-01 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US8183135B2 (en) | 2003-03-13 | 2012-05-22 | Nec Corporation | Method for manufacturing thin film transistor having hydrogen feeding layer formed between a metal gate and a gate insulating film |
-
1992
- 1992-07-16 JP JP18933492A patent/JP3171673B2/ja not_active Expired - Fee Related
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2322968A (en) * | 1997-03-04 | 1998-09-09 | Lg Electronics Inc | Thin-film transistor and method of making same |
| GB2322968B (en) * | 1997-03-04 | 1999-09-29 | Lg Electronics Inc | Thin-film transistor and method of making same |
| US8957422B2 (en) | 1998-11-17 | 2015-02-17 | Semiconductor Energy Laboratory Co., Ltd. | Method of fabricating a semiconductor device |
| US9627460B2 (en) | 1998-11-17 | 2017-04-18 | Semiconductor Energy Laboratory Co., Ltd. | Method of fabricating a semiconductor device |
| US8049275B2 (en) * | 1998-11-17 | 2011-11-01 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US7235810B1 (en) | 1998-12-03 | 2007-06-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of fabricating the same |
| EP2264771A3 (en) * | 1998-12-03 | 2015-04-29 | Semiconductor Energy Laboratory Co., Ltd. | MOS thin film transistor and method of fabricating same |
| EP1006589A3 (en) * | 1998-12-03 | 2000-09-27 | Semiconductor Energy Laboratory Co., Ltd. | MOS thin film transistor and method of fabricating same |
| EP1006589A2 (en) * | 1998-12-03 | 2000-06-07 | Semiconductor Energy Laboratory Co., Ltd. | MOS thin film transistor and method of fabricating same |
| US6777255B2 (en) | 1999-03-19 | 2004-08-17 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and manufacturing method thereof |
| US7462866B2 (en) | 1999-03-19 | 2008-12-09 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and manufacturing method thereof |
| US6531713B1 (en) | 1999-03-19 | 2003-03-11 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and manufacturing method thereof |
| US6839135B2 (en) | 2000-04-11 | 2005-01-04 | Agilent Technologies, Inc. | Optical device |
| US6909117B2 (en) | 2000-09-22 | 2005-06-21 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor display device and manufacturing method thereof |
| US6917408B2 (en) * | 2001-11-30 | 2005-07-12 | Sharp Kabushiki Kaisha | Display panel |
| US8183135B2 (en) | 2003-03-13 | 2012-05-22 | Nec Corporation | Method for manufacturing thin film transistor having hydrogen feeding layer formed between a metal gate and a gate insulating film |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3171673B2 (ja) | 2001-05-28 |
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