KR20030025611A

KR20030025611A - Ｌｄｄ구조의 ｃｍｏｓ 다결정 실리콘 박막트랜지스터의제조방법

Info

Publication number: KR20030025611A
Application number: KR1020010058741A
Authority: KR
Inventors: 김기종; 황의훈
Original assignee: 엘지.필립스 엘시디 주식회사
Priority date: 2001-09-21
Filing date: 2001-09-21
Publication date: 2003-03-29
Anticipated expiration: 2021-09-21
Also published as: KR100815894B1

Abstract

본 발명은 절연기판 상에 버퍼층 및 비정질 실리콘층을 순서대로 적층하는 단계; 상기 비정질 실리콘을 탈수소화 및 결정화 한 후, 패터닝하여 제1 반도체층 및 제2 반도체층을 형성하는 단계; 상기 제1 반도체층의 소정 영역만 n-도핑(LDD도핑)을 행하는 단계; 상기 제1 반도체층의 LDD도핑층 중 일부영역 및 미도핑영역 위에 게이트 절연막과 게이트 전극을 순차적으로 형성시킨 후, n+도핑을 행하여 제1 소스/드레인 영역을 형성하는 단계; 상기 제2 반도체층의 소정 영역 위에 게이트 절연막과 게이트 전극을 순차적을 형성시킨 후, p+도핑을 행하여 제2 소스/드레인 영역을 형성하는 단계; 상기 제1 및 제2 소스/드레인 영역과 연결되는 소스/드레인 전극을 형성하는 단계를 포함하는 GOLDD구조의 CMOS 다결정 실리콘 박막트랜지스터의 제조방법에 관한 것으로서,

본 발명은 LDD도핑 영역사이, 도핑영역과 채널층 사이, 및 반도체층 전체영역사이에 결정립 특성의 차이가 없어 누설전류 저하 등 우수한 소자의 특성과 균일도 특성을 구비한 GOLDD구조의 CMOS 다결정 실리콘 박막트랜지스터를 제공한다.

Description

ＬＤＤ구조의 ＣＭＯＳ 다결정 실리콘 박막트랜지스터의 제조방법{Method of fabricating CMOS Poly Silicon TFT having LDD structure}

본 발명은 다결정 실리콘 박막트랜지스터의 제조방법에 관한 것으로서, 보다 구체적으로 GOLDD(Gate Overlapped Lightly Doped Drain)구조의 CMOS(Complementary Metal Oxdie semiconductor) 다결정 실리콘 박막트랜지스터의 제조방법에 관한 것이다.

스위칭 소자로서 박막트랜지스터를 사용하는 액티브매트릭스 방식의 액정표시장치에는 각 화소마다 형성되어 상기 각 화소를 구동하는 화소구동용 박막트랜지스터와, 상기 화소구동용 박막트랜지스터를 작동하며 주사선(gate line)과 신호선(data line)에 신호를 인가하는 구동회로용 박막트랜지스터가 형성되어 있다.

상기 박막트랜지스터 중 다결정 실리콘 박막트랜지스터는 레이저를 이용한 결정화 기술의 발전으로 비정질 실리콘 박막트랜지스터와 비슷한 온도에서 제작이 가능하게 되었고, 비정질 실리콘 박막트랜지스터에 비해 전자나 정공의 이동도가 높으며, n채널과 p채널을 구비하는 CMOS(Complementary Metal-Oxide Semiconductor) 박막트랜지스터 구현이 가능하여 대형 유리기판 상에 상기 구동회로용과 화소구동용으로 동시에 형성될 수 있게 되었다.

그러나, 상기 CMOS 다결정 실리콘 박막트랜지스터 중 NMOS 트랜지스터의 경우 일반적으로 도핑이온으로 인(P)을 사용함에 따라서 PMOS 박막트랜지스터 제작 시 도핑이온으로 사용하는 붕소(B)보다 질량 면에서 상대적으로 크기 때문에 실리콘 결정이 파괴되어 손상영역이 발생되게 되며, 그 손상영역은 후속 활성화 공정에서도 완전히 회복되지 못하게 된다.

이와 같은 손상영역의 존재로 인해 소스 영역에서 드레인 영역으로 전자가 가속될 때 게이트 절연막 또는 모스계면으로 전자들이 유입되는 핫 캐리어 스트레스(Hot Carrier Stress)가 발생되어 전자 이동도가 감소됨으로써 패널구동시 회로동작의 안정성에 치명적인 영향을 주며, 또한 오프전류(Off Current)가 크게 되는 문제점이 있다.

이와 같은 문제점을 해결하기 위해서 게이트와 소스/드레인 영역 사이의 일정 부분에 미도핑 영역을 형성하는 오프셋을 주어 이 부분의 큰 저항으로 인해 접합부위에 걸리는 전기장을 감소시켜 오프 전류를 줄이는 방법(off-set 구조), 소스/드레인 영역의 일정 부분을 저농도로 도핑하여 오프 전류를 줄이고 온 전류의 감소를 최소화 할 수 있도록 LDD(Lightly Doped Drain)를 형성하는 방법(LDD 구조)등이 제안되고 있다.

이하, 도면을 참조로 종래의 LDD 구조, 특히 GOLDD(Gate Overlapped Lightly Doped Drain)구조의 CMOS 다결정 실리콘 박막트랜지스터의 일반적인 제조방법에 대해 상세히 설명한다.

도 1은 GOLDD, 즉 게이트와 LDD영역이 중첩되는 CMOS 다결정 실리콘 박막트랜지스터의 일반적인 제조공정 단면도이다.

우선, 도 1a와 같이, 기판(1) 상에 버퍼층(2)을 형성하고, 상기 버퍼층(2) 상에 비정질 실리콘을 증착한 후 두 개의 섬모양으로 패터닝하여 반도체층(5)을 형성한다. 이때, 상기 패터닝된 두 개의 반도체층(3, 4)에는 후공정을 통해 각각 n형 박막트랜지스터(TFT)와 p형 박막트랜지스터(TFT)가 형성되게 된다.

상기 버퍼층(2)은 실리콘 산화물(SiO_x)과 같은 절연물질로 이루어진 것으로서, 후속 공정에서 기판(1)의 이물질이 비정질 실리콘으로 침투하는 것을 방지하는 역할을 한다.

그 후, 도 1b와 같이, 기판전면에 제1 포토레지스트층(7)을 형성한 후, n형 TFT영역의 반도체층(3) 중 소정의 중앙부영역과 p형 TFT영역의 반도체층(4)의 전영역을 덮도록 패터닝한다. 그 후, 기판 전면에 저농도의 n- 도핑 즉, LDD(Lightly Doped Drain) 도핑을 실시하여 n-도핑층(3a)을 형성한다. 이때, 도핑되지 않은 영역은 채널층(3b)이 된다.

그 후, 도 1c와 같이, 상기 제1 포토레지스트층(7)을 제거한 후, 상기 반도체층(5)으로 형성된 비정질 실리콘을 레이저 어닐링 공정으로 결정화시킨다.

그 후, 도 1d와 같이, 게이트 절연막(9), 게이트 전극(11), 및 제2 포토레지스트층(13)을 순차적으로 형성한 후, n형 TFT영역의 경우 상기 채널층(3b) 및 n- 도핑층(3a) 중 소정의 영역이 겹치도록 상기 게이트 절연막(9), 및 게이트전극(11)을 패터닝하고, p형 TFT영역의 경우 전체 반도체층 영역(4)이 겹치도록 패터닝한다.

상기 게이트 절연막(9)은 실리콘 산화물 또는 실리콘 질화물(SiN_x)등의 절연물질층이고, 상기 게이트 전극(11)은 AlNd 또는 AlNd와 Mo의 이중층으로 형성될 수 있다.

그 후, 기판 전면에 n+ 이온을 도핑하여 n형 TFT영역에 제 1 소스/드레인 영역(3c)을 형성한다. 이와 같은 공정으로, n형 TFT영역은 게이트 전극(11)과 LDD도핑영역(3a)이 중첩하게 되어 GOLDD구조가 된다.

그 후, 상기 제2 포토레지스트층(13)을 제거하고, 도 1e에 도시한 바와 같이, 제3 포토레지스트층(15)을 적층한 후, n형 TFT영역은 전영역이 겹치도록 패터닝하고, p형 TFT영역은 상기 반도체층(4) 중 중앙부의 소정의 영역만 남도록 상기 게이트절연막(9), 및 게이트 전극(11)을 패터닝하다.

그 후, p+ 이온을 도핑하여 p형 TFT 영역에 제 2 소스/드레인 영역(4a)을 형성하고, 도핑되지 않은 영역은 채널층(4b)이 된다. 그리고, 상기 제1 소스/드레인 영역(3c) 및 제2 소스/드레인 영역(4a)을 활성화시킨다.

그 후, 도 1f와 같이, 기판 전면에 실리콘 산화물 또는 실리콘 질화물등의 절연물질을 증착하여 층간절연막(17)을 형성한 후, 상기 제1 및 제2 소스/드레인 영역(3c, 4a)의 소정부위가 드러나도록 상기 층간절연막(17)에 콘택홀을 형성한다. 그 후, 상기 콘택홀을 통해 제1 및 제2 소스/드레인 영역(3c, 4a)과 연결되는소스/드레인 전극(19)을 형성하여 GOLDD구조 및 p형 박막트랜지스터를 구비한 CMOS 박막트랜지스터를 완성한다.

이와 같은 종래의 GOLDD구조의 CMOS 박막트랜지스터 제조방법의 경우 반도체층을 형성한 후 GOLDD의 n형 TFT영역에서 LDD도핑을 한 후에 비정질실리콘을 결정화를 하게 됨으로써, LDD도핑 영역의 중심부와 말단부 사이에 결정립 특성에 차이가 발생되어 누설전류 증가 및 불균일의 원인이 되고, 결정화에너지가 높을 경우에 도핑영역의 도판트가 분리(segregation)되어 결국 소자의 균일성이 저하되는 문제점이 발생된다.

도 3a는 상기 문제점으로 인해 발생되는 종래의 GOLDD구조의 CMOS 박막트랜지스터의 소자 특성저하를 보여주기 위한 그래프로서, 문턱전압, S-factor 및 누설전류가 모두 크게 나타남을 알 수 있다.

본 발명은 상기 문제점을 해결하기 위해 안출된 것으로서, 본 발명의 목적은 LDD도핑 영역사이에, 및 도핑영역과 채널층 사이에 결정립 특성의 차이가 없어 누설전류 저하 등 우수한 소자의 특성과 균일도 특성을 구비한 GOLDD구조의 CMOS 다결정 실리콘 박막트랜지스터를 제공하는 것이다.

도 1a 내지 도 1f는 종래 LDD구조의 CMOS 다결정 실리콘 박막트랜지스터의 제조 공정단면도이다.

도 2a 내지 도 2g는 본 발명에 따른 LDD구조의 CMOS 다결정 실리콘 박막트랜지스터의 제조 공정단면도이다.

도 3a는 종래 LDD구조의 다결정 실리콘 박막트랜지스터의 소자 특성을 보여주는 그래프이다.

도 3b는 본 발명에 따른 LDD구조의 다결정 실리콘 박막트랜지스터의 소자 특성을 보여주는 그래프이다.

<도면의 주요부에 대한 부호의 설명>

1, 100 : 절연기판

2, 102 : 버퍼층

3a, 106a : LDD 도핑층

3b, 4b, 106b, 108b : 채널층

3c, 106c : n+ 도핑층(소스/드레인 영역)

4a, 108a : p+ 도핑층

9, 112 : 게이트 절연막

11, 114 : 게이트 전극

19, 122 : 소스/드레인 전극

본 발명은 상기 목적을 달성하기 위해서, 절연기판 상에 버퍼층 및 비정질 실리콘층을 순서대로 적층하는 단계; 상기 비정질 실리콘을 탈수소화 및 결정화 한 후, 패터닝하여 제1 반도체층 및 제2 반도체층을 형성하는 단계; 상기 제1 반도체층의 소정 영역만 n-도핑(LDD도핑)을 행하고 활성화하는 단계; 상기 제1 반도체층의 LDD도핑층 중 일부영역 및 미도핑영역 위에 게이트 절연막과 게이트 전극을 순차적으로 형성시킨 후, n+도핑을 행하여 제1 소스/드레인 영역을 형성하는 단계; 상기 제2 반도체층의 소정 영역 위에 게이트 절연막과 게이트 전극을 순차적을 형성시킨 후, p+도핑을 행하여 제2 소스/드레인 영역을 형성하는 단계; 상기 제1 및 제2 소스/드레인 영역과 연결되는 소스/드레인 전극을 형성하는 단계를 포함하는 GOLDD구조의 CMOS 다결정 실리콘 박막트랜지스터의 제조방법을 제공한다.

즉, 본 발명은 비정질실리콘을 결정화한 후에 LDD도핑을 행함으로써, LDD도핑영역간 및 LDD도핑영역과 채널층 간의 결정립 특성 차이가 없게 되며, 도판트의 분리가 발생되지 않으므로 안정된 소자 특성을 구현이 가능하다.

이하, 도면을 참조하여 본 발명의 실시예에 따른 LDD구조의 CMOS 다결정 실리콘 박막트랜지스터의 제조방법을 상세히 설명한다.

도 2a 내지 2f는 본 발명에 따른 LDD구조의 CMOS 다결정 실리콘 박막트랜지스터의 제조방법을 나타내는 공정단면도이다.

우선, 도 2a에 도시한 바와 같이, 화학기상증착법등을 이용하여 절연기판(100) 상에 버퍼층(102)과 비정질 실리콘층(a-Si:H)(104)을 순차적으로 적층한다.

상기 버퍼층(102)은 절연기판(100)의 불순물 성분이 비정질 실리콘층(104)으로 확산되는 것을 방지하기 위한 것으로서, 실리콘 산화막(SiO_x) 또는 실리콘 질화물(SiN_x)등으로 형성하는 것이 바람직하다.

상기 비정질 실리콘층(104)은 SiH₄와 H₂혼합가스를 플라즈마 화학기상증착(Plasma Enhanced Chemical Vapor Deposition)법을 이용하여 형성하는 것이 바람직하다.

그 후, 상기 비정질 실리콘층(104)에 함유되어 있는 수소(H₂)는 향후 결정화 공정에 있어서 결함의 원인이 되므로 상기 비정질 실리콘층에 탈수소화 공정을 행한다. 이때, 상기 비정질 실리콘(a-Si:H)은 화학적으로 약한 결합을 하고 있어 열처리에 의해 비정질 실리콘 내에 함유되어 있는 수소 성분을 제거할 수 있다. 따라서, 상기 탈수소화 공정은 N₂분위기하에서 400 내지 500℃의 온도에서 2시간 정도 열처리를 하여 상기 비정질 실리콘 내의 수소성분들이 기체 상태로 날아가도록 하는 것이 바람직하다.

상기 탈수소화 공정 후, 상기 비정질 실리콘층(104)을 레이저를 이용하여 다결정화 시킨 후, 도 2b와 같이, 두 개의 섬모양으로 패터닝하여 반도체층(106, 108)을 형성한다. 이때, 상기 패터닝된 두 개의 반도체층(106, 108)에는 후공정을 통해 각각 n형 TFT와 p형 TFT가 형성되게 된다.

그 후, 도 2c와 같이, 기판전면에 제1 포토레지스트층(110)을 형성한 후, n형 TFT영역의 반도체층(106) 중 소정의 중앙부영역과 p형 TFT영역의 반도체층(108)의 전영역을 덮도록 패터닝한다. 그 후, 기판 전면에 저농도의 n- 도핑 즉, LDD(Lightly Doped Drain) 도핑을 실시하여 n-도핑층(106a)을 형성한다. 이때, 도핑되지 않은 영역은 채널층(106b)이 된다.

상기 LDD 도핑 물질은 인(P)인 것이 바람직하고, 도핑 농도는 10¹²내지 10¹⁴원자개수/cm²인 것이 바람직하다.

그 후, 도 2d와 같이, 상기 제1 포토레지스트층(110)을 제거하고 LDD도핑층을 활성화시킨다.

그 후, 도 2e와 같이, 게이트 절연막(112), 게이트 전극(114), 및 제2 포토레지스트층(116)을 순차적으로 형성한 후, n형 TFT영역의 경우 상기 채널층(106b) 및 n- 도핑층(106a) 중 소정의 영역이 겹치도록 상기 게이트 절연막(112), 게이트 전극(114)을 패터닝하고, p형 TFT영역의 경우 전체 반도체층 영역(108)이 겹치도록 패터닝한다.

이때, 상기 게이트 절연막(112)은 실리콘 산화물 또는 실리콘 질화물등의 절연물질을 화학기상증착법을 이용하여 증착하는 것이 바람직하고, 상기 게이트 전극(114)은 AlNd, Mo, 또는 AlNd와 Mo의 합금과 같은 도전성 물질을 스퍼터링법을 이용하여 증착하는 것이 바람직하다.

그 후, 기판 전면에 n+ 도핑을 실시하여 n형 TFT영역에 제1 소스/드레인 영역(106c)을 형성한다. 이와 같은 공정으로, n형 TFT영역은 게이트 전극(112)과 LDD도핑영역(106a)이 중첩하게 되어 GOLDD구조가 된다.

이때, 상기 n+ 도핑은 10¹⁵원자개수/cm²의 농도인 것이 바람직하다.

그 후, 상기 제2 포토레지스트층(116)을 제거하고, 도 1f에 도시한 바와 같이, 제3 포토레지스트층(118)을 적층한 후, n형 TFT영역은 전영역이 겹치도록 패터닝하고, p형 TFT영역은 상기 반도체층(108) 중 중앙부의 소정의 영역만 남도록 상기 게이트절연막(112), 및 게이트 전극(114)을 패터닝한다. 그 후, p+ 이온을 도핑하여 p형 TFT 영역에 제 2 소스/드레인 영역(108a)을 형성한다. 이때, 도핑되지 않은 영역은 채널층(108b)이 된다.

이때, 상기 p+ 도핑물질은 붕소(B)인 것이 바람직하고, 도핑 농도는 10¹⁵원자개수/cm²인 것이 바람직하다.

그 후, 상기 제3 포토레지스트층(118)을 제거하고, 제1 소스/드레인 영역(106c) 및 제 2 소스/드레인 영역(108a)을 활성화시킨다.

그 후, 도 2g와 같이, 기판 전면에 실리콘 산화물 또는 실리콘 질화물등의 절연물질을 증착하여 층간절연막(120)을 형성한 후, 상기 제1 및 제2 소스/드레인 영역(106c, 108a)의 소정부위가 드러나도록 상기 층간절연막(120)에 콘택홀을 형성한다. 그 후, 상기 콘택홀을 통해 제1 및 제2 소스/드레인 영역(106c, 108a)과 연결되는 소스/드레인 전극(122)을 형성하여 GOLDD구조 및 p형 박막트랜지스터를 구비한 CMOS 다결정 실리콘 박막트랜지스터를 완성한다.

이때, 상기 소스/드레인 전극은 AlNd, Mo, 또는 AlNd와 Mo의 이중층으로 이루어질 수 있다.

이와 같은 형성된 본 발명에 따른 LDD구조의 박막트랜지스터의 소자특성은 도 3b에 도시된 그래프와 같다. 즉, 본 발명에 따른 LDD구조의 박막트랜지스터는도핑영역과 채널영역에 있어서 결정립 특성이 차이가 없어 도 3b와 같이, 문턱전압, S-factor 및 누설전류 모두 작아 우수한 소자 특성을 갖게 됨을 알 수 있다.

상기와 같은 본 발명에 따른 LDD구조의 CMOS 다결정 실리콘 박막트랜지스터는 박막트랜지스터의 채널층으로 사용되는 비정질 실리콘층을 LDD 도핑을 수행하기 전에 다결정 실리콘층으로 결정화함으로써, 도핑영역의 중앙부와 주변부간에, 및 도핑영역과 채널영역간에 있어서 결정립 특성이 차이가 없어 우수한 소자 특성 및 균일성을 갖게 된다.

Claims

절연기판 상에 버퍼층 및 비정질 실리콘층을 순서대로 적층하는 단계;

상기 비정질 실리콘을 탈수소화 및 결정화 한 후, 패터닝하여 제1 반도체층 및 제2 반도체층을 형성하는 단계;

상기 제1 반도체층의 소정 영역만 n-도핑(LDD도핑)을 행하고 활성화하는 단계;

상기 제1 반도체층의 LDD도핑층 중 일부영역 및 미도핑영역 위에 게이트 절연막과 게이트 전극을 순차적으로 형성시킨 후, n+도핑을 행하여 제1 소스/드레인 영역을 형성하는 단계;

상기 제2 반도체층의 소정 영역 위에 게이트 절연막과 게이트 전극을 순차적을 형성시킨 후, p+도핑을 행하여 제2 소스/드레인 영역을 형성하는 단계;

상기 제1 및 제2 소스/드레인 영역과 연결되는 소스/드레인 전극을 형성하는 단계를 포함하는 CMOS형 박막트랜지스터 제조방법.
절연기판 상에 버퍼층 및 비정질 실리콘층을 순서대로 적층하는 단계;

상기 비정질 실리콘을 탈수소화한 후, 결정화하여 다결정 실리콘층을 형성하는 단계;

상기 다결정 실리콘층을 두 개의 섬모양으로 패터닝하여 제1 반도체층 및 제2 반도체층을 형성하는 단계;

상기 기판상에 제1 포토레지스트층을 적층한 후, 상기 제1 반도체층 중 소정의 영역과 상기 제2 반도체층 전영역을 덮도록 패터닝하는 단계;

상기 기판 전면에 저농도 n-도핑(LDD도핑)을 행하여 상기 제1 반도체층에 LDD도핑층 및 채널층을 형성하는 단계;

상기 LDD도핑층을 활성화하는 단계;

상기 기판 전면에 게이트 절연막, 게이트 전극, 및 제2 포토레지스트층을 적층한 후, 상기 제1 반도체층 상의 LDD도핑층 중 소정 영역과 채널층을 덮도록 패터닝하고, 상기 제2 반도체층의 전영역을 덮도록 패터닝하는 단계;

상기 기판 전면에 n+도핑을 행하여 상기 제1 반도체층에 제1 소스/드레인 영역을 형성하는 단계;

상기 기판 전면에 제3 포토레지스트층을 적층한 후, 상기 제1 반도체층의 전영역을 덮도록 패터닝하고, 상기 제2 반도체층의 소정 영역을 덮도록 패터닝하는 단계;

상기 기판 전면에 p+도핑을 행하여 상기 제2 반도체층에 제2 소스/드레인 영역을 형성하는 단계;

상기 제1 및 제2 소스/드레인 영역을 활성화하는 단계;

기판전면에 층간절연막을 형성한 후, 상기 제1 및 제2 소스/드레인 영역의 소정부위가 드러나도록 콘택홀을 형성하는 단계;

상기 콘택홀을 통해 상기 제1 및 제2 소스/드레인 영역과 연결되는 소스/드레인 전극을 형성하는 단계를 포함하는 CMOS형 박막트랜지스터 제조방법.
제 1항 또는 제 2항에 있어서,

상기 탈수소화 공정은 N₂분위기하에서 400 내지 500℃ 온도에서 2시간 동안 열처리하는 것임을 특징으로 하는 CMOS형 박막트랜지스터 제조방법.
제 1항 또는 제 2항에 있어서,

상기 게이트 금속 또는 소스/드레인 전극은 AlNd, Mo, 또는 AlNd와 Mo의 이중층으로 이루어진 것을 특징으로 하는 CMOS형 박막트랜지스터 제조방법.
제 1항 또는 제 2항에 있어서,

상기 LDD 도핑 물질은 인(P)인 것을 특징으로 하는 CMOS형 박막트랜지스터 제조방법.
제 1항 또는 제 2항에 있어서,

상기 LDD 도핑 농도는 10¹²∼10¹⁴원자개수/cm²인 것을 특징으로 하는 CMOS형 박막트랜지스터 제조방법.
제 1항 또는 제 2항에 있어서,

상기 n+ 도핑 농도는 10¹⁵원자개수/cm²인 것을 특징으로 하는 CMOS형 박막트랜지스터 제조방법.
제 1항 또는 제 2항에 있어서,

상기 p+ 도핑 물질은 붕소(B)인 것을 특징으로 하는 CMOS형 박막트랜지스터 제조방법.
제 1항 또는 제 2항에 있어서,

상기 p+ 도핑 농도는 10¹⁵원자개수/cm²인 것을 특징으로 하는 CMOS형 박막트랜지스터 제조방법.