JPH06132535A - 薄膜トランジスタ及びその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 パターン変換差を利用し、且つ、シャワード
ーピングを使用して製造できる構造の薄膜トランジスタ
及びその製造方法を提供すること。 【構成】 ソース電極部２s及びドレイン電極部２dとそ
れらを接続するチャンネル領域２cとの間にオフセット
領域２e，２fを有する島状の電極形成半導体層２と、こ
の島状の電極形成半導体層２の上にゲート絶縁膜３を介
して形成されたゲート電極４とを備えた薄膜トランジス
タにおいて、前記ゲート電極４は、不純物が加えられた
半導体層により形成された下側ゲート電極４aと下側電
極４aを形成するためのエッチングではエッチングされ
ない材料により形成された上側ゲート電極４bとを有し
ている。このような薄膜トランジスタは、シャワードー
ピング時温度上昇してもエッチング特性の劣化しないエ
ッチング用パタ−ンを用いて製造することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、安価なガラス基板等の
大面積の絶縁基板上に形成される薄膜トランジスタ及び
その製造方法に関する。このような技術は、大面積のア
クティブマトリクス液晶ディスプレイ等に応用される。

【０００２】

【従来の技術】アクティブマトリクス方式の液晶ディス
プレイは、近年、周辺回路を内蔵しながら高画質化と大
画面化の開発が急がれている。この方式の液晶ディスプ
レイは、１つの画素に対して１つの薄膜トランジスタ
（以下、ＴＦＴという。）が対応するように、ガラス基
板等の透明絶縁基板上にＴＦＴがマトリックス状に形成
されている。

【０００３】図１８は、従来の薄膜トランジスタの説明
図である。図１８において、絶縁基板０１上には、島状
の電極形成半導体層０２が形成されている。poly−Ｓｉ
を用いて形成した島状の電極形成半導体層０２は、ソー
ス電極部０２s、ドレイン電極部０２d及びそれらを接続
するチャネル領域０２cから構成されている。前記島状
の電極形成半導体層０２上にはゲート絶縁膜０３が形成
され、前記ゲート絶縁膜０３上にはゲート電極０４が形
成されている。前記ゲート電極０４の上には層間絶縁膜
０５が形成され、層間絶縁膜０５にはコンタクトホ−ル
０５s，０５dが形成されている。前記層間絶縁膜０５上
に形成されたＡlの配線０６，０７は前記コンタクトホ
−ル０５s，０５dを介して前記島状の電極形成半導体層
０２のソース電極部０２s及びドレイン電極部０２dに接
続している。前記配線０６，０７の上面は素子保護膜０
８により被覆されている。 前記薄膜トランジスタの従
来の製造方法として、島状の電極形成半導体層形成用の
シリコンアイランドにゲート絶縁膜０３を堆積し、その
上に形成したゲート電極０４をマスクとして前記シリコ
ンアイランドにイオンを注入して島状の電極形成半導体
層０２を形成する方法が用いられている。

【０００４】前記島状の電極形成半導体層０２は、ソー
ス電極部０２s、ドレイン電極部０２d及びそれらを接続
するチャネル領域０２cから構成されるが、前述のよう
な薄膜トランジスタの製造方法によれば、島状の電極形
成半導体層０２は、前記ゲート電極０４と重なる部分に
チャネル領域０２cが形成され、前記ゲート電極０４と
重なる部分の外側部分にソース電極部０２s及びドレイ
ン電極部０２dが形成されている。このような薄膜トラ
ンジスタの製造方法は、島状の電極形成半導体層０２の
チャネル領域０２cがゲート電極０４のサイズに合わせ
て無駄の無い大きさに形成できるため、デバイスのサイ
ズを小さくすることができ、デバイスの高密度化に利点
があった。

【０００５】アクティブマトリクス液晶ディスプレイ等
に応用するため、ＴＦＴと共に周辺回路を内蔵するため
にはＴＦＴの電流駆動能力が必要となるので、キャリア
移動度が高いpoly−Ｓｉをチャネル層とする前記poly−
Ｓｉ−ＴＦＴを用いることが必要である。ところで、液
晶の駆動電圧を保持するためには、画素ごとに配置され
るpoly−Ｓｉ−ＴＦＴのオフ電流を低く抑えておかなけ
ればならないが、前記チャネル領域０２cのドレイン接
合部近傍の電界が大きくなるため、フィールドエンハン
ストエミッション（field-enhanced emission）による
リーク電流が大きくて、poly−Ｓｉ−ＴＦＴのオフ電流
が高いことが知られている。poly−Ｓｉ−ＴＦＴのオフ
電流が高いことの原因として、ゲート電極／ドレイン領
域の電界によりドレイン近傍のトラップ準位に捕獲され
ていたキャリアが発生しリーク電流として測定されるか
らであると言われている（S．Madan et al，IEEE Tran
s．ElectronDevices，Vol．ED-33，No．10，pp．1518-1
527，Oct．1986）。

【０００６】前記オフ電流を低く抑えることができるpo
ly−Ｓｉ−ＴＦＴとしては、図１９に示す構造のものが
考えられている。図１９において前記図１８に示す要素
に対応する要素には同一の符号を付している。図１９に
おいて、上下方向から見て（平面図で見て）電極形成半
導体層０２のゲート電極０４と重なる部分の外側部分に
は、前記ゲート電極０４から離れた部分に不純物が加え
られた前記ソース電極部０２s及びドレイン電極部０２d
が形成され、前記ゲート電極０４に近接した部分に不純
物濃度の低いオフセット領域０２e及び０２fが形成され
ている。前記オフセット領域０２e，０２fに不純物が導
入されない場合、前記オフセット領域０２e，０２fはオ
フセットゲート領域と言われることがあり、この場合の
ＴＦＴはオフセットゲート構造と言われている。また、
不純物濃度が低い場合、前記オフセット領域０２fは不
純物濃度の低いドレイン領域と言われることがあり、そ
の場合のＴＦＴはＬＤＤ（Lightly Doped Drain）構造
のＴＦＴと呼ばれている。

【０００７】前記ＬＤＤ構造のＴＦＴについては、（K.
Tanaka et al，IEEE Electron Device Lett.，Vol．
9，NO．1，Jan．1988）に記載されている。ＬＤＤ構造
のＴＦＴにおいて、オフ電流を低く抑えるために必要
な、不純物濃度の低いドレイン領域は、少なくとも１．
０μｍ以上の寸法が必要である。不純物濃度が低く、こ
のように比較的に大きいドレイン領域を形成する方法と
して、poly−Ｓｉで形成したゲート電極を加工する際
に、ホトリソグラフィによるレジストパターンとのパタ
ーン変換差を利用することが提案されている（特開昭５
８−２０４５７０号公報参照）。すなわち、この特開昭
５８−２０４５７０号公報には、次の技術（Ａ21）〜
（Ａ26）により、ソース電極部、ドレイン電極部、不純
物を低濃度に注入されたオフセット領域、及びチャネル
領域を有する電極形成半導体層を形成する方法（ＬＤＤ
構造のＴＦＴを製造する方法）が記載されている。 （Ａ21）絶縁基板上に電極形成半導体層形成用のシリコ
ンアイランド、及びこのシリコンアイランド上にゲート
絶縁膜を形成する。 （Ａ22） 前記ゲート絶縁膜上に第１次ドーピング用マ
スクとしてのドーピング用ゲート電極パターンを形成す
る。 （Ａ23） 前記ドーピンク用ゲート電極パターン上にレ
ジストパターンを残した状態で、それらをマスクにして
第１次ドーピング工程により前記シリコンアイランドに
不純物を注入する。 （Ａ24） 前記レジストパターンを残した状態で、前記
ドーピング用ゲート電極パターンをサイドエッチングし
てゲート電極を形成する、 （Ａ25） 前記ゲート電極上のレジストパターンを除去
する。 （Ａ26） 前記ゲート電極をマスクにして前記シリコン
アイランドに不純物を注入する第２次ドーピング工程に
より、前記電極形成半導体層を形成する。

【０００８】また、大画面化に伴い一辺が３０ｃｍ以上
のガラス基板に対しては、ドレイン領域への不純物打ち
こみ方法として、ＬＳＩ工程で使用されているイオン注
入装置の適応は困難であり、ドーパントのイオン化後、
質量分離を行わずに打ち込みを行うシャワードーピング
法（S．Inoue，Proc．of IEDM 91，pp．555-558）が用
いられてきている。

【発明が解決しようとする課題】しかし、前記シャワー
ドーピングを行なう際のイオン化効率が悪いため、シャ
ワードーピング工程の時間（イオン打ち込み時の時間）
が長くなり、イオンの打ち込み時に基板温度が上昇す
る。このため、前記特開昭５８−２０４５７０号公報に
示される方法では、シャワードーピング工程でレジスト
マスクが炭化してそれを剥離することができなくなる。
したがって、前記公報に記載されたパターン変換差を利
用した方法では、シャワードーピングを使用することが
できないことが判明してきた。

【０００９】本発明は、前記事情に鑑み、下記（Ａ11）
の記載内容を課題とする。 （Ａ31） パターン変換差を利用し、且つ、シャワード
ーピングを使用して製造できる構造の薄膜トランジスタ
及びその製造方法を提供すること。

【００１０】

【課題を解決するための手段】次に、前記課題を解決す
るために案出した本発明を説明するが、本発明の要素に
は、後述の実施例の要素との対応を容易にするため、実
施例の要素の符号をカッコで囲んだものを付記してい
る。なお、本発明を後述の実施例の符号と対応させて説
明する理由は、本発明の理解を容易にするためであり、
本発明の範囲を実施例に限定するためではない。前記課
題を解決するために、本出願の第１発明の薄膜トランジ
スタは、ソース電極部（２s）、ドレイン電極部（２d）
及びそれらを接続するチャネル領域（２c）から構成さ
れた島状の電極形成半導体層（２）と、この島状の電極
形成半導体層（２）の上にゲート絶縁膜（３）を介して
形成されたゲート電極（４）とを備えた薄膜トランジス
タにおいて、下記の要件（Ａ1），（Ａ2）を備えたこと
を特徴とする、（Ａ1） 前記ゲート電極（４）は、不
純物が加えられた半導体層により形成された下側ゲート
電極（４a）とこの下側ゲート電極（４a）を形成するた
めのエッチングではエッチングされない材料により形成
された上側ゲート電極（４b）とを有すること、（Ａ2）
前記電極形成半導体層（２）の前記ゲート電極（４）
と重なる部分の外側部分には、前記ゲート電極（４）か
ら離れた部分に不純物が加えられた前記ソース電極部
（２s）及びドレイン電極部（２d）が形成され、前記ゲ
ート電極（４）に近接した部分に不純物濃度が低いオフ
セット領域（２e，２f）が形成されたこと。

【００１１】また、本出願の第２発明の薄膜トランジス
タの製造方法は、ソース電極部（２s）、ドレイン電極
部（２d）及びそれらを接続するチャネル領域（２c）か
ら構成された島状の電極形成半導体層（２）と、この島
状の電極形成半導体層（２）の上にゲート絶縁膜（３）
を介して形成されたゲート電極（４）とを備え、前記電
極形成半導体層には、前記ゲート電極と重なる部分の外
側部分に不純物が加えられた前記ドレイン電極部（２
d）が形成されており、このドレイン電極部（２d）の前
記ゲート電極（４）に近接した領域に他の領域よりも不
純物濃度が低いオフセット領域（２e，２f）が形成され
た薄膜トランジスタを、下記の工程（Ａ3）〜（Ａ8）を
用いて製造する薄膜トランジスタの製造方法において、
下記の要件（Ａ9）〜（Ａ11）を備えたことを特徴とす
る、（Ａ3） 絶縁基板（１）上に島状の電極形成半導
体層（２）形成用のシリコンアイランド（２′）を形成
する工程、すなわちシリコンアイランド形成工程、（Ａ
4） 前記シリコンアイランド（２′）上にゲート絶縁
膜（３）を形成する工程、すなわちゲート絶縁膜形成工
程、（Ａ5） 前記ゲート絶縁膜（３）上に第１次シャ
ワードーピング用マスクとしてのドーピング用ゲート電
極パターン（４p）を形成する工程、すなわちドーピン
グ用ゲート電極パターン形成工程、（Ａ6） 前記ドー
ピンク用ゲート電極パターン（４p）をマスクにして前
記シリコンアイランド（２′）に不純物を注入する第１
次シャワードーピング工程、（Ａ7） 前記ドーピング
用ゲート電極パターン（４p）をエッチングしてゲート
電極（４）を形成するゲート電極形成工程、（Ａ8）
前記ゲート電極（４）をマスクにして前記シリコンアイ
ランド（２′）に不純物を注入する第２次シャワードー
ピング工程により前記電極形成半導体層（２）を形成す
る工程、すなわち電極形成半導体層形成工程、（Ａ9）
前記工程（Ａ5）は、前記ゲート絶縁膜（３）上に、
不純物が加えられた半導体層により形成された下側ゲー
ト電極形成用層（４a′）と、下側ゲート電極（４a）を
形成するための下側ゲート電極形成用層（４a′）のエ
ッチングではエッチングされない材料により形成された
上側ゲート電極形成用層（４b′）と、前記第１次シャ
ワードーピング時の温度上昇によってエッチング特性の
劣化しないゲート電極パタ−ン用層（９′）を順次形成
する積層工程と、その後、前記ゲート電極パタ−ン用層
（９′）の上にレジスト層（１０′）を形成してからホ
トリソエッチングにより、前記レジスト層（１０′）が
パターニングされたレジストパターン（１０）、前記ゲ
ート電極パタ−ン用層（９′）がパターニングされたパ
ターン用層のパターン（９）、及び前記各電極形成用層
（４a′）（４b′）がパターニングされたドーピング用
電極パターン（４p）を形成する工程と、を有するこ
と、（Ａ10） 前記第１次シャワードーピング工程（Ａ
6）は、前記工程（Ａ5）で形成したレジストパターン
（１０）を除去し且つ前記パタ−ン用層のパターン
（９）を残した状態で行うこと、（Ａ11） 前記ゲート
電極形成工程（Ａ7）は、前記工程（Ａ5）で形成したパ
ターン用層のパターン（９）を残した状態で、前記ドー
ピング用ゲート電極パターン（４p）の下側ゲート電極
形成用層（４a′）をサイドエッチングすることにより
下側ゲート電極（４a）を形成する工程、及びその後、
前記パターン用層のパターン（９）をマスクとして前記
ドーピング用ゲート電極パターン（４p）の前記上側ゲ
ート電極形成用層（４b′）をエッチングすることによ
り上側ゲート電極（４b）を形成する工程、を有するこ
と。

【００１２】

【作用】前述の構成を備えた本出願の第１発明の薄膜ト
ランジスタは、ゲート電極（４）が、不純物が加えられ
た半導体層により形成された下側ゲート電極（４a）と
この下側ゲート電極（４a）を形成するためのエッチン
グではエッチングされない材料により形成された上側ゲ
ート電極（４b）とを有している。ゲート電極（４）が
このような構造を有する場合、ソース電極部（２s）、
ドレイン電極部（２d）及びそれらを接続するチャネル
領域（２c）から構成された島状の電極形成半導体層
（２）と、この島状の電極形成半導体層（２）の上にゲ
ート絶縁膜（３）を介して形成された前記ゲート電極
（４）と、を備えた薄膜トランジスタを製造する際、パ
ターン変換差を利用し、且つ、シャワードーピングを使
用する製造方法（第２発明の製造方法）を採用すること
ができる。そして、前記製造方法を採用することによ
り、前記電極形成半導体層の前記ゲート電極（４）と重
なる部分の外側部分には、前記ゲート電極（４）から離
れた部分に不純物が加えられた前記ソース電極部（２
s）及びドレイン電極部（２d）が形成され、前記ゲート
電極（４）に近接した部分に不純物濃度が低い均一な寸
法のオフセット領域が形成された薄膜トラジスタを得る
ことができる。均一な寸法のオフセット領域を持った薄
膜トランジスタは、チャネル領域（２c）の前記ドレイ
ン接合部近傍の電界が小さくなり、したがって、リ−ク
電流が少なくなる。

【００１３】前述の構成を備えた本出願の第２発明の薄
膜トランジスタの製造方法は、シリコンアイランド形成
工程において、絶縁基板（１）上に島状の電極形成半導
体層（２）形成用のシリコンアイランド（２′）を形成
する。次に、ゲート絶縁膜形成工程において、前記シリ
コンアイランド（２′）上にゲート絶縁膜（３）を形成
する。次に、ドーピング用ゲート電極パターン形成工程
において、前記ゲート絶縁膜（３）上に、不純物が加え
られた半導体層により形成された下側ゲート電極形成用
層（４a′）と、下側ゲート電極（４a）を形成するため
の下側ゲート電極形成用層（４a′）のエッチングでは
エッチングされない材料により形成された上側ゲート電
極形成用層（４b′）と、前記第１次シャワードーピン
グ時の温度上昇によってエッチング特性の劣化しないゲ
ート電極パタ−ン用層（９′）を順次形成する。その
後、前記ゲート電極パタ−ン用層（９′）の上にレジス
ト層（１０′）を形成してからホトリソエッチングによ
り、前記レジスト層（１０′）がパターニングされたレ
ジストパターン（１０）、前記ゲート電極パタ−ン用層
（９′）がパターニングされたパターン用層のパターン
（９）、及び前記各電極形成用層（４a′）（４b′）が
パターニングされたドーピング用電極パターン（４p）
を形成する。

【００１４】前記パターン用層のパターン（９）、及び
ドーピング用ゲート電極パターン（４p）は、次の第１
次シャワードーピング用マスクとして使用される。次に
第１次シャワードーピング工程において、前記レジスト
パターン（１０）を除去し且つ前記パタ−ン用層のパタ
ーン（９）を残した状態で、前記ドーピンク用ゲート電
極パターン（４p）をマスクにして前記シリコンアイラ
ンド（２′）に不純物を注入する。このとき、シリコン
アイランド（２′）には、ソース電極部（２s）及びド
レイン電極部（２d）に不純物が注入される。

【００１５】次にゲート電極形成工程において、前記パ
ターン用層のパターン（９）を残した状態で、前記ドー
ピング用ゲート電極パターン（４p）の下側ゲート電極
形成用層（４a′）をサイドエッチングすることにより
下側ゲート電極（４a）を形成する。その後、前記パタ
ーン用層のパターン（９）をマスクとして前記ドーピン
グ用ゲート電極パターン（４p）の前記上側ゲート電極
形成用層（４b′）をエッチングすることにより上側ゲ
ート電極（４b）を形成する。このようにして、前記ド
ーピング用ゲート電極パターン（４p）をエッチングし
てゲート電極（４）を形成する。次に電極形成半導体層
形成工程において、前記ゲート電極（４）をマスクにし
て前記シリコンアイランド（２′）に不純物を注入する
第２次シャワードーピング工程により前記電極形成半導
体層（２）を形成する。このとき、シリコンアイランド
には、前記オフセット領域（２c）、ソース電極部（２
s）及びドレイン電極部（２d）に不純物が注入される。

【００１６】

【実施例】図１は本発明の薄膜トランジスタの一実施例
の構造説明図である。図１において、絶縁基板１上に
は、poly-Ｓi 材料製の島状の電極形成半導体層２が形
成されている。前記島状の電極形成半導体層２は、左右
の外側部に形成されたソース電極部２s、ドレイン電極
部２d、それらの間に形成されたチャネル領域２c、及び
チャネル領域２cと前記ソース電極部２s及びドレイン電
極２dとの間に形成されたオフセット領域２e及び２fか
ら構成されている。前記ソース電極部２s、ドレイン電
極部２d及び前記オフセット領域２e，２fには不純物
（例えばリンＰ）が注入され（加えられ）ている。そし
て前記オフセット領域２e，２fに注入された不純物の濃
度は、前記ソース電極２s，ドレイン電極部２dよりも低
濃度に設定されている。

【００１７】前記島状の電極形成半導体層２上にはゲー
ト絶縁膜（ＳiＯ2膜）３が形成され、前記ゲート絶縁膜
３上にはゲート電極４が形成されている。

【００１８】前記ゲート電極４は上下２層の電極からで
きている。即ち、ゲート電極４は、下側ゲート電極４a
と上側ゲート電極４bとで構成されている。下側ゲ−ト
電極４aはリン、ボロン等の不純物が加えられたpoly−
Ｓｉ半導体層でできていて、その厚さは３０００オング
ストロ−ムである。上側ゲ−ト電極４b は、下側ゲート
電極４aをパターニングするエッチング材料ではエッチ
ングされない材料、例えば、プラチナでできていて、そ
の膜厚は３００オングストロ−ムである。

【００１９】前記チャネル領域２cは、前記ゲ−ト電極
４の位置を基準としてそのほぼ真下に位置している。ま
た、このチャネル領域２cと ドレイン電極部２dとの
間、及び、チャネル領域２cとソ−ス電極部２sとの間に
形成されたオフセット領域２e，２fは、電極形成半導体
層２の前記ゲート電極と平面図で見て重なり合う部分の
外側部に形成されている。

【００２０】前記上側ゲート電極４bの上面には、層間
絶縁膜５（ＳiＯ2）が形成されている。前記層間絶縁膜
５には前記ソース電極部２s及びドレイン電極部２dに連
通するコンタクトホ−ル５s及び５dが形成されている。
前記層間絶縁膜５上にはＡl（アルミニウム）の電気配
線６，７が設けられており、この電気配線６，７は、前
記コンタクトホ−ル５s及び５dを介して前記ソース電極
部２s及びドレイン電極部２dと図示外の電気回路とを接
続している。

【００２１】次に、前述の薄膜トランジスタの実施例の
作用を説明する。前述のように、前記ゲート電極４を下
側ゲート電極４aと、この下側ゲート電極形成時のエッ
チングではエッチングされない材料の上側ゲート電極４
bとで構成すると、後述の製造方法を採用することがで
きる。そして、前記オフセット領域２e，２fが均一な薄
膜トランジスタを得ることができる。この場合、前記チ
ャネル領域２cのドレイン接合部近傍の電界が小さくな
り、リーク電流が少なくなる。

【００２２】（前記図１に示す実施例のＴＦＴの製造方
法）次に、前述の構成を備えた薄膜トランジスタの実施
例の製造方法を、図２〜図１７により説明する。図２に
おいて、透明絶縁基板（石英基板）１上に、非晶質シリ
コン（以下、ａ−Ｓｉとも記載する）をＬＰ（減圧）Ｃ
ＶＤ法で堆積する。ａ−Ｓｉ膜の厚さは１０００オング
ストロ−ムである。このときの成膜温度は５５０°Ｃと
する。このａ−Ｓｉ膜の全面にＫrＦエキシマレ−ザを
照射する。その照射強度は４５０ｍＪ／（１平方ｃｍ）
とする。この照射により前記ａ−Ｓｉ層は結晶化して多
結晶シリコン（以下、poly−Ｓｉで表す）になる。次
に、フォトリソグラフィ−法によりpoly−Ｓｉ層をパタ
−ニングして、図３に示すように、シリコンアイランド
２′を形成する。

【００２３】次に、図４に示すように、シリコンアイラ
ンド２′を覆うように絶縁基板１上にＳiＯ2を堆積しゲ
−ト絶縁膜３を形成する。このゲ−ト絶縁膜３の厚さは
１０００オングストロームである。

【００２４】次に、 図５，６に示すように、上下２層
の下側ゲ−ト電極形成用層４a′、上側ゲ−ト電極形成
用層４b′を形成する。すなわちまず、前記ゲ−ト絶縁
膜３の上面に、リン、ボロン等の不純物を加えたdoped-
poly-Ｓｉで下側ゲ−ト電極形成用層４a′をＬＰＣＶＤ
法で形成し、その厚さは３０００オングストロームにす
る（図５参照）。このときの成膜温度は５８０°Ｃ、ガ
ス圧力は３００ｍＴｏｒｒ、ガス流量は、ＳｉＨ4：Ｐ
Ｈ3＝１００：２０ｓｃｃｍである。次に、図６に示す
ように、下側ゲ−ト電極形成用層４a′の上に重ねて上
側ゲ−ト電極形成用層４b′を着膜する。この上側ゲ−
ト電極形成用層４b′は、下側ゲ−ト電極形成用層４a′
をパターニングするエッチング材料ではエッチングされ
ない材料、例えばプラチナを用いてこれをスパッタリン
グ法により着膜して形成する。このときの着膜条件は、
ガス圧力が１０ｍＴｏｒｒ、プラズマパワーが２.０Ｋ
Ｗで、膜の厚さを３００オングストロームとする。

【００２５】次に、図７に示すように、前記上側ゲ−ト
電極形成用層４b′の上に、前記シリコンアイランド
２′を形成したときと同じ前記ＬＰＣＶＤ法により、ゲ
−ト電極パタ−ン用層９′を５０００オングストローム
の厚さに着膜して形成する。このゲ−ト電極パタ−ン用
層９′には、例えば、リン、ボロン等の不純物を含まな
いpoly−Ｓｉが用いられている。このpoly−Ｓｉは、後
述するシャワードーピング時の温度上昇によってはエッ
チング特性の劣化しない材料である。

【００２６】次に、図８に示すように、ゲ−ト電極パタ
−ン用層９′上にレジスト層を形成してから、ホトリソ
エッチングによりレジストパターン１０を形成する。

【００２７】次に、上層より順にエッチングを行う。す
なわちまず、ケミカルドライエッチング法（ＣＤＥ法）
により、図９に示すように、ゲ−ト電極パタ−ン用層
９′のエッチングを行ってパターン用層のパターン９を
形成する。このときの条件は、ガス流量をＣＦ4：Ｏ2＝
３００：９０ｓｃｃｍ、ガス圧力を２００ｍＴｏｒｒ、
プラズマパワーを４００Ｗとする。

【００２８】次に、図１０に示すように、王水を用いて
上側ゲ−ト電極形成用層４b′をエッチングしドーピン
グ用上側電極パターン４bpを形成する。

【００２９】次に、図１１に示すように、前記ゲ−ト電
極パタ−ン用層９′をエッチングしたときと同じ方法、
同じ条件で、下側ゲ−ト電極形成用層４a′をエッチン
グしてドーピング用下側電極パターン４apを形成する。
このドーピング用下側電極パタ４ap及び前記ドーピング
用上側電極パターン４bpからドーピング用電極パターン
４pが形成されている。この段階でレジストパターン１
０を除去する（図１２参照）。

【００３０】次に、図１２に示す状態、即ち、レジスト
パターン１０を除去した状態で、ゲ−ト絶縁膜３を透過
させてシリコンアイランド２′にリンを打ち込み注入す
る。すなわち、第１次シャワードーピングを行う。この
第１次シャワードーピングは、１個当たり１００ＫｅＶ
のエネルギーのリンイオンをシリコンアイランド２′に
１平方ｃｍ当たり５×（１０の１５乗）個の割合で、前
記パターン用層のパターン９及びドーピング用電極パタ
ーン４pをマスクにして不純物を注入することにより行
う。このシャワードーピングにより、前記シリコンアイ
ランド２′は、前記パターン用層のパターン９及びドー
ピング用電極パターン４pの真下の領域（ドーピング用
電極パターン４pと平面図で見て重なり合う領域）の外
側部に不純物が注入される。前記シリコンアイランド
２′の前記ドーピング用電極パターン４pと重なり合う
領域が、前記チャネル電極部２ｃ及びオフセット領域２
e，２fとなる部分であり、その両外側部分が前記ソ−ス
電極部２s及びドレイン電極部２dとなる部分である。

【００３１】次に、前記ＣＤＥ法により、前記パターン
用層のパターン９及びドーピング用下側電極パターン４
apを同時にエッチングする。このとき、前記パターン用
層のパターン９が５００オングストロームの厚さとなる
まで、エッチングする。このとき、ドーピング用下側電
極パターン４apは、図１３に示すように、ドーピング用
上側ゲ−ト電極パターン４bpに比べて、アンダーサイド
エッチングされ、下側ゲ−ト電極４aが形成される。こ
のとき、前記パターン用層のパターン９及びドーピング
用下側電極パターン４apは同材質で同時に略同じ量だけ
サイドエッチングされるので、平面図で見て略同じ形状
（大きさ）となっている。

【００３２】次に、図１４に示すように、ドーピング用
上側ゲ−ト電極パターン４bpが下側ゲ−ト電極４aと同
じ寸法となるように再度王水を用いてエッチングを行
い、上側ゲ−ト電極４bを形成する。前記下側ゲート電
極４a及び上側ゲート電極４bからゲート電極４が形成さ
れる。

【００３３】次に、図１５に示すように、少し残されて
いた前記５００オングストロームの厚さのパターン用層
のパターン９を除去する。

【００３４】前記電極形成半導体層２を更に加工してＬ
ＤＤ構造にするため、図１６に示すように第２次シャワ
ードーピングにより、前記ゲート電極４をマスクにして
前記電極形成半導体層２にリンイオンを注入する。この
注入は、１個当たり１００ＫｅＶのエネルギーのリンイ
オンを用いる点では前記したソ−ス電極部２s及びドレ
イン電極部２dを形成する時と同じであるが、１平方ｃ
ｍ当たり３桁小さい５×（１０の１２乗）個の割合で打
ち込む点で異なっている。この第２次シャワードーピン
グにより、前記シリコンアイランド２′の前記ゲート電
極４と重なり合う領域にチャネル領域２cが形成され、
その外側部分にオフセット領域２e，２fが形成され、そ
のさらに外側部にソ−ス電極部２s及びドレイン電極部
２dが形成される。前記ソ−ス電極部２s及びドレイン電
極部２dは第１次及び第２次シャワードーピングで不純
物（リン）が注入されており、不純物濃度が高い。しか
しながら、前記オフセット領域２e及び２fは第２次シャ
ワードーピングのみにより不純物が注入されているの
で、不純物濃度が低い。

【００３５】前述のようにして打ち込んだドーパント
（不純物）を活性化するため、５５０°Ｃの窒素雰囲気
で、６０時間の熱処理を施すか、あるいは、ＫｒＦエキ
シマレーザを３００ｍＪ／平方ｃｍの強度で照射する。

【００３６】次に、全面に厚さ７０００オングストロ−
ムのシリコン酸化膜を堆積して、図１７に示すように、
層間絶縁膜５を形成する。次に、層間絶縁膜５の上面か
ら、この層間絶縁膜５及びゲ−ト絶縁膜３を貫通して
ドレイン電極部２d及びソ−ス電極部２sに届くコンタク
トホール５d、５sを開口する。

【００３７】次に、全面にスパッタリング法でアルミニ
ュウムを堆積し、パタ−ニングを行って、ドレイン電極
部２d、ソ−ス電極部２sを図示していない電気回路に接
続するための電気配線７，８（図１参照）を形成して、
前述図１に示す実施例のＴＦＴが製造される。

【００３８】前述の薄膜トランジスタの製造方法の実施
例１の作用を次に説明する。図１２に示す工程、即ち、
シリコンアイランド２′に最初にリンイオンを打ち込む
第１シャワードーピング工程では、シャワードーピング
時に２００°Ｃ以上になると２００°Ｃでは炭化して後
工程のエッチング工程で取り除くことができなくなるレ
ジスト層１０はマスク材として使用しておらず、このと
きにマスク材として用いているものは、シャワードーピ
ング時の温度上昇によってエッチング特性の劣化しない
パターン用層のパタ−ン９であるので、このパターン用
層のパターン９は後工程のエッチング工程で容易に取り
除ことができる。

【００３９】また、図１３に示す工程、即ち、ドーピン
グ用下側電極パターン４apをエッチングする工程では、
ドーピング用下側電極パターン４apより上方のドーピン
グ用上側ゲ−ト電極パターン４bpは、ドーピング用下側
電極パターン４apをパターニングするエッチング材料で
はエッチングされない材料により形成されているので、
ドーピング用下側電極パターン４apのアンダ−サイドエ
ッチングの量を任意に決定できる。このときのアンダ−
サイドエッチング量は、パターン用層のパターン９の残
部の残量に対応している。このため、図１６に示す工
程、即ち、第２次シャワードーピング工程で形成される
不純物濃度が低い領域すなわちオフセット領域２e，２f
の幅を任意の値に制御して定めることができる。それゆ
え、この幅を、オフ電流（リ−ク電流）を抑えるために
必要な値、例えば１.０ミクロン以上の任意の値に均一
に揃えることができる。

【００４０】（変更例）以上、本発明による薄膜トラン
ジスタの実施例を詳述したが、本発明は、前記実施例に
限定されるものではなく、特許請求の範囲に記載された
本発明を逸脱することなく、種々の設計変更を行うこと
が可能である。例えば、前記オフセット領域２e，２fに
不純物を注入してＬＤＤ構造の薄膜トランジスタとする
代わりに、不純物を注入せずにオフセットゲート構造の
薄膜トランジスタとすることが可能である。また、上側
ゲート電極４bの材料として、上記実施例１ではプラチ
ナを用いたが、下側ゲート電極４aを形成するためのエ
ッチングではエッチングされない種々の材料、例えば、
クロム、パラジウムも用いることが可能である。

【００４１】

【発明の効果】前述の構成を備えた本発明の薄膜トラン
ジスタは、下記（Ａ41）の効果を奏する。 （Ａ41） パターン変換差を利用し、且つ、シャワード
ーピングを使用して製造できる。また、前述の本発明の
薄膜トランジスタの製造方法は、下記（Ａ42）の効果を
奏する。 （Ａ42） 第１次シャワ−ド−ピングを行う際に、この
シャワ−ド−ピングによってはエッチング特性が劣化し
ないマスク材を用いているので、前記マスク材の後工程
におけるエッチングが可能である。このため、シャワ−
ド−ピング法を製造工程において用いることができる。
また、下側ゲ−ト電極を形成するためのエッチングを行
うときにエッチングを受けない上層のドーピング用上側
電極パターンを基準マスクとしてドーピング用下側電極
パターンをアンダ−サイドエッチングするので、このア
ンダ−サイドエッチングの量を制御することにより、各
ＴＦＴにおいてこの量を均一に揃えることができる。こ
のドーピング用下側電極パターンをアンダ−サイドエッ
チングして形成した下側ゲ−ト電極のパターン及びその
上層の上側ゲート電極パターンををマスクとして前記電
極形成半導体層に再度、不純物イオンを注入することに
より、チャネル領域とドレイン電極部との間、及び、チ
ャネル領域とソ−ス電極部との間に、均一なオフセット
領域を設けることができる。その場合、前記チャネル領
域の前記ドレイン接合部近傍の電界が小さくなって、リ
ーク電流を減少させることができる。

【図面の簡単な説明】

【図１】 図１は本発明の薄膜トランジスタの実施例１
を示し、断面図である。

【図２】 図２は同実施例１の薄膜トランジスタの製造
方法を工程順に示す説明図で、断面図である。

【図３】 図３は同実施例１の薄膜トランジスタの製造
方法を工程順に示す説明図で、断面図である。

【図４】 図４は同実施例１の薄膜トランジスタの製造
方法を工程順に示す説明図で、断面図である。

【図５】 図５は同実施例１の薄膜トランジスタの製造
方法を工程順に示す説明図で、断面図である。

【図６】 図６は同実施例１の薄膜トランジスタの製造
方法を工程順に示す説明図で、断面図である。

【図７】 図７は同実施例１の薄膜トランジスタの製造
方法を工程順に示す説明図で、断面図である。

【図８】 図８は同実施例１の薄膜トランジスタの製造
方法を工程順に示す説明図で、断面図である。

【図９】 図９は同実施例１の薄膜トランジスタの製造
方法を工程順に示す説明図で、断面図である。

【図１０】 図１０は同実施例１の薄膜トランジスタの
製造方法を工程順に示す説明図で、断面図である。

【図１１】 図１１は同実施例１の薄膜トランジスタの
製造方法を工程順に示す説明図で、断面図である。

【図１２】 図１２は同実施例１の薄膜トランジスタの
製造方法を工程順に示す説明図で、断面図である。

【図１３】 図１３は同実施例１の薄膜トランジスタの
製造方法を工程順に示す説明図で、断面図である。

【図１４】 図１４は同実施例１の薄膜トランジスタの
製造方法を工程順に示す説明図で、断面図である。

【図１５】 図１５は同実施例１の薄膜トランジスタの
製造方法を工程順に示す説明図で、断面図である。

【図１６】 図１６は同実施例１の薄膜トランジスタの
製造方法を工程順に示す説明図で、断面図である。

【図１７】 図１７は同実施例１の薄膜トランジスタの
製造方法を工程順に示す説明図で、断面図である。

【図１８】 図１８は従来の薄膜トランジスタを示し、
断面図である。

【図１９】 図１９は従来のオフセット領域を有する薄
膜トランジスタを示し、断面図である。

【符号の説明】

２…電極形成半導体層、２′…シリコンアイランド（po
ly-Ｓiアイランド）、２c…チャネル領域、２d…ドレイ
ン電極部、２s…ソース電極部、２e、２f…オフセット
領域、３…ゲート絶縁膜、４…ゲート電極、４a…下側
ゲート電極、４a′…下側ゲート電極形成用層、４ap…
ドーピング用下側ゲ−ト電極パターン、４b…上側ゲー
ト電極、４b′…上側ゲート電極形成用層、４bp…ドー
ピング用上側ゲ−ト電極パターン、９…パターン用層の
パターン、９′…ゲート電極パタ−ン用層、

Claims (2)

【特許請求の範囲】
1. 【請求項１】 ソース電極部、ドレイン電極部及びそれ
   らを接続するチャネル領域から構成された島状の電極形
   成半導体層と、この島状の電極形成半導体層の上にゲー
   ト絶縁膜を介して形成されたゲート電極とを備えた薄膜
   トランジスタにおいて、下記の要件（Ａ1），（Ａ2）を
   備えたことを特徴とする薄膜トランジスタ、 （Ａ1） 前記ゲート電極は、不純物が加えられた半導
   体層により形成された下側ゲート電極とこの下側ゲート
   電極を形成するためのエッチングではエッチングされな
   い材料により形成された上側ゲート電極とを有するこ
   と、 （Ａ2） 前記電極形成半導体層の前記ゲート電極と重
   なる部分の外側部分には、前記ゲート電極から離れた部
   分に不純物が加えられた前記ソース電極部及びドレイン
   電極部が形成され、前記ゲート電極に近接した部分に不
   純物濃度が低いオフセット領域が形成されたこと。
2. 【請求項２】 ソース電極部、ドレイン電極部及びそれ
   らを接続するチャネル領域から構成された島状の電極形
   成半導体層と、この島状の電極形成半導体層の上にゲー
   ト絶縁膜を介して形成されたゲート電極とを備え、前記
   電極形成半導体層には、前記ゲート電極と重なる部分の
   外側部分に不純物が加えられた前記ドレイン電極部が形
   成されており、このドレイン電極部の前記ゲート電極に
   近接した領域に他の領域よりも不純物濃度が低いオフセ
   ット領域が形成された薄膜トランジスタを、下記の工程
   （Ａ3）〜（Ａ8）を用いて製造する薄膜トランジスタの
   製造方法において、下記の要件（Ａ9）〜（Ａ11）を備
   えたことを特徴とする薄膜トランジスタの製造方法、 （Ａ3） 絶縁基板上に島状の電極形成半導体層形成用
   のシリコンアイランドを形成する工程、 （Ａ4） 前記シリコンアイランド上にゲート絶縁膜を
   形成する工程、 （Ａ5） 前記ゲート絶縁膜上に第１次シャワードーピ
   ング用マスクとしてのドーピング用ゲート電極パターン
   を形成する工程、 （Ａ6） 前記ドーピンク用ゲート電極パターンをマス
   クにして前記シリコンアイランドに不純物を注入する第
   １次シャワードーピング工程、 （Ａ7） 前記ドーピング用ゲート電極パターンをエッ
   チングしてゲート電極を形成するゲート電極形成工程、 （Ａ8） 前記ゲート電極をマスクにして前記シリコン
   アイランドに不純物を注入する第２次シャワードーピン
   グ工程により前記電極形成半導体層を形成する工程、 （Ａ9） 前記工程（Ａ5）は、前記ゲート絶縁膜上に、
   不純物が加えられた半導体層により形成された下側ゲー
   ト電極形成用層と、下側ゲート電極を形成するための下
   側ゲート電極形成用層のエッチングではエッチングされ
   ない材料により形成された上側ゲート電極形成用層と、
   前記第１次シャワードーピング時の温度上昇によってエ
   ッチング特性の劣化しないゲート電極パタ−ン用層を順
   次形成する積層工程と、その後、前記ゲート電極パタ−
   ン用層の上にレジスト層を形成してからホトリソエッチ
   ングにより前記各電極形成用層がパターニングされたド
   ーピング用電極パターン、前記ゲート電極パタ−ン用層
   がパターニングされたパターン用層のパターン、及び前
   記レジスト層がパターニングされたレジストパターンを
   形成する工程、を有すること、 （Ａ10） 前記第１次シャワードーピング工程（Ａ6）
   は、前記工程（Ａ5）で形成したレジストパターンを除
   去し且つ前記パタ−ン用層のパターンを残した状態で行
   うこと、 （Ａ11） 前記ゲート電極形成工程（Ａ7）は、前記工
   程（Ａ5）で形成したパターン用層のパターンを残した
   状態で、前記ドーピング用ゲート電極パターンの下側ゲ
   ート電極形成用層をサイドエッチングすることにより下
   側ゲート電極を形成する工程、及びその後、前記パター
   ン用層のパターンをマスクとして前記ドーピング用ゲー
   ト電極パターンの前記上側ゲート電極形成用層をエッチ
   ングすることにより上側ゲート電極を形成する工程、を
   有すること。