JPH0630909B2 - プリンタ制御装置 - Google Patents
プリンタ制御装置Info
- Publication number
- JPH0630909B2 JPH0630909B2 JP59033618A JP3361884A JPH0630909B2 JP H0630909 B2 JPH0630909 B2 JP H0630909B2 JP 59033618 A JP59033618 A JP 59033618A JP 3361884 A JP3361884 A JP 3361884A JP H0630909 B2 JPH0630909 B2 JP H0630909B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- memory means
- address
- ram
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T11/00—2D [Two Dimensional] image generation
- G06T11/60—Editing figures and text; Combining figures or text
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Record Information Processing For Printing (AREA)
- Storage Device Security (AREA)
Description
【発明の詳細な説明】 〔技術分野〕 本発明は、ホストコンピュータからのデータを入力し、
プリンタ装置に対しデータを記録出力させるためのプリ
ンタ制御装置に関し、特に入力データを格納するメモリ
の有効利用及びＣＰＵの負荷を軽減し、データ処理速度
の高速化が可能なプリンタ制御装置に関する。
プリンタ装置に対しデータを記録出力させるためのプリ
ンタ制御装置に関し、特に入力データを格納するメモリ
の有効利用及びＣＰＵの負荷を軽減し、データ処理速度
の高速化が可能なプリンタ制御装置に関する。
近年、様々な電子機器にＬＳＩが搭載され、多機能化が
進んでいる。そして、ＲＡＭの容量が増大し、それにつ
れて１種類のＲＡＭの内容をデータバツフアやスタツ
ク、フラグ領域というように分割して使用する事が一般
的になつてきている。
進んでいる。そして、ＲＡＭの容量が増大し、それにつ
れて１種類のＲＡＭの内容をデータバツフアやスタツ
ク、フラグ領域というように分割して使用する事が一般
的になつてきている。
しかしながら、ホストコンピユータ等から送られて来る
コードデータ等の文章情報を内部のランダムアクセスメ
モリ上にピツトイメージとして展開し、然る後、これを
読み出して出力する機器、例えばレーザビームプリンタ
においては、高速処理の必要上からデータバツフアに対
しビツトイメージをシフトし表のフオーマツト＋データ
の様に重ね書きするようなデータ変換書き込み装置を設
ける事が有効であると考えられる。
コードデータ等の文章情報を内部のランダムアクセスメ
モリ上にピツトイメージとして展開し、然る後、これを
読み出して出力する機器、例えばレーザビームプリンタ
においては、高速処理の必要上からデータバツフアに対
しビツトイメージをシフトし表のフオーマツト＋データ
の様に重ね書きするようなデータ変換書き込み装置を設
ける事が有効であると考えられる。
しかしながら同一のＲＡＭをフラグやスタツクとして使
用する場合、データ変換書き込み装置が働くとフラグや
スタツクの内容が変わつてしまい、該電子機器は、所望
の機能を果せないという欠点があつた。
用する場合、データ変換書き込み装置が働くとフラグや
スタツクの内容が変わつてしまい、該電子機器は、所望
の機能を果せないという欠点があつた。
そこで、入力データに対し、重ね書き処理を行なうか、
否かをデータの種類に基づきＣＰＵが判断し、ピツトイ
メージデータを入力した場合は、重ね書き処理回路に対
し、ＣＰＵが重ね書き処理の実行を指令し又、制御デー
タを入力した場合は重ね書き処理回路に対し、ＣＰＵが
重ね書き処理の非実行を指令することも考えられるが、
この場合、非常に高速な処理能力を有する高価なＣＰＵ
が必要となり、このため、コストが増大するといった欠
点があった。
否かをデータの種類に基づきＣＰＵが判断し、ピツトイ
メージデータを入力した場合は、重ね書き処理回路に対
し、ＣＰＵが重ね書き処理の実行を指令し又、制御デー
タを入力した場合は重ね書き処理回路に対し、ＣＰＵが
重ね書き処理の非実行を指令することも考えられるが、
この場合、非常に高速な処理能力を有する高価なＣＰＵ
が必要となり、このため、コストが増大するといった欠
点があった。
［目 的］ 本発明は上述した従来技術に鑑みなされたものであり、
大きな容量を持つメモリを有効に使用できるとともに、
データ重ね書き処理時のＣＰＵの負荷を軽減し、ローコ
ストでデータ処理速度の高速化を可能としたプリンタ制
御装置の提供を目的とする。
大きな容量を持つメモリを有効に使用できるとともに、
データ重ね書き処理時のＣＰＵの負荷を軽減し、ローコ
ストでデータ処理速度の高速化を可能としたプリンタ制
御装置の提供を目的とする。
以下に図面を参照し本願発明について詳細に説明する。
第１図は本発明適用のレーザビームプリンタであるペー
ジプリンタの外観図である。１はプリンタ本体で、例え
ばレーザビームプリンタ（ＬＢＰ）である。２は操作表
示部、３は電源スイツチである。又、４は排紙部であ
る。５は伝送ケーブルで、ホストに接続されている。な
おプリンタ１はネツトワークにおける端末やFaxであつ
てもよい。インタフエースとしては、セントロニクス社
のインタフエース方式、ＲＳ２３２−Ｃ方式、又はビデ
オ信号を入力するようにしてもよい。又、操作表示部２
はホストからデータが伝送されることを示す「ON LIN
E」キー、エラーをスキツプさせるための「ERROR SKI
P」キー、その他自己診断、手差し用のキーやページ毎
のプリントではなく伝送された所までのデータを出力す
るためのキー等を有している。６はＲＯＭカートリツジ
で、アルフアベツトや漢字等の文字フオントやプログラ
ムが格納されている。
第１図は本発明適用のレーザビームプリンタであるペー
ジプリンタの外観図である。１はプリンタ本体で、例え
ばレーザビームプリンタ（ＬＢＰ）である。２は操作表
示部、３は電源スイツチである。又、４は排紙部であ
る。５は伝送ケーブルで、ホストに接続されている。な
おプリンタ１はネツトワークにおける端末やFaxであつ
てもよい。インタフエースとしては、セントロニクス社
のインタフエース方式、ＲＳ２３２−Ｃ方式、又はビデ
オ信号を入力するようにしてもよい。又、操作表示部２
はホストからデータが伝送されることを示す「ON LIN
E」キー、エラーをスキツプさせるための「ERROR SKI
P」キー、その他自己診断、手差し用のキーやページ毎
のプリントではなく伝送された所までのデータを出力す
るためのキー等を有している。６はＲＯＭカートリツジ
で、アルフアベツトや漢字等の文字フオントやプログラ
ムが格納されている。
第２図は本発明適用の実施例を示すブロツク図で、第１
図に示したプリンタ本体１におけるホストから伝送され
てくるデータを受信するインターフエースを示してい
る。
図に示したプリンタ本体１におけるホストから伝送され
てくるデータを受信するインターフエースを示してい
る。
第２図において101は８ビツトで構成されるＣＰＵの双
方向データバスであり、102は同じくＣＰＵの１６ビツ
トのアドレスバスの下１２ビツトのアドレス情報、103
はデータ書きこみ装置、104はランダムアクセスメモリ
（以下ＲＡＭと称す）で、前記データ101がデータ書き
こみ装置103を通り、データ105としてＲＡＭ104（128Ｋ
byte）に書きこまれるものである。
方向データバスであり、102は同じくＣＰＵの１６ビツ
トのアドレスバスの下１２ビツトのアドレス情報、103
はデータ書きこみ装置、104はランダムアクセスメモリ
（以下ＲＡＭと称す）で、前記データ101がデータ書き
こみ装置103を通り、データ105としてＲＡＭ104（128Ｋ
byte）に書きこまれるものである。
また、106は本発明に直接関わるところの、アドレス情
報102からデータ書きこみ装置103に対してデータ変換を
行なう(1)か否(0)かの信号107を送るＲＡＭである。な
お、ＲＡＭ106は、マイクロプロセツサのような演算装
置であつてもよい。なおＲＡＭ104に書きこまれたデー
タはインクジエツトプリンタ、ＬＥＤプリンタやＬＢＰ
プリンタ等の各種出力機器999に出力される。
報102からデータ書きこみ装置103に対してデータ変換を
行なう(1)か否(0)かの信号107を送るＲＡＭである。な
お、ＲＡＭ106は、マイクロプロセツサのような演算装
置であつてもよい。なおＲＡＭ104に書きこまれたデー
タはインクジエツトプリンタ、ＬＥＤプリンタやＬＢＰ
プリンタ等の各種出力機器999に出力される。
第３図は、前記データ変換書きこみ装置103を更に詳細
に記述したブロツク図である。
に記述したブロツク図である。
201は読み出し専用メモリ（以下ＲＭと称す）、202は
レジスタ、203はアンドゲート、204はＲＡＭ104からの
リードデータ108をラツチするためのレジスタ、205は
Ｒゲート、206は加算器、207は主制御装置である。208
は、ＲＡＭ104ののデータを何ビツトシフトするかを示
すシフト情報である。又、209はＲＡＭ104のアドレスを
１つ増加するか(1)、そのままのアドレス(0)にするかを
示す信号である。
レジスタ、203はアンドゲート、204はＲＡＭ104からの
リードデータ108をラツチするためのレジスタ、205は
Ｒゲート、206は加算器、207は主制御装置である。208
は、ＲＡＭ104ののデータを何ビツトシフトするかを示
すシフト情報である。又、209はＲＡＭ104のアドレスを
１つ増加するか(1)、そのままのアドレス(0)にするかを
示す信号である。
第４図はＲＡＭ104及びＲＡＭ106の１６ビツトアドレス
マツプ上の占めるアドレス領域を示した例である。
マツプ上の占めるアドレス領域を示した例である。
第４図においてＲＡＭ104の領域とＲＡＭ106の領域とは
１対１に対応する。いま、第４図におけるＲＡＭ104の
領域の内301をドツトデータのバツフアとしてデータ変
換を行なう領域、302をＣＰＵのスタツクやフラグに使
用するため、データ変換を行なわない領域とする。
１対１に対応する。いま、第４図におけるＲＡＭ104の
領域の内301をドツトデータのバツフアとしてデータ変
換を行なう領域、302をＣＰＵのスタツクやフラグに使
用するため、データ変換を行なわない領域とする。
第２図及び第３図に示した如く下１２ビツトをそれぞれ
のＲＡＭのアドレス入力102とした場合、ＲＡＭ106には
あらかじめ図示しないＣＰＵからの書きこみ信号（第２
図110）により領域303に「１」が、304に「０」書きこ
まれる。
のＲＡＭのアドレス入力102とした場合、ＲＡＭ106には
あらかじめ図示しないＣＰＵからの書きこみ信号（第２
図110）により領域303に「１」が、304に「０」書きこ
まれる。
すなわち、第４図において領域301にアクセスした時
は、ＲＡＭ106の出力であるデータ変換を行うか否かを
示す信号106は「１」でありデータ変換を行うことを示
し、領域302にアクセスした時は出力107はデータ変換を
行わないことを示す信号つまり「０」となる。
は、ＲＡＭ106の出力であるデータ変換を行うか否かを
示す信号106は「１」でありデータ変換を行うことを示
し、領域302にアクセスした時は出力107はデータ変換を
行わないことを示す信号つまり「０」となる。
まず領域301にアクセスした場合について述べる。
データバス101にはホストコンピユータからのコード情
報をもとに図示しないドツトデータ発生回路からＣＰＵ
によつて読み出されたデータが送りこまれる。なお、デ
ータ変換、書きこみ装置103はデータバス101からの情報
を第５図（５ビツトシフトした例を示す）の如くシフト
した後、第３図に示すようにＲＯＭ201を介して連続す
るＲＡＭのアドレスに、そのＲＡＭのリードデータ108
とＲ205をとつて書きこむためのものである。
報をもとに図示しないドツトデータ発生回路からＣＰＵ
によつて読み出されたデータが送りこまれる。なお、デ
ータ変換、書きこみ装置103はデータバス101からの情報
を第５図（５ビツトシフトした例を示す）の如くシフト
した後、第３図に示すようにＲＯＭ201を介して連続す
るＲＡＭのアドレスに、そのＲＡＭのリードデータ108
とＲ205をとつて書きこむためのものである。
次に、データのシフトについて説明する。
第３図においてレジスタ202はＣＰＵによつてデータ101
を何ビツトシフトするかという情報があらかじめ書きこ
まれている。
を何ビツトシフトするかという情報があらかじめ書きこ
まれている。
例えば第５図のようにデータ101を５ビツトシフトして
書きこむ場合はレジスタ202には２進法で５を示す「10
1」という情報を書きこんでおく。またＲＭ201には第
６図の如き情報があらかじめ書きこまれている。例えば
データ101が「I7I6I5I4I3I2I1I0」、データ208が「10
1」、信号209が「０」の時は、ＲＭ201の出力215はＲ
ＡＭ104のアドレスは信号209が「０」であるので、変わ
らず、またデータ208が「101」であるので５ビツトだけ
シフトするので「00000I7I6I5」であり信号209が「１」
の時は、同様に出力215はＲＡＭ104の次のアドレスを指
定されているので、前のアドレスから次のアドレスには
み出した５ビツトを含めた８ビツト、つまり「I4I3I2I1
I0000」を出力する。いま信号107が「１」の場合つま
り、データ変換（シフト）をする場合を考えているの
で、アンドゲート203は開いているため、データ208の内
容はレジスタ202の内容（シフト情報）と同一である。
ＣＰＵからはＲＡＭ104へ書きこむためのデータ101とア
ドレス情報102が出力され、同時に主制御装置207へ書き
こみ命令210が出力される。又、データ101はＲＭ201
によつてシフトされデータ215として出力される。
書きこむ場合はレジスタ202には２進法で５を示す「10
1」という情報を書きこんでおく。またＲＭ201には第
６図の如き情報があらかじめ書きこまれている。例えば
データ101が「I7I6I5I4I3I2I1I0」、データ208が「10
1」、信号209が「０」の時は、ＲＭ201の出力215はＲ
ＡＭ104のアドレスは信号209が「０」であるので、変わ
らず、またデータ208が「101」であるので５ビツトだけ
シフトするので「00000I7I6I5」であり信号209が「１」
の時は、同様に出力215はＲＡＭ104の次のアドレスを指
定されているので、前のアドレスから次のアドレスには
み出した５ビツトを含めた８ビツト、つまり「I4I3I2I1
I0000」を出力する。いま信号107が「１」の場合つま
り、データ変換（シフト）をする場合を考えているの
で、アンドゲート203は開いているため、データ208の内
容はレジスタ202の内容（シフト情報）と同一である。
ＣＰＵからはＲＡＭ104へ書きこむためのデータ101とア
ドレス情報102が出力され、同時に主制御装置207へ書き
こみ命令210が出力される。又、データ101はＲＭ201
によつてシフトされデータ215として出力される。
一方ＲＡＭ104からは所定のアクセスタイムを経た後デ
ータ108が出力され、主制御装置207からのラツチ信号21
1によりレジスタ204にラツチされる。
ータ108が出力され、主制御装置207からのラツチ信号21
1によりレジスタ204にラツチされる。
信号209は最初は「０」であり、アドレス情報に１を加
算しないことを示しており、アドレス情報109は、アド
レス情報102の内容と同一である。又、データ215とデー
タ212はＲゲート205によつてＲされ、主制御装置20
7からのＲＡＭ書きこみ信号213により、ＲＡＭ104に書
きこまれる。
算しないことを示しており、アドレス情報109は、アド
レス情報102の内容と同一である。又、データ215とデー
タ212はＲゲート205によつてＲされ、主制御装置20
7からのＲＡＭ書きこみ信号213により、ＲＡＭ104に書
きこまれる。
なお信号214は、ＣＰＵがＲＡＭ104のデータを読み出す
時にのみ「０」となる信号でスリーステートゲート216
を開く。
時にのみ「０」となる信号でスリーステートゲート216
を開く。
次に主制御装置207はデータ101をＲＭ201によりシフ
トした際、次のアドレスにはみ出た部分のデータを前記
ＲＡＭ104に書きこむため、アドレス情報に１を加算す
るために信号209を「０」から「１」にする。それによ
つてＲＭ201の出力215は、データ101の次のアドレス
にはみ出た部分のデータ（第６図における209が１の場
合）になり、また加算器206の出力109は、アドレス情報
102に１と加算した値となる。同様にして主制御装置207
からＲＡＭ書きこみ信号213が出力され、ＲＡＭ104には
はみ出た部分のデータが次のアドレスに書きこまれる。
トした際、次のアドレスにはみ出た部分のデータを前記
ＲＡＭ104に書きこむため、アドレス情報に１を加算す
るために信号209を「０」から「１」にする。それによ
つてＲＭ201の出力215は、データ101の次のアドレス
にはみ出た部分のデータ（第６図における209が１の場
合）になり、また加算器206の出力109は、アドレス情報
102に１と加算した値となる。同様にして主制御装置207
からＲＡＭ書きこみ信号213が出力され、ＲＡＭ104には
はみ出た部分のデータが次のアドレスに書きこまれる。
次にＣＰＵが第４図におけるＲＡＭ104の302の領域にア
クセスした場合について述べる。この時、第２図のＲＡ
Ｍ106の出力107はデータ変換を行わないことを示す
「０」である。出力107が「０」の時第３図においてＡ
ＮＤゲート203が閉じ、データのシフト情報を表わすデ
ータ「208」が「000」となるので、ＲＭ201の出力215
は、データ101をビツトシフトした値、すなわちデータ1
01と出力215は同一となる。また出力107が「０」の時、
レジスタ204はクリアされるため、データ105はデータ10
1及びデータ215と同一となる。
クセスした場合について述べる。この時、第２図のＲＡ
Ｍ106の出力107はデータ変換を行わないことを示す
「０」である。出力107が「０」の時第３図においてＡ
ＮＤゲート203が閉じ、データのシフト情報を表わすデ
ータ「208」が「000」となるので、ＲＭ201の出力215
は、データ101をビツトシフトした値、すなわちデータ1
01と出力215は同一となる。また出力107が「０」の時、
レジスタ204はクリアされるため、データ105はデータ10
1及びデータ215と同一となる。
またこの時はデータ101はシフトされず、従つてＲＡＭ
の次のアドレスにはみ出るデータが無いため、主制御装
置207は、書きこみ信号213を１度しか出力しない。
の次のアドレスにはみ出るデータが無いため、主制御装
置207は、書きこみ信号213を１度しか出力しない。
以上の如く信号107が１の時データ101はデータ変換され
てＲＡＭ104に書き込まれ信号107が０の時データ101は
変換処理されずにＲＡＭ104に書きこまれる。
てＲＡＭ104に書き込まれ信号107が０の時データ101は
変換処理されずにＲＡＭ104に書きこまれる。
以上説明した如く本発明によれば、同一のメモリ内に重
ね書き処理されたデータと重ね書き処理されていないデ
ータを格納することができるため、大容量のメモリを有
効に使用することができる。しかも、本発明によれば、
データを格納する第１のメモリ手段のアドレスに対応す
るアドレス空間を有し、前記データ処理手段に対し重ね
書き処理を可能とするか否かを指令するための信号を格
納した第２のメモリ手段を設け、第２のメモリ手段が、
前記第１のメモリ手段へ入力されるアドレスデータを入
力し、第１のメモリ手段のアドレスデータに対応するア
ドレスデータにより定められるエリアからデータを読出
し、前記データ処理手段に対し重ね書き処理可能信号又
は重ね書き処理不能信号を送出するので、ＣＰＵの負荷
を軽減し、ローコストでデータ処理速度の高速化を実現
することができる。
ね書き処理されたデータと重ね書き処理されていないデ
ータを格納することができるため、大容量のメモリを有
効に使用することができる。しかも、本発明によれば、
データを格納する第１のメモリ手段のアドレスに対応す
るアドレス空間を有し、前記データ処理手段に対し重ね
書き処理を可能とするか否かを指令するための信号を格
納した第２のメモリ手段を設け、第２のメモリ手段が、
前記第１のメモリ手段へ入力されるアドレスデータを入
力し、第１のメモリ手段のアドレスデータに対応するア
ドレスデータにより定められるエリアからデータを読出
し、前記データ処理手段に対し重ね書き処理可能信号又
は重ね書き処理不能信号を送出するので、ＣＰＵの負荷
を軽減し、ローコストでデータ処理速度の高速化を実現
することができる。
第１図は、本願発明適用のページプリンタ外観図であ
る。 第２図は、本発明の実施例を示すブロツク図である。 第３図は、データ変換、書きこみ装置の説明ブロツク図
である。 第４図は、アドレス領域を示す図である。 第５図は、データを５ビツトシフトした場合の説明図で
ある。 第６図は、ＲＯＭ201に格納されている情報の説明図で
ある。 104……ＲＡＭ、201……ROM 103……データ変換、書きこみ装置
る。 第２図は、本発明の実施例を示すブロツク図である。 第３図は、データ変換、書きこみ装置の説明ブロツク図
である。 第４図は、アドレス領域を示す図である。 第５図は、データを５ビツトシフトした場合の説明図で
ある。 第６図は、ＲＯＭ201に格納されている情報の説明図で
ある。 104……ＲＡＭ、201……ROM 103……データ変換、書きこみ装置
Claims (1)
- 【請求項１】ホストコンピュータからのデータを入力
し、プリンタ装置に対しデータを記録出力させるための
プリンタ制御装置において、 前記ホストコンピュータから送られてきたデータ及びア
ドレスデータを入力し、入力したアドレスデータに基づ
き入力したデータを格納する第１のメモリ手段と、 前記第１のメモリ手段に予め格納されているデータと新
たに入力したデータを重ね書き処理するデータ処理手段
と、 前記第１のメモリ手段のアドレスに対応するアドレス空
間を有し、前記データ処理手段に対し重ね書き処理を可
能とするか否かを指令するための信号を格納した第２の
メモリ手段とを有し、 前記第２のメモリ手段は、前記第１のメモリ手段へ入力
されるアドレスデータを入力し、前記第１のメモリ手段
のアドレスデータに対応するアドレスデータにより定め
られるエリアからデータを読出し、前記データ処理手段
に対し重ね書き処理可能信号又は重ね書き処理不能信号
を送出し、 前記第２のメモリ手段が前記重ね書き処理可能信号を送
出している場合、前記第１のメモリ手段は前記データ処
理手段により重ね書き処理されたデータを格納するとと
もに、前記第２のメモリ手段が重ね書き処理不能信号を
送出している場合、前記第１のメモリ手段は前記入力し
たデータをそのまま格納することを特徴とするプリンタ
制御装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59033618A JPH0630909B2 (ja) | 1984-02-24 | 1984-02-24 | プリンタ制御装置 |
| FR8502588A FR2560412B1 (fr) | 1984-02-24 | 1985-02-22 | Appareil de traitement de donnees |
| GB08504824A GB2156558B (en) | 1984-02-24 | 1985-02-25 | Data processing apparatus |
| DE3506592A DE3506592C2 (de) | 1984-02-24 | 1985-02-25 | Aufzeichnungsgerät |
| US07/218,485 US5010513A (en) | 1984-02-24 | 1988-07-06 | Data processing apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59033618A JPH0630909B2 (ja) | 1984-02-24 | 1984-02-24 | プリンタ制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60178074A JPS60178074A (ja) | 1985-09-12 |
| JPH0630909B2 true JPH0630909B2 (ja) | 1994-04-27 |
Family
ID=12391438
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59033618A Expired - Lifetime JPH0630909B2 (ja) | 1984-02-24 | 1984-02-24 | プリンタ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0630909B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2502753B2 (ja) * | 1989-06-19 | 1996-05-29 | 松下電器産業株式会社 | 画像出力装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5397933U (ja) * | 1977-01-12 | 1978-08-09 | ||
| JPS545330A (en) * | 1977-06-15 | 1979-01-16 | Hitachi Ltd | Memory protect circuit |
| JPS5778253A (en) * | 1980-10-31 | 1982-05-15 | Canon Inc | Picture processing device |
| JPS595496A (ja) * | 1982-06-30 | 1984-01-12 | Fujitsu Ltd | メモリプロテクト方式 |
-
1984
- 1984-02-24 JP JP59033618A patent/JPH0630909B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60178074A (ja) | 1985-09-12 |
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