JPS60178074A - プリンタ制御装置 - Google Patents
プリンタ制御装置Info
- Publication number
- JPS60178074A JPS60178074A JP59033618A JP3361884A JPS60178074A JP S60178074 A JPS60178074 A JP S60178074A JP 59033618 A JP59033618 A JP 59033618A JP 3361884 A JP3361884 A JP 3361884A JP S60178074 A JPS60178074 A JP S60178074A
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- Japan
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- ram
- signal
- cpu
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T11/00—2D [Two Dimensional] image generation
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- Record Information Processing For Printing (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、データの高速処理が可能な電子機器に関する
。
。
近年、様々な電子機器にＬ８１が搭載され、多機能化が
進んでいる。そして、ＲＡＭの容量が増大し、それにつ
れて１ａ類のＲＡＭの内容をデータバッファやスタック
、フラグ領域というように分割して使用する事が一般的
になってきている。
進んでいる。そして、ＲＡＭの容量が増大し、それにつ
れて１ａ類のＲＡＭの内容をデータバッファやスタック
、フラグ領域というように分割して使用する事が一般的
になってきている。
しかしながら、ホストコンピュータ等から送られて来る
コードデータ等の文章情報を内部のランダムアクセスメ
モリ上にビットイメージとして展開し、然る後、これを
読み出して出力する機器、例えばレーザビームプリンタ
においては、高速処理の必要上からデータバッファに対
してビットイメージをシフトし表のフォーマット子デー
タの様に重ね書きするよ５なデータ変換書き込み装置を
設ける事が有効であると考えられる。
コードデータ等の文章情報を内部のランダムアクセスメ
モリ上にビットイメージとして展開し、然る後、これを
読み出して出力する機器、例えばレーザビームプリンタ
においては、高速処理の必要上からデータバッファに対
してビットイメージをシフトし表のフォーマット子デー
タの様に重ね書きするよ５なデータ変換書き込み装置を
設ける事が有効であると考えられる。
しかしながら同一のＲＡＭをフラグやスタックとして使
用する場合、データ変換書き込み装置が働（とフラグや
スタックの内容が変わってしまい、該電子機器は、所望
の機能を果せないという欠点があった。
用する場合、データ変換書き込み装置が働（とフラグや
スタックの内容が変わってしまい、該電子機器は、所望
の機能を果せないという欠点があった。
以上の点に鑑み、本願発明社、上記欠点を除去し、適切
に、高速にデータ処理が可能な電子機器を提供すること
にある。
に、高速にデータ処理が可能な電子機器を提供すること
にある。
以下に図面を参照し本願発明について詳細に説明する。
第１図は本発明適用のレーザビームプリンタであるペー
ジプリンタの外観図である。１はプリンタ本体で、例え
ばレーザビームプリンタ（ＬＢＰ）である。２は操作表
示部、６は電源スィッチである。又、４は排紙部である
。５は伝送ケーブルで、ホストに接続されている。なお
プリンタ１はネットワークにおける端末やＦａｘであっ
てもよい。インタフェースとしては、セントロニクス社
のインタフェース方式、Ｒ８２５２−Ｃ方式、又はビデ
オ信号を入力するようにしてもよい。
ジプリンタの外観図である。１はプリンタ本体で、例え
ばレーザビームプリンタ（ＬＢＰ）である。２は操作表
示部、６は電源スィッチである。又、４は排紙部である
。５は伝送ケーブルで、ホストに接続されている。なお
プリンタ１はネットワークにおける端末やＦａｘであっ
てもよい。インタフェースとしては、セントロニクス社
のインタフェース方式、Ｒ８２５２−Ｃ方式、又はビデ
オ信号を入力するようにしてもよい。
又、操作表示部２はホストからデータが伝送されること
を示す［ＯＮ ＬＩＮＥＪキー、エラーをスキップさせ
るための［ＥＲＲＯＲ５ＫＩＰＪキー、その他自己診断
、手差し用のキーやページ毎のプリントではなく伝送さ
れた所までのデータを出カスるためのキー等を有してい
る。６はＲＯｆＶ１カートリッジで、アルファベットや
漢字等の文字７オントやプログラムが格納されている。
を示す［ＯＮ ＬＩＮＥＪキー、エラーをスキップさせ
るための［ＥＲＲＯＲ５ＫＩＰＪキー、その他自己診断
、手差し用のキーやページ毎のプリントではなく伝送さ
れた所までのデータを出カスるためのキー等を有してい
る。６はＲＯｆＶ１カートリッジで、アルファベットや
漢字等の文字７オントやプログラムが格納されている。
第２図は本発明適用の実施例を示すブロック図で、第１
図に示したプリンタ本体１におけるホストから伝送され
て（るデータを受信するインターフェースを示している
。
図に示したプリンタ本体１におけるホストから伝送され
て（るデータを受信するインターフェースを示している
。
第２図において１０１は８ビツトで構成されるＣＰＵの
双方向データバスであり、１ｏ２は同じくＣＰＵの１６
ピツトのアドレスバスの下１２ビットのアドレス情報、
１０６はデータ書きこみ装置、１０４はランダムアクセ
スメモリ（以下工（・ＡＭと称す）で、前記データ１０
１がデータ書きこみ装置１０６を通り、データ１０５と
してＲＡＭ１０４ （１２８Ｋｂｙｔｅ）に書きこまれ
るものである。
双方向データバスであり、１ｏ２は同じくＣＰＵの１６
ピツトのアドレスバスの下１２ビットのアドレス情報、
１０６はデータ書きこみ装置、１０４はランダムアクセ
スメモリ（以下工（・ＡＭと称す）で、前記データ１０
１がデータ書きこみ装置１０６を通り、データ１０５と
してＲＡＭ１０４ （１２８Ｋｂｙｔｅ）に書きこまれ
るものである。
また、１０６は本発明に直接間わるところの、アドレス
情報１０２からデータ書きこみ装置１０３に対してデー
タ変換を行なつ（１）か否（０）かの信号１０７を送る
ＲＡＭである。ン°よお、ｌもＡＭ１０６は、マイクロ
プロセッサのような演算装置′Ｃあってもよい。
情報１０２からデータ書きこみ装置１０３に対してデー
タ変換を行なつ（１）か否（０）かの信号１０７を送る
ＲＡＭである。ン°よお、ｌもＡＭ１０６は、マイクロ
プロセッサのような演算装置′Ｃあってもよい。
なおｌｔＡＭ１０４に書きこまれたデータはインクジェ
ットプリンタ、ＬＥＤプリンタやＬＢＰプリンタ等の各
種出力機器９９９に出力される。
ットプリンタ、ＬＥＤプリンタやＬＢＰプリンタ等の各
種出力機器９９９に出力される。
更に詳細に記述したブロック図である。
２０１は読み出し専用メモリ（以下ＲＯＭと称す）、２
０２はレジスタ、２０６はアンドゲート、２０４はＲＡ
Ｍ１０４からのり一ドデータ１０８をラッチするための
レジスタ、２０５はＯＦＬゲート、２０６は加算器、２
０７は主制御装置である。２０８は、ＲＡＭ１０４のブ
ータラ（ａｌビットシフトするかを示すシフト情報であ
る。又、２０９はＲＡＭ１０４のアドレスを１つ増加す
るか（１）、そのままのアドレス（０）にするかを示す
信号である。
０２はレジスタ、２０６はアンドゲート、２０４はＲＡ
Ｍ１０４からのり一ドデータ１０８をラッチするための
レジスタ、２０５はＯＦＬゲート、２０６は加算器、２
０７は主制御装置である。２０８は、ＲＡＭ１０４のブ
ータラ（ａｌビットシフトするかを示すシフト情報であ
る。又、２０９はＲＡＭ１０４のアドレスを１つ増加す
るか（１）、そのままのアドレス（０）にするかを示す
信号である。
ＷＪ４図はＲＡＭ１０４及びＲＡ Ｍ １０６の１６ビ
ツトアドレスマツダ上の占めるアドレス領域を示した例
でおる。
ツトアドレスマツダ上の占めるアドレス領域を示した例
でおる。
第４図においてｌＬＡＭ１０４の領域とＲＡＭ１０６の
領域とは１対１に対応する０いま、第４図におけるＲＡ
Ｍ１０４の領域の内６０１をドツトデータのバッファと
してデータ変換を行な５領域、３０２をＣＰＵのスタッ
クやフラグに使用するため、データ変換を行なわない領
域とする。
領域とは１対１に対応する０いま、第４図におけるＲＡ
Ｍ１０４の領域の内６０１をドツトデータのバッファと
してデータ変換を行な５領域、３０２をＣＰＵのスタッ
クやフラグに使用するため、データ変換を行なわない領
域とする。
第２図及び第６図に示した如く下１２ビットをそれぞれ
のＲＡＭのアドレス入力１０２とした場合、ＲＡＭ１０
６にはあらかじめ図示しないＣＰＵからの書きこみ信号
（第２図１１０）により領域３０３に「１」が、６０４
に「０」が書きこまれる０すなわち、第４図において領
域６０１にアクセスした時は、ＲＡＭ１０６の出力であ
るデータ変換を行５か否かを示す信号１０７は「１」で
ありデータ信号つまり「０」となる。
のＲＡＭのアドレス入力１０２とした場合、ＲＡＭ１０
６にはあらかじめ図示しないＣＰＵからの書きこみ信号
（第２図１１０）により領域３０３に「１」が、６０４
に「０」が書きこまれる０すなわち、第４図において領
域６０１にアクセスした時は、ＲＡＭ１０６の出力であ
るデータ変換を行５か否かを示す信号１０７は「１」で
ありデータ信号つまり「０」となる。
まず領域６０１にアクセスした場合について述べる。
データバス１０１にはホストコンピュータからのコード
情報をもとに図示しないドツトデータ発生回路からＣＰ
Ｕによって読み出されたデータが送りこまれる。なお、
データ変換、書きこみ装置１０３＃ｉデ〜タバス１０１
からの情報を第５図（５ビツトシフトした例を示す）の
如（シフトした後、第３図に示すようにＲＯＭ ２０１
を介して連続するＲＡＭのアドレスに、そのＲＡＭのり
−ドデータ１０８とＯＲ２０５をとって書きこむための
ものである。
情報をもとに図示しないドツトデータ発生回路からＣＰ
Ｕによって読み出されたデータが送りこまれる。なお、
データ変換、書きこみ装置１０３＃ｉデ〜タバス１０１
からの情報を第５図（５ビツトシフトした例を示す）の
如（シフトした後、第３図に示すようにＲＯＭ ２０１
を介して連続するＲＡＭのアドレスに、そのＲＡＭのり
−ドデータ１０８とＯＲ２０５をとって書きこむための
ものである。
次に、データのシフトについて説明する。
第６図においてレジスタ２０２はＣＰＵによってデータ
１０１を何ビットシフトするかという情報があらかじめ
書きこまれている。
１０１を何ビットシフトするかという情報があらかじめ
書きこまれている。
例えば第５図のよ５にデータ１０１を５ビツトシフトし
て書きこむ場合はレジスタ２０２には２進法こまれてい
る。例えばデータ１０１が「１７１ａｌｓ１４１ｓ１ｇ
ｌｔｌｏＪ 、データ２０８が「１０１」、信号２０９
が「０」の時は、ＲＯＭ ２０１の出力２１５はＲＡＭ
１）１ｅｌｓＪであり信号２０９が「１」の時は、同様
に出力２１５は几ＡＭ１０４の次のアドレスを指定され
ているので、前のアドレスから次のアドレスにはみ出し
た５ビツトを含めた８ピツト、つまり「１４１ｓｌｚｌ
ｉＬｏ０００ Ｊを出力すル。イマ信号１０７が「１」
の場合っまり、データ変換（シフト）をする場合を考え
ているので、アンドゲート２ｏ６は開いているため、デ
ータ２０８の内容はレジスタ２０２の内容（シフト情報
）と同一である。ＣＰＵからはＲＡＭ１０４へ書きこむ
ためのデータ１０１とアドレス情報１０２が出力され、
同時に主制御装置２０７へ書きこみ命令２１０が出力さ
れる。又、データ１０１はＲＯＭ ２０１によってシフ
トされデータ２１５として出力される。
て書きこむ場合はレジスタ２０２には２進法こまれてい
る。例えばデータ１０１が「１７１ａｌｓ１４１ｓ１ｇ
ｌｔｌｏＪ 、データ２０８が「１０１」、信号２０９
が「０」の時は、ＲＯＭ ２０１の出力２１５はＲＡＭ
１）１ｅｌｓＪであり信号２０９が「１」の時は、同様
に出力２１５は几ＡＭ１０４の次のアドレスを指定され
ているので、前のアドレスから次のアドレスにはみ出し
た５ビツトを含めた８ピツト、つまり「１４１ｓｌｚｌ
ｉＬｏ０００ Ｊを出力すル。イマ信号１０７が「１」
の場合っまり、データ変換（シフト）をする場合を考え
ているので、アンドゲート２ｏ６は開いているため、デ
ータ２０８の内容はレジスタ２０２の内容（シフト情報
）と同一である。ＣＰＵからはＲＡＭ１０４へ書きこむ
ためのデータ１０１とアドレス情報１０２が出力され、
同時に主制御装置２０７へ書きこみ命令２１０が出力さ
れる。又、データ１０１はＲＯＭ ２０１によってシフ
トされデータ２１５として出力される。
一方ＲＡ Ｍ １０４からは所定のアクセスタイムを経
た後データ１０８が出力され、主制御装置２０７からの
ラッチ信号２１１によシレジスタ２０４にラッチされる
。
た後データ１０８が出力され、主制御装置２０７からの
ラッチ信号２１１によシレジスタ２０４にラッチされる
。
信号２０９は最初は「０」でおり、アドレス情報に１を
加算しないことを示しており、アドレス情報１０９は、
アドレス情報１０２の内容と同一である〇又、データ２
１５とデータ２１２は５ ｒｃゲート２ｏ５によって０
几され、主制御装置２０７からのＲＡＭ書きこみ信号２
１３により、ＲＡＭ１０４に書きこまれる。
加算しないことを示しており、アドレス情報１０９は、
アドレス情報１０２の内容と同一である〇又、データ２
１５とデータ２１２は５ ｒｃゲート２ｏ５によって０
几され、主制御装置２０７からのＲＡＭ書きこみ信号２
１３により、ＲＡＭ１０４に書きこまれる。
なお信号２１４は、ＣＰＵがＲＡＭ１０４のデータを読
み出す時にのみ「０」となる信号でスリーステートゲー
ト２１６を開く。
み出す時にのみ「０」となる信号でスリーステートゲー
ト２１６を開く。
次に主制御装置２０７はデータ１０１をＲＯＭ ２０１
によりシフトした際、次のアドレスに祉み出た部分のデ
ータを前記ＲＡＭ１０４に書きこむため、アドレス情報
に１を加算するために信号２０９を「０」から「１」に
する。それによってＲＯＭ ２０１の出力２１５は、デ
ータ１０１の次のアドレスにはみ出た部分のデータ（第
６図における２０９が１の場合）になり、また加算器２
０６の出力１０９は、アドレス情報１０２に１と加算し
た値となる。同様にして主制御装置２０７からＲＡ Ｍ
書きこみ信号２１３が出力され、ＲＡＭ１０４にはは
み出た部分のデータが次のアドレスに書きこまれる。
によりシフトした際、次のアドレスに祉み出た部分のデ
ータを前記ＲＡＭ１０４に書きこむため、アドレス情報
に１を加算するために信号２０９を「０」から「１」に
する。それによってＲＯＭ ２０１の出力２１５は、デ
ータ１０１の次のアドレスにはみ出た部分のデータ（第
６図における２０９が１の場合）になり、また加算器２
０６の出力１０９は、アドレス情報１０２に１と加算し
た値となる。同様にして主制御装置２０７からＲＡ Ｍ
書きこみ信号２１３が出力され、ＲＡＭ１０４にはは
み出た部分のデータが次のアドレスに書きこまれる。
次にＣＰＵがム！４図における凡人Ｍ１０４の６０２の
領域にアクセスＩ、た場合について述べ乙、、この時、
第２図の几ＡＭ１０６の出力１０７はデータ変換を行わ
ないことを示す「０」である。出力１０７が「０」の時
第３図においてＡＮＤゲート２０３が閉じ、データのシ
フト情報を表わすデータ「２０８ Ｊが「０００」とな
るので、ＲＯＭ ２０１の出力２１５社、データ１０１
を０ビツトシフトした値、すなわちデータ１０１と出力
２１５は同一となる。また出力１０７が「０」の時、レ
ジスタ２０４はクリアされるため、データ１０５社デー
タ１０１及びデータ２１５と同一となる。
領域にアクセスＩ、た場合について述べ乙、、この時、
第２図の几ＡＭ１０６の出力１０７はデータ変換を行わ
ないことを示す「０」である。出力１０７が「０」の時
第３図においてＡＮＤゲート２０３が閉じ、データのシ
フト情報を表わすデータ「２０８ Ｊが「０００」とな
るので、ＲＯＭ ２０１の出力２１５社、データ１０１
を０ビツトシフトした値、すなわちデータ１０１と出力
２１５は同一となる。また出力１０７が「０」の時、レ
ジスタ２０４はクリアされるため、データ１０５社デー
タ１０１及びデータ２１５と同一となる。
またこの時はデータ１０１はシフトされず、従ってＲＡ
Ｍの次のアドレスにはみ出るデータが無いため、主制
御装置２０７は、書きこみ信号２１３を１度しか出力し
ない。
Ｍの次のアドレスにはみ出るデータが無いため、主制
御装置２０７は、書きこみ信号２１３を１度しか出力し
ない。
にい、。
以上の如（信号１０７が１の時データ１０１はデータ変
換されてＲＡＭ１０４に書き込まれ信号１０７がＯの時
データ１０１は変換処理されずにＲＡＭ１０４に書きこ
まれる。
換されてＲＡＭ１０４に書き込まれ信号１０７がＯの時
データ１０１は変換処理されずにＲＡＭ１０４に書きこ
まれる。
以上、説明したように、本願発明によりデータの高速処
理が可能な電子機器を提供することができた。
理が可能な電子機器を提供することができた。
又、本願発明により、同一のＲＡＭの内部を自由にデー
タの変換、書きこみ可能な領域とデータ変換の書きこみ
できない領域に設定できるため、大容量のＩ（、Ａ Ｍ
を有効に使用できるばかりでな（、ＣＰＵがそれを意識
する必要がないため、データ処理の高速化が計れ、また
ＣＰＵの負担も軽くなるという効果がある。
タの変換、書きこみ可能な領域とデータ変換の書きこみ
できない領域に設定できるため、大容量のＩ（、Ａ Ｍ
を有効に使用できるばかりでな（、ＣＰＵがそれを意識
する必要がないため、データ処理の高速化が計れ、また
ＣＰＵの負担も軽くなるという効果がある。
第１図は、本願発明適用のページプリンタ外観図である
。 第２図は、本発明の実施例を示すブロック図である。 第６図は、データ変換、書きこみ装置の説明ブロック図
である。 第４図は、アドレス領域を示す図である０第５図は、デ
ータを５ピツトシフトした場合の説明図である。 第６図は、ＲＯＭ２０１に格納されている情報の説明図
である。 １０４・・・Ｂ Ａ Ｍ ２０１・・、ＲＯＭ１０６０
・データ変換、書きこみ装置 出願人 キャノン株式会社 ｎ＠″Ｉ！−ｎ＋ｊ＠ｉ亡
。 第２図は、本発明の実施例を示すブロック図である。 第６図は、データ変換、書きこみ装置の説明ブロック図
である。 第４図は、アドレス領域を示す図である０第５図は、デ
ータを５ピツトシフトした場合の説明図である。 第６図は、ＲＯＭ２０１に格納されている情報の説明図
である。 １０４・・・Ｂ Ａ Ｍ ２０１・・、ＲＯＭ１０６０
・データ変換、書きこみ装置 出願人 キャノン株式会社 ｎ＠″Ｉ！−ｎ＋ｊ＠ｉ亡
Claims (1)
- 【特許請求の範囲】 画像情報をビットイメージとして格納するメモリ手段、
前記メモリ手段に格納されたビットイメージを出力する
出力手段１ 前記メそり手段に格納されるデータの変換及び／又は書
き込みを行う処理手段、 を有し、前記メモリ手段において前記処理手段によるデ
ータの変換書き込みが可能な領域と不可能な領域とを有
したことを特徴とする電子機器。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59033618A JPH0630909B2 (ja) | 1984-02-24 | 1984-02-24 | プリンタ制御装置 |
| FR8502588A FR2560412B1 (fr) | 1984-02-24 | 1985-02-22 | Appareil de traitement de donnees |
| GB08504824A GB2156558B (en) | 1984-02-24 | 1985-02-25 | Data processing apparatus |
| DE3506592A DE3506592C2 (de) | 1984-02-24 | 1985-02-25 | Aufzeichnungsgerät |
| US07/218,485 US5010513A (en) | 1984-02-24 | 1988-07-06 | Data processing apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59033618A JPH0630909B2 (ja) | 1984-02-24 | 1984-02-24 | プリンタ制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60178074A true JPS60178074A (ja) | 1985-09-12 |
| JPH0630909B2 JPH0630909B2 (ja) | 1994-04-27 |
Family
ID=12391438
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59033618A Expired - Lifetime JPH0630909B2 (ja) | 1984-02-24 | 1984-02-24 | プリンタ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0630909B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0321475A (ja) * | 1989-06-19 | 1991-01-30 | Matsushita Electric Ind Co Ltd | 画像出力装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5397933U (ja) * | 1977-01-12 | 1978-08-09 | ||
| JPS545330A (en) * | 1977-06-15 | 1979-01-16 | Hitachi Ltd | Memory protect circuit |
| JPS5778253A (en) * | 1980-10-31 | 1982-05-15 | Canon Inc | Picture processing device |
| JPS595496A (ja) * | 1982-06-30 | 1984-01-12 | Fujitsu Ltd | メモリプロテクト方式 |
-
1984
- 1984-02-24 JP JP59033618A patent/JPH0630909B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5397933U (ja) * | 1977-01-12 | 1978-08-09 | ||
| JPS545330A (en) * | 1977-06-15 | 1979-01-16 | Hitachi Ltd | Memory protect circuit |
| JPS5778253A (en) * | 1980-10-31 | 1982-05-15 | Canon Inc | Picture processing device |
| JPS595496A (ja) * | 1982-06-30 | 1984-01-12 | Fujitsu Ltd | メモリプロテクト方式 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0321475A (ja) * | 1989-06-19 | 1991-01-30 | Matsushita Electric Ind Co Ltd | 画像出力装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0630909B2 (ja) | 1994-04-27 |
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