JPS60178072A - 電子機器 - Google Patents
電子機器Info
- Publication number
- JPS60178072A JPS60178072A JP59033613A JP3361384A JPS60178072A JP S60178072 A JPS60178072 A JP S60178072A JP 59033613 A JP59033613 A JP 59033613A JP 3361384 A JP3361384 A JP 3361384A JP S60178072 A JPS60178072 A JP S60178072A
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- JP
- Japan
- Prior art keywords
- data
- cpu
- ram
- pulse
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Record Information Processing For Printing (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は、文章１画像を高速に出力するプリンタ、出力
端末等の電子機器に関する。
端末等の電子機器に関する。
（従来技術）
従来、電子機器例えば、文章、画像情報をビットイメー
ジとして出力する方式のプリンタにおいては上記情報を
ページ内のビット単位の任意の位置に展開する事が要求
されるが、メモリはＣＰＵの処理速度や効率上の関係か
ら４ないし８ビット単位の複数ビット単位で読み出し又
は書きこみが行なわれるのが普通であり、そのため、デ
ータをあらかじめＣＰＵ内のレジスタでビット単位でシ
フトシ、然る後４ビツトなり８ビツトなりの単位でメモ
リに書きこむという方法がとられている。
ジとして出力する方式のプリンタにおいては上記情報を
ページ内のビット単位の任意の位置に展開する事が要求
されるが、メモリはＣＰＵの処理速度や効率上の関係か
ら４ないし８ビット単位の複数ビット単位で読み出し又
は書きこみが行なわれるのが普通であり、そのため、デ
ータをあらかじめＣＰＵ内のレジスタでビット単位でシ
フトシ、然る後４ビツトなり８ビツトなりの単位でメモ
リに書きこむという方法がとられている。
しかし、上記方法では、特にレーザービームプリンタ（
ＬＢＰ）のような高速プリンタでは処理速度が間に合わ
ないという欠点があった。又、プリンタに限らずマイク
ロプロセッサ等を用いた種々の電子機器においては高速
化に問題がある場合が多かった。
ＬＢＰ）のような高速プリンタでは処理速度が間に合わ
ないという欠点があった。又、プリンタに限らずマイク
ロプロセッサ等を用いた種々の電子機器においては高速
化に問題がある場合が多かった。
（目 的）
以上の点に鑑み、本願発明の目的は、上記欠点を除去し
、高速に又、適切にデータ処理が可能な電子機器を提供
することにある。
、高速に又、適切にデータ処理が可能な電子機器を提供
することにある。
（実施例）
以下に図面を参照し本願発明について詳細に説明する。
第１図は本発明適用のレーザービームプリンタであるペ
ージプリンタの外観図である。
ージプリンタの外観図である。
■はプリンタ本体、２は操作表示部、３は電源スイ・ン
チである。又４は排紙部である。５は伝送ケーブルでホ
ストに接続されている。なおプリンタｌは、ネットワー
クにおける端末やＦ、ａ ｘであってもよい。インター
フェースとしては、セントロニクス社のインタフェース
方式、Ｒ３２３２−Ｃ方式又はビデオ信号を入力するよ
うにしてもよい。又、操作表示部２はホストからデータ
が伝送されることを示すｒＯＮ ＬＩＮＥ Ｊキー、エ
ラーをスキップさせるためのｒ ＥＲＲＯＲＳＫＩＰＪ
キー、その他、自己診断、手差し用のキーや、ページ毎
のプリントではなく伝送された所までのデータを出力す
るためのキー等を有している。６はＲＯＭカートリッジ
で、アルファベットや漢字等の文字フォントやプログラ
ムが格納されている。
チである。又４は排紙部である。５は伝送ケーブルでホ
ストに接続されている。なおプリンタｌは、ネットワー
クにおける端末やＦ、ａ ｘであってもよい。インター
フェースとしては、セントロニクス社のインタフェース
方式、Ｒ３２３２−Ｃ方式又はビデオ信号を入力するよ
うにしてもよい。又、操作表示部２はホストからデータ
が伝送されることを示すｒＯＮ ＬＩＮＥ Ｊキー、エ
ラーをスキップさせるためのｒ ＥＲＲＯＲＳＫＩＰＪ
キー、その他、自己診断、手差し用のキーや、ページ毎
のプリントではなく伝送された所までのデータを出力す
るためのキー等を有している。６はＲＯＭカートリッジ
で、アルファベットや漢字等の文字フォントやプログラ
ムが格納されている。
本発明は、ＣＰＵが、次の命令を取り込む時間や他のデ
バイス類にアクセスしている時間を利用して、ＣＰＵの
動作とは独立にデータの処理、書き込みを行うことによ
り、ＣＰＵ自体の負荷を軽くし、データ処理の高速化を
も可能にするもので、図面を参照し、本願発明について
説明する。
バイス類にアクセスしている時間を利用して、ＣＰＵの
動作とは独立にデータの処理、書き込みを行うことによ
り、ＣＰＵ自体の負荷を軽くし、データ処理の高速化を
も可能にするもので、図面を参照し、本願発明について
説明する。
第２図は１本発明の実施例を示すブロック図で第３図は
、本実施例のタイミングチャートを示す図である。第２
図において１０１はホストコンピュータからのコード情
報をもとに、図示しないデータ発生回路からＣＰＵによ
って読み出されたデータで１０２はそれをラッチするた
めのレジスタ、１０３は上記データ１０１を何ビットシ
フトするかという情報１０４を出力するレジスタ、１０
５は読み出し専用メモリ（以下ＲＯＭと称す）、１０６
は１２８Ｋ ｂｙｔｅのランダムアクセスメモリ（以下
ＲＡＭと称す）、１０７は前記ＲＡＭ１０６から読み出
したデータをラッチするためのレジスタ、１０８はＯＲ
ゲート、１１０はＣＰＵからのアドレス情報１０９をラ
ッチするためのレジスタ、Ｉｌｌは加算器、１１２は本
実施例のタイミングを制御するための主制御装置。
、本実施例のタイミングチャートを示す図である。第２
図において１０１はホストコンピュータからのコード情
報をもとに、図示しないデータ発生回路からＣＰＵによ
って読み出されたデータで１０２はそれをラッチするた
めのレジスタ、１０３は上記データ１０１を何ビットシ
フトするかという情報１０４を出力するレジスタ、１０
５は読み出し専用メモリ（以下ＲＯＭと称す）、１０６
は１２８Ｋ ｂｙｔｅのランダムアクセスメモリ（以下
ＲＡＭと称す）、１０７は前記ＲＡＭ１０６から読み出
したデータをラッチするためのレジスタ、１０８はＯＲ
ゲート、１１０はＣＰＵからのアドレス情報１０９をラ
ッチするためのレジスタ、Ｉｌｌは加算器、１１２は本
実施例のタイミングを制御するための主制御装置。
１１３はＣＰＵからの書きこみパルス１１４をラッチす
るためのＤタイプフリップフロップ（以下ＤＦＦと称す
）である、信号１１８はＲＡＭ１０６の連続したアドレ
スにデータを書きこむ際にＲＡＭへのアドレス及びデー
タを指定するための信号で０ならばアドレスはＣＰＵの
指定したアドレスであり、ｌならばＣＰＵの指定したア
ドレスに１が加算される。
るためのＤタイプフリップフロップ（以下ＤＦＦと称す
）である、信号１１８はＲＡＭ１０６の連続したアドレ
スにデータを書きこむ際にＲＡＭへのアドレス及びデー
タを指定するための信号で０ならばアドレスはＣＰＵの
指定したアドレスであり、ｌならばＣＰＵの指定したア
ドレスに１が加算される。
なお、ＲＡＭ１０６に書き込まれた情報は、インクジェ
ットプリンタ、ＬＥＤプリンタやＬＢＰプリンタ等の各
種出力機器９９９に出力される。
ットプリンタ、ＬＥＤプリンタやＬＢＰプリンタ等の各
種出力機器９９９に出力される。
又、ＲＡＭ１０６は、マイクロプロセッサのような演算
装置であってもよい。
装置であってもよい。
なお、第３図における信号１０９のＶＡＬＩＤ状態は例
えば、順にＤＲＡＭ書きこみサイクル、次の命令とりこ
みサイクル、ＣＧ読み出しサイクル、ＤＲＡＭへの書き
こみサイクルである。又信号１０１も、同様に順に書き
込みデータ、命令情報、読み出しデータ、書きこみデー
タである。
えば、順にＤＲＡＭ書きこみサイクル、次の命令とりこ
みサイクル、ＣＧ読み出しサイクル、ＤＲＡＭへの書き
こみサイクルである。又信号１０１も、同様に順に書き
込みデータ、命令情報、読み出しデータ、書きこみデー
タである。
以下第２図及び第３図をもとに本実施例の動作の説明を
行なう、ＣＰＵからはあらかじめデータを何ビットシフ
トしてＲＡＭ１０６に書きこむかという情報がレジスタ
１０３に書きこまれているとする。
行なう、ＣＰＵからはあらかじめデータを何ビットシフ
トしてＲＡＭ１０６に書きこむかという情報がレジスタ
１０３に書きこまれているとする。
例えば第４図はデータのシフトを示す例であるが第４図
のようにデータ１０１をラッチしたデータ１１７を５ビ
ツトシフトして書きこむ場合には、レジスタ１０３には
２進法でｒｌ ＯＩＪ という情報を書きこんでおく０
次にＲＯＭ１０５には第５図のような情報があらかじめ
書きこんである１例えば情報１０４（データ１０１を何
ビットシフトするかという情報）の内容が２進法でｒｌ
ＯＩＪで、信号１１８が「０」の時はアドレスはＣＰ
Ｕの指定したアドレスで５ビツトシフトするという情報
であるのでＲＯＭ１０５の出力１１６はｒｏ ＯＯ００
Ｉ７１１３ Ｉ５Ｊ （Ｉｎは０又はｌ）で信号１１８
が「１」の時つまり、アドレスを１プラスするので出力
１１６はｒＩ４ Ｉ３１２ ｌ１１００００Ｊである。
のようにデータ１０１をラッチしたデータ１１７を５ビ
ツトシフトして書きこむ場合には、レジスタ１０３には
２進法でｒｌ ＯＩＪ という情報を書きこんでおく０
次にＲＯＭ１０５には第５図のような情報があらかじめ
書きこんである１例えば情報１０４（データ１０１を何
ビットシフトするかという情報）の内容が２進法でｒｌ
ＯＩＪで、信号１１８が「０」の時はアドレスはＣＰ
Ｕの指定したアドレスで５ビツトシフトするという情報
であるのでＲＯＭ１０５の出力１１６はｒｏ ＯＯ００
Ｉ７１１３ Ｉ５Ｊ （Ｉｎは０又はｌ）で信号１１８
が「１」の時つまり、アドレスを１プラスするので出力
１１６はｒＩ４ Ｉ３１２ ｌ１１００００Ｊである。
次にＲＡＭ１０６へデータを書きこむ動作について詳細
に説明する。ＣＰＵからはＲＡＭへ書きこむためのデー
タ１０１とアドレス情報１０９が出力され、次に書きこ
みパルス１１４が出力される（第３図の■）。
に説明する。ＣＰＵからはＲＡＭへ書きこむためのデー
タ１０１とアドレス情報１０９が出力され、次に書きこ
みパルス１１４が出力される（第３図の■）。
前記書きこみパルス１１４はその立ち上がりのエツジ（
第３図２０１）でＤＦＦＩ １３にラッチされると同時
に、レジスタ１０２、レジスタ１１０にそれぞれデータ
１０１、アドレス情報１０９がランチされる。ラッチさ
れたアドレス情報は加算器１１１を経てＲＡＭ１０６に
送られ、所定のアクセスタイム（第３図■）を経た後、
ＲＡＭ１０６からはそのアドレスのデータ１２１が出力
され、主制御装置１１２からのパルス１２２（第３図■
）により、レジスタ１０７にラッチされる。
第３図２０１）でＤＦＦＩ １３にラッチされると同時
に、レジスタ１０２、レジスタ１１０にそれぞれデータ
１０１、アドレス情報１０９がランチされる。ラッチさ
れたアドレス情報は加算器１１１を経てＲＡＭ１０６に
送られ、所定のアクセスタイム（第３図■）を経た後、
ＲＡＭ１０６からはそのアドレスのデータ１２１が出力
され、主制御装置１１２からのパルス１２２（第３図■
）により、レジスタ１０７にラッチされる。
ＯＲゲート１０８は、データ１１６を、ＲＡＭ１０６に
すでに書きこまれているデータに重ね書きするためのも
ので、これによって文字や図形の重ね書きを可能にする
。つまりレジスタ１０７の出力１２３とＲＯＭ１０５の
出力１１６はＯＲゲー）１０８によってＯＲがとられ、
主制御装置１１２からの書きこみパルス１２４によりＲ
ＡＭ１０６に書きこまれる（第３図■）。
すでに書きこまれているデータに重ね書きするためのも
ので、これによって文字や図形の重ね書きを可能にする
。つまりレジスタ１０７の出力１２３とＲＯＭ１０５の
出力１１６はＯＲゲー）１０８によってＯＲがとられ、
主制御装置１１２からの書きこみパルス１２４によりＲ
ＡＭ１０６に書きこまれる（第３図■）。
ＣＰＵは、本実施例による回路からのＷＡＩＴ信号１２
５が０であれば、既に次の命令実行サイクルに移行して
いる。
５が０であれば、既に次の命令実行サイクルに移行して
いる。
次に主制御装置１１２はデータ１１７をＲＯＭ１０５に
よりシフト処理した際、次のアドレスにはみ出た部分の
データをＲＡＭ１０６に書きこパ・・ｊ＝・ むため、信号１１８をＯから１にする（第３図３０５）
。
よりシフト処理した際、次のアドレスにはみ出た部分の
データをＲＡＭ１０６に書きこパ・・ｊ＝・ むため、信号１１８をＯから１にする（第３図３０５）
。
これによってＲＡＭ１０６のアドレスは加算器１１１に
より、ｌが加わる。またデータ１１６は、前記１１７の
はみ出た部分のデータになる。
より、ｌが加わる。またデータ１１６は、前記１１７の
はみ出た部分のデータになる。
次の書き込みサイクルにおいては前回と同様にしてＲＡ
Ｍからの情ｗｉ１２１はパルス１２２によりレジスタ１
０７にラッチ（第３図■）され、ＯＲゲート１０８によ
りＯＲがとられ、パルス１２４によりＲＡＭ１０６に書
きこまれる（第３図■）、この間にＣＰＵは次のデータ
１０１とアドレス情報１０９を用意し、第３図のタイミ
ング２０２でＣＰＵからの書き込みパルス１１４を１か
らＯに下げるが、それと同時にＷＡＩＴ信号１２５がＯ
から１になり（第３図３００）、ＣＰＵに対してＷＡＩ
Ｔがかかるので、ＣＰＵはその状態でＷＡＩＴサイクル
に入る。ＲＡＭ１０６への書きこみが終γすると、主制
御装置１１２はパルス１２６を出力しく第３図■）、レ
ジスタ１１３をクリアするためＷＡＩＴ信号１２５が０
レベルになって（第３図３０１）ＣＰＵのＷＡ１丁サイ
クルが解除され、第３図のタイミング２０３で新たなア
ドレス情報１０９とデータ１０１がレジスタ１１０とレ
ジスタ１０２でラッチされ、主制御装置１１２は次のＲ
ＡＭ書きこみサイクルに入る。
Ｍからの情ｗｉ１２１はパルス１２２によりレジスタ１
０７にラッチ（第３図■）され、ＯＲゲート１０８によ
りＯＲがとられ、パルス１２４によりＲＡＭ１０６に書
きこまれる（第３図■）、この間にＣＰＵは次のデータ
１０１とアドレス情報１０９を用意し、第３図のタイミ
ング２０２でＣＰＵからの書き込みパルス１１４を１か
らＯに下げるが、それと同時にＷＡＩＴ信号１２５がＯ
から１になり（第３図３００）、ＣＰＵに対してＷＡＩ
Ｔがかかるので、ＣＰＵはその状態でＷＡＩＴサイクル
に入る。ＲＡＭ１０６への書きこみが終γすると、主制
御装置１１２はパルス１２６を出力しく第３図■）、レ
ジスタ１１３をクリアするためＷＡＩＴ信号１２５が０
レベルになって（第３図３０１）ＣＰＵのＷＡ１丁サイ
クルが解除され、第３図のタイミング２０３で新たなア
ドレス情報１０９とデータ１０１がレジスタ１１０とレ
ジスタ１０２でラッチされ、主制御装置１１２は次のＲ
ＡＭ書きこみサイクルに入る。
本実施例においてはデータ１０１を８ビー／ ）、アド
レス情報１０９を１６ビツトとして説明したが、他のビ
ット数についても実施可能なことはいうまでもない。
レス情報１０９を１６ビツトとして説明したが、他のビ
ット数についても実施可能なことはいうまでもない。
第６図は本発明の他の実施例を示すもので、第２図と同
一符号の説明は省略する。
一符号の説明は省略する。
１２８は、データ１０４が２進法でｒｏ ００Ｊの時、
信号１３０をｌとＲＡＭ１０６への書き込みを制御する
論理回路である。
信号１３０をｌとＲＡＭ１０６への書き込みを制御する
論理回路である。
データ１０４がｒｏｏ（Ｎの時は、データ１１７をＯビ
ットシフトする事を意味し、データ１１７が次のアドレ
スにはみ出る部分が無いため。
ットシフトする事を意味し、データ１１７が次のアドレ
スにはみ出る部分が無いため。
ＲＡＭ Ｉ Ｏ６の次のアドレスに書きこむ動作が必要
ない。
ない。
従ってこの時は信号１３０を「１」にして、主制御装置
に伝え、ＲＡＭ１０６への書きこみ動作を１回のみにし
て、本回路のデータ処理速度を更に向上させようという
ものである。
に伝え、ＲＡＭ１０６への書きこみ動作を１回のみにし
て、本回路のデータ処理速度を更に向上させようという
ものである。
（効 果）
以上、詳述したように本願発明によりＣＰＵはＲＡＭへ
の書きこみ動作とは別に他の命令の実行が行なえるため
、ＣＰＵへの負荷が軽くなり、テークの処理速度も著し
く向上し、更に超高速論理回路を用いる必要がないため
、コストが安くなるという効果があり、低価格で、高性
能な電子機器を提供することが可能となった。
の書きこみ動作とは別に他の命令の実行が行なえるため
、ＣＰＵへの負荷が軽くなり、テークの処理速度も著し
く向上し、更に超高速論理回路を用いる必要がないため
、コストが安くなるという効果があり、低価格で、高性
能な電子機器を提供することが可能となった。
第１図は、本発明適用のプリンタの外観図である。
第２図は、本発明の実施例を示すブロック図である。
第３図は、木実雄側のタイミングチャートである。
第４図は、データのシフトの説明図である。
第５図は、ＲＯＭ１０５に栴餉されている情檀の説明図
である。 第６図は、本発明の他の実Ｍｉ例を示す１Δである。 １０５はＲＯＭ、１２８は書き込み用の論理回路、１１
２は主鴫御装置、１０６はＲＡＭ。 几番地 物１番毘
である。 第６図は、本発明の他の実Ｍｉ例を示す１Δである。 １０５はＲＯＭ、１２８は書き込み用の論理回路、１１
２は主鴫御装置、１０６はＲＡＭ。 几番地 物１番毘
Claims (1)
- マイクロプロセッサによる所定のプロセスを行う第１プ
ロセス手段と、上記マイクロプロセッサとは異なるプロ
セスを行う第２プロセス手段とを４１し、上記第２プロ
セス手段は上記ｆｆ１ｌプロセス手段によるプロセス動
作の合間に上記該プロセスを行うことを特徴とする電子
機器。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59033613A JPS60178072A (ja) | 1984-02-24 | 1984-02-24 | 電子機器 |
| FR8502588A FR2560412B1 (fr) | 1984-02-24 | 1985-02-22 | Appareil de traitement de donnees |
| GB08504824A GB2156558B (en) | 1984-02-24 | 1985-02-25 | Data processing apparatus |
| DE3506592A DE3506592C2 (de) | 1984-02-24 | 1985-02-25 | Aufzeichnungsgerät |
| US07/218,485 US5010513A (en) | 1984-02-24 | 1988-07-06 | Data processing apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59033613A JPS60178072A (ja) | 1984-02-24 | 1984-02-24 | 電子機器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60178072A true JPS60178072A (ja) | 1985-09-12 |
Family
ID=12391305
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59033613A Pending JPS60178072A (ja) | 1984-02-24 | 1984-02-24 | 電子機器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60178072A (ja) |
-
1984
- 1984-02-24 JP JP59033613A patent/JPS60178072A/ja active Pending
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