JP2502753B2 - 画像出力装置 - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、ビットマップデータを展開して出力すべき
画像メモリを有する画像出力装置に関するものである。

従来の技術 画像出力装置のなかでも一般的である、レーザプリンタ
を例に従来の画像出力装置を説明する。第７図は従来の
レーザプリンタのブロック図である。ここに示すように
レーザプリンタはインターフェース手段２、ビデオデー
タ処理手段３、レーザスキャンユニット部４（以下LSU
部と略称する。）エンジン制御手段５エンジンメカ部６
からなる５つのブロックで構成されている。

以下にこの構成によるレーザプリンタの概略を説明す
る。ホストコンピュータ１と接続されたレーザプリンタ
はホストコンピュータ１から送られてくるテキストデー
タをインターフェース手段２を介して受信し、ビデオデ
ータ処理手段３内のメモリに記憶する。次にこのテキス
トデータはビデオデータ処理手段３内でイメージデータ
であるビットマップデータに展開され、出力装置である
LSU部４から送られる水平同期信号（以下HSYNCと略称す
る）に同期をとって、シリアル出力であるビデオデータ
（以下VDOUTと略称する）としてLSU部に送られる。ま
た、ビデオデータ処理手段３ではVDOUTを出力するのに
合わせて、紙送りやメインモータ駆動などのエンジンメ
カ部６の制御をしているエンジン制御手段５の管理を行
なっている。このようにしてイメージデータの画像形成
を行なっている。

以上のように構成されるレーザプリンタにおいて、ビ
デオデータ処理手段３の従来の構成であるビデオデータ
処理部のブロック図を第８図に示す。ここで７はMPU、
８はDRAMを有しているDRAMブロック部、９はVRAMブロッ
ク部を示している。10はアドレスデコード手段であり、
MPU7のアドレスバス（MPUA）を入力としアドレスのデコ
ードを行い、MPU7がDRAMブロック部８とVRAMブロック部
９とのどちらのメモリとアクセスを要求しているのかを
識別し、後述DRAM調停手段12に対しDRAMとのアクセル要
求信号（DRAMRQ）、或は後述VRAM調停手段16に対してVR
AM9とのアクセス要求信号（VRAMRQ）を発生させる。1
1、15、はそれぞれDRAMブロック部８及びVRAMブロック
部９のリフレッシュ手段であり、DRAMブロック部８及び
VRAMブロック部９のリフレッシュを要求する手段であ
る。リフレッシュ手段11は後述のDRAM調停手段12に対し
てリフレッシュ要求信号（DREFRQ）を発生させ、リフレ
ッシュ手段15は後述VRAM調停手段16に対してリフレッシ
ュ要求信号（VREFRQ）を発生させる。12、16はそれぞれ
DRAMブロック部８及びVRAMブロック部９の調停手段であ
り、DRAM調停手段12はアクセス要求信号DRAMRQとリフレ
ッシュ要求信号DREFRQの調停をとり後述のDRAMタイミン
グ手段13に対してどの調停をとったかの状態を示すDRAM
スタート命令信号群（DSTCOM）をVRAM調停手段16はアク
セス要求信号VRAMRQとリフレッシュ要求信号VREFRQの調
停をとり後述のVRAMタイミング手段17に対してどの調停
をとったかの状態を示すVRAMスタート命令信号群（VSTC
OM）を送る。14はアドレスバスMPUAを入力とし後述のDR
AMタイミング手段13に対してバンク切り換え状態信号群
（BANKST）を送るバンク切り換え手段である。ここでバ
ンク切り換えはDRAMブロック部８内のテキストデータを
記憶するユーザエリアが固定されており限りがあるた
め、メモリオーバーフローを起こさないようにユーザー
のテキストデータ量に応じてメモリを拡張する必要があ
り、このDRAM拡張の際に使用する。13はDRAMタイミング
信号であり、DRAM調停手段12から送られる信号群DSTCOM
によってDRAMブロック部８に対してDRAMアクセスのため
のタイミング信号群（DRAMT）を発生するとともに、バ
ンク切り換え手段14から送られる信号群BANKSTを入力し
DRAMブロック部８に対してバンク情報信号（BANKO）を
送る。第８図には図示していないが、バンク情報信号BA
NKOに対するDRAMブロック部８と同様にバンク情報信号B
ANK1およびBANK2に対する拡張DRAMブロック部が存在す
るものとする。このようにするDRAMブロック部８にはア
ドレスMPUA、バンク情報信号BANKO、タイミング信号群D
RAMT、データバスMPUDがつながれ、MPU7からDRAMへのア
クセスを可能としている。17はVRAMタイミング手段であ
り、VRAM調停手段16から送られる信号群VSTCOMを入力し
VRAMブロ ック部９に対してVRAMアクセスのためのタイミング信号
群（VRAMT）を送る。VRAMブロック部９はアドレスバスM
PUA及びデータバスMPUDとに接続され、信号群VRAMTを入
力し後述のビデオ信号同期手段18からビデオデータ（VD
B）を通して送られるクロックに合わせてシリアル出力
であるビデオデータをビデオ信号同期手段18に送ってい
る。このようにデータバスVDBはクロック線とシリアル
データ線とシリアルデータ線で構成されている。ここで
VRAMブロック部９のメモリバッファの容量は一般に限ら
れているため、このメモリフバッファへのイメージデー
タの展開スピードよりも同期信号HSYNCのシーケンシャ
ル読み出しスピードの方が速いときにはイメージデータ
展開前のデータの転送を行なうエラー状態（以下このエ
ラー状態をオーバーランという）が発生してしまう。こ
のオーバーラン限界を広げるにはVRAMブロック部９のメ
モリバッファの拡張が必要である。18はビデオ信号同期
手段であり、LSU部（図示せず）から送られる同期信号H
SYNCと同期をとり、ブランキング時間をカウントして有
効印字領域にVRAMブロック部９から送られるビデオデー
タを出力するようにVRAMブロック部９に対しクロックを
発生し、シリアルビデオデータ出力VDOUTとしてLSUに送
っている。またMPU7は同期信号HSYNCを検出し、出力デ
ータのラスタ数をカウントするとともに、VRAMブロック
部９及びビデオ信号同期手段18の制御、管理を行なって
いる。

以上のようにシステム及びユーザエリアをDRAMブロッ
ク部８へ、イメージデータの展開はVRAMブロック部９上
へとメモリを分け独立させており、VRAMブロック部９に
おいてはデュアルポートであるためMPU7からのアクセス
とビデオ信号同期手段18からのクロックによるアクセス
が行い易いなど制御がしやすい構成であった。

反面、メモリ領域を広げるための拡張ボードがDRAMブ
ロック部８とVRAMブロック部９に独立して必要であるな
どユーザーにとっては使い勝手が悪いシステム構成であ
った。

第９図に画像のイメージデータであるビットマップデ
ータとして展開された文字を示す。例として文字Ａと文
字Ｂの展開について説明を行なう。ここでは説明がしや
すいように各文字が25×25のドットで構成され、１ドッ
トを１ビット単位とし、黒く塗った１ドットを１、空の
ドットを０として考える。文字フォントの中にはこの25
×25の各ビット情報を１か０の符号で記憶している。DR
AMに記憶してあるテキストデータは、MPUを介して文字
フォントを参照しながらVRAMのバッファへのビットマッ
プデータとして展開されていく。一般にこの展開は文字
１つ１つを順次展開しバッファに書き込んでいく。第９
図においてはまず文字「Ａ」を先にVRAMのバッファにビ
ットマップ展開を行ない文字フォントの符号に合わせて
各ビットを書き込んでいく。次に文字「Ｂ」のビットマ
ップ展開を行なうわけであるが、ここで文字「Ａ」と文
字「Ｂ」が重なっている場合には通常の書込動作を行な
うと、文字「Ｂ」の書込動作を行なう時点で25×25のビ
ットは文字「Ｂ」の情報で書き込まれてしまい、文字
「Ａ」が部分的に消えてしまうことになる。これを防ぐ
ために、文字「Ａ」を展開した後に文字「Ａ」と文字
「Ｂ」のビット単位での論理和を行い、バッファ上に重
ねた情報を書き込むことで第９図のような重ね文字を書
くことができる。この機能を以下重ね書きと称する。一
般にVRAMは、この重ね書き機能を有しており、以後取り
上げるVRAMはこの機能を有しているものとして扱う。

次に第10図のフローチャートを使って第９図のMPU7が
行なう制御を説明する。ここでHSYNC割り込みルーチン
はHSYNCにパルスが入力される毎に、MPU7へ割り込みが
発生する。以下フローチャートについて説明する。まず
メインルーチンではステップ（ａ）は変数Ｘ、Ｙを初期
化する。ここでＸはMPU7がVRAMエリアへ書き込むラスタ
ー番号であり、ＹはHSYNC毎の割り込み回数を示すカウ
ンタ数である。ステップ（ｂ）ではＮに印字すべきラス
ター数を設定する。ステップ（ｃ）ではHSYNC割り込み
を許可する。ステップ（ｄ）はビデオ信号同期手段18に
対してブランキング時間などの設定を行い起動をかけ
る。ステップ（ｅ）はVRAMブロック部９にビットマップ
データを書き込むための空ラスターがあるか否かを判断
するため、ＸとＹとの大小比較を行なう。もし空ラスタ
ーがないときはステップ（ｅ）に戻り、空ラスターがあ
るならばステップ（ｆ）へ行く。ステップ（ｆ）ではビ
ットマップデータを１ラスター分VRAMブロック部９へ書
き込み、Ｘの値を＋１加算する。ステップ（ｇ）ではHS
YNCカウンタ数Ｙが印字すべきラスター数Ｎと等しいか
否かを判断し、もしＸ＝Ｙならばステップ（ｈ）へ行
く。ステップ（ｈ）ではビデオ信号同期手段18を停止
し、VRAMブロック部９へのビットマップデータの書き込
みを終了する。次にHSYNC割り込みルーチンでステップ
（ｉ）は出力ラスター数Ｙの値を＋１加算する。ステッ
プ（ｊ）では印字が終了か否かを判断するためＹとＮと
を比較して、もしＹ＝Ｎならばステップ（ｋ）へ、Ｙ≠
Ｎならば終了する。ステップ（ｋ）ではHSYNCの割り込
みを禁止する。

発明が解決しようとする課題 しかしながらこの場合、DRAMブロック部とVRAMブロッ
ク部とが別々のブロックに分かれているため、ユーザデ
ータのオーバーフロー及びVRAMブロック部のオーバーラ
ンを防止するためにDRAMブロック部とVRAMブロック部と
を各々増設する必要があり、コストや作業の手間が多く
かかっていた。

課題を解決するための手段 この課題を解決するために本発明は、外部から送られ
る印字すべき画像データをビット展開して出力する画像
出力装置であって、外部からの印字すべきデータをビッ
トマップに展開する処理手段と、前記処理手段によって
ビット展開すべきデータの記憶領域及び前記処理手段に
よってビット展開されたイメージデータを記憶するイメ
ージ記憶領域を同一アドレス空間内に有する記憶手段
と、前記記憶手段内のイメージ記憶領域をアクセスして
順次出力するアクセス手段と、前記処理手段と前記アク
セス手段との同時アクセスを阻止する調停手段とを有す
る構成でなる。

作用 この構成によって、DRAMブロック部とVRAMブロック部
とが同一のアドレス空間内に設けても、調停手段によっ
て同時のアクセスが阻止されるので、同一アドレス空間
に設けてもデータの破壊は避けられる。

実施例 以下、本発明の一実施例における画像出力装置につい
て説明をする。

先ず第１図は、本実施例の構成を示すブロック図であ
る。ここで、30は本画像出力装置を制御するためのマイ
クロプロセッサユニット（以下MPUと称する）、31はDRA
Mブロック部42が複数個ある場合にどのDRAMブロック部
をアクセスするかを決めるためのバンク切り換え手段、
32はMPU30から出力されたアドレスバスMPUAの値を変換
するためのアドレス変換手段、33はアドレスデコード手
段、34はDRAMブロック部42の記憶領域の一部分であるビ
デオバンドバッファ（以下VBBと称する）の記憶容量を
切り換えるためのVBBモード切り換え手段、35はビデオ
データ出力信号VDOUTを出力するためのビデオデータ発
生手段（以下VDGと称する）、36はDRAMアドレス発生手
段であり,DRAMブロック部42へ出力するアドレスバスDRA
Mを生成する。37はDRAM用のリフレッシュ手段であり、D
RAMのリフレッシュサイクル時間の周期でDRAMアクセス
要求信号REFREQが出力される。38はDRAM調停手段であ
り、DRAMブロック部42への複数のアクセス要求信号の調
停をとり、どれか一つのアクセス要求のみアクセス許可
する手段である。39はDRAMタイミング手段であり、DRAM
ブロック部をアクセスするためのタイミング信号群DRAM
T出力及びバンク信号BANKO、BANK1、BANK2を出力する手
段である。40はMPUのデータバスMPUDを電気的に接続す
るか否かを切り換えるためのバス切り換え手段である。
41は重ね書きパターン発生手段であり、重ね書きについ
ては先に説明した機能である。42はDRAMブロック部であ
る。

以上のように構成された本実施例の画像出力装置のビ
デオデータ処理部ブロックの構成について以下にその動
作を説明する。本ビデオデータ処理部ブロック構成での
データの処理の概要を先ず説明する。外部より印字すべ
きデータがDRAMブロック部42の一部であるユーザデータ
エリアに格納されているので、本データをMPU30により
ビットマップのデータに展開する。この際フォントデー
タが必要な場合にはフォントメモリ（図示せず）を参照
する等の処理を伴う。ビットマップデータは再びDRAMブ
ロック部42の一部であるVBBエリアに格納される。本VBB
エリアに格納されたデータをVDG35を用いて読み出しを
行い、本データをシリアルデータに変換し、HSYNCの信
号に同期させ前述したLSUへ送信する。以上のデータ処
理を行うための構成を以下に説明する。

DRAMブロック部42でのアクセス要求は全部で４つのモ
ードがある。第１はMPUからのVBBエリアへのアクセス要
求である。第２はMPUからのVBBエリア以外のエリアへの
アクセス要求である。第３はVDG35がVBBエリアをアクセ
スするための要求である。第４はDRAMブロック部42のDR
AM上のデータを保持するためのリフレッシュを行うため
のリフレッシュアクセス要求である。このようにDRAMブ
ロック部42へのアクセスは４つのモードがあり、最低２
モード、多いときは３モードが同時にアクセス要求を出
すため、何らかの調停が必要になる。これらの調停をと
る手段が38に示すDRAM調停手段であり,MPUからのVBBエ
リアへのアクセス要求信号VBBRQと、MPUからのVBBエリ
ア以外へのアクセス要求信号MPURQと、リフレッシュ手
段37からのアクセス要求信号REFRQの４信号を入力し、
内部で調停をとり、そのうち１つのアクセス要求信号を
許可し、スタート命令信号群STCOMを出力することによ
り、何れのアクセス要求を実行するのかをDRAMタイミン
グ手段39へ知らせる。DRAMタイミング手段39は前述の信
号群STCOM及びDRAMブロック部42が複数個ある場合に必
要なバンク切り換えのためのバンク切り換え手段31の出
力信号BANKSTを入力し、本手段でDRAMアクセスのために
必要なタイミング信号群DRAMTを発生させると共にバン
ク切り換え信号BAN0、BANK1、BANK2を発生させる。また
DRAMアドレス発生手段36はDRAM調停手段38でどのアクセ
ス要求を実行するかをDRAMタイミング手段39に知らせ、
そのタイミングに応じてどのアドレスバスをDRAMブロッ
ク部42へ送出すればよいかを決定する。従ってDRAMアド
レス発生手段36はDRAMタイミング手段39のアドレス切り
換え制御出力信号群DAGCOMがDRAMアドレス発生手段36へ
入力されると、この信号群DAGCOMに従って、VBBアドレ
スバスVBBA、MPUアドレスバスMPUA、VDGアドレスバスVD
GAのいずれかを選択しDRAMブロック部42へ送出するアド
レスバスDRAMAへ接続する機能を有している。

次にVBBエリアにおける重ね書きの動作について説明
する。従来例で説明したようにVBBエリアでの重ね書き
が必要であるが、本発明におけるDRAMブロック部42は従
来例でのVRAMの付加機能を持たないため重ね書きの手段
が別途必要である。まず、MPU30からVBBエリアへ書きこ
みデータがデータバスMPUDを通して送出されるのでこの
データは重ね書きパターン発生手段41のＡ部へ入力され
る。また一方DRAMタイミング信号39よりDRAMブロック部
42への読み出しタイミングが実行されVBBエリアのデー
タがDRAMデータバスDRAMDを通して重ね書きパターン発
生手段41のＢ部へ入力される。このＢ部への入力データ
をDRAMタイミング手段39の出力信号OVCによりラッチ
し、Ａ部へ入力されたデータと重ね合わせの演算を実行
し、最終VBBエリアへ書きこむデータとしてデータバスD
RAMDへ出力する。このようにVBBエリアのデータを読み
取りMPU30から送出されたデータと重ね合わせの演算を
行い、その結果をVBBエリアへ書き込む。このような方
法をリードモディファイライトといい、以下RMWと称す
る。以上のようにMPU30からみればVBBエリアへ書き込み
サイクルが一回あるようにしか認識できないが、実際の
ハードウエアではRMWサイクルを自動的に作り出してい
るのである。これらのサイクルはDRAMタイミング手段39
で全て作られている。

次にVBBモード切り換え手段34について説明する。VBB
エリアは後で詳細に説明するがVBBエリアのメモリ容量
を可変にしたり、またDRAMブロック部42のメモリ容量を
増すために複数個のDRAMブロック部へ拡張したときにVB
Bエリアのロケーションを変更する必要がある。いま仮
にVBBエリアのメモリ容量を変化させたとする。このと
きの動作はMPU30からVBBモード切り換え手段34へデータ
バスMPUDを介してメモリ容量情報を入力する。VBBモー
ド切り換え手段34はVBBデータバスVBBDを介してメモリ
容量情報を各手段、即ちVDG35、アドレス変換手段32、
へ送出する。VDG35は上記メモリ容量情報を入力して、
メモリ容量情報に応じてVDGアドレスバスVDGAへ発生さ
せる信号パターンを切り換える。また後述するがVBBエ
リアはリングバッファ方式を用いているため、実際にMP
Uから出力されるアドレス情報をVBB上の物理アドレス情
報に変換する必要があるためメモリ容量情報に応じてア
ドレス変換手段32を切り換えることが必要となる。また
バンク切り換え手段31はVBBエリアのロケーションを変
更するときに用いる手段である。

次にVDG35についてさらに詳細に説明する。第２図はV
DG35の内部ブロック図である。44はタイミング制御手段
であり、VDG35の内部タイミングを外部周期信号HSYNCと
同期をとるためのものである。45はアドレス発生用カウ
ンタ手段であり、＋１づつカウントアップするカウンタ
でありその出力をVBBエリアをアクセスするためのアド
レスバスとして用いる。46はVBBメモリ容量選択手段で
あり,VBBエリアのメモリ容量情報をVBBバスVBBDより入
力し、実際にVBBエリアをアクセスするためのアドレス
に変換し、VDGアドレスバスVDGAへ出力するための手段
である。47はデータラッチ手段であり、VBBエリアのデ
ータがDRAMデータバスDRAMDを介して入力されるのでこ
れをラッチするための手段である。48はパラレル−シリ
アル変換手段であり、VBBエリアのデータをデータバスV
DQを介して入力し、本データをパラレルデータからシリ
アルデータへ変換し、ビデオデータ出力信号VDOUTとし
て前述のLSUへ送出する。49はVDG制御手段であり、ビデ
オデータ出力信号VDOUTを何番目のラスターまで送出し
たかを知るために外部同期信号HSYNCのパルス数をカウ
ントしMPU30へMPUデータバスMPUDを介して送出する機能
を有する。また、何番目のラスターまでビデオデータ出
力信号VDOUTを出力すべきかをMPU30からMPUDを介して入
力し、MPU30の指定するラスターまでVDOUTから出力デー
タを送出すると、自動的にVDG35がストップするように
ストップ信号STOPをタイミング制御手段44へ送出する機
能を持っている。また、同様にスタート信号を介してス
タート機能も有している。

次にVDG35の内部ブロックの動作を説明する。外部同
期信号HSYNCに同期したクロックをタイミング制御手段4
4で発生させ、本クロックを分周した信号PSCLK、LD、VD
GRQを作る。VDGRQはVDG35からVBBエリアをアクセスする
ためにDRAM調停手段38に送出される要求信号であり、こ
のDRAM調停手段38で許可されたときVDG35から出力され
るアドレスバスVDGAのアドレスが示すVBBエリアのデー
タをVDG35へ読みこむ。一方アドレス発生用カウンタ手
段45はタイミング制御手段44の出力信号ACLKを入力する
ことにより、カウンタを＋１づつ増加させるものであ
り、この出力をバスＱを介してVBBメモリ容量選択手段4
6へ送る。VBBメモリ容量選択手段46はVBBバスVBBDより
入力されたVBBエリアのメモリ容量に応じてバスＱから
のデータを加工し、実際のアドレス情報としてVDGAへ出
力する。ここでどのような加工かを説明すると、例えば
メモリ容量が少ない状態のときバスＱからのデータの上
位ビットを削除し、実際のアドレス空間に合うビット数
のみをVDGアドレスバスVDGAへ出力する等のことを意味
する。このように出力されたアドレスが示すVBBエリア
のデータはDRAMデータバスDRAMDを介してデータラッチ
手段47へラッチされる。このパラレルデータをパラレル
−シリアル変換手段48を介してシリアルデータへ変換
し、ビデオデータ出力信号としてVDGOUTから送出する。
以上第１図、第２図を用いてビデオデータ処理部の信号
の流れを説明した。

次にVBBエリアの説明をする。第３図にDRAMブロック
部42のメモリマップを示す。50はDRAMブロック部42の実
メモリ空間を示す。51はシステムが使用するエリア、52
は画像形成装置にユーザが送出してきたデータを格納す
るユーザデータエリア、53はVBBエリアである。54はMPU
30からみたVBBエリアの仮想メモリ空間である。以上の
ようにマッピングされたメモリにおいて仮想メモリ空間
54は画像形成装置から出力される印刷用紙の１ページ分
のビットマップに展開されたデータを格納する場所であ
る。いまMPU30が仮想メモリ空間54にアドレスＡからＢ
へ順次ビットマップデータを書き込んだとき、実際には
実メモリ空間50のVBBエリア53のアドレスａからｂへ順
に書き込まれる。このデータはVDG35を通してアドレス
ａからｂの順に読み出され、シリアルデータに変換され
LSUへ送出される。次に仮想メモリ空間54のアドレスｃ
からｄへ書き込まれたデータは同様に実際にはVBBエリ
アのアドレスａからｂへ書き込まれる。以上のようにな
っているため、VBBエリア53はリングバッファの構成を
とっている。従ってVBBエリア53のデータはVDG35を介し
てアドレスａからｂ、ａからｂ…と次々に読み出されLS
Uへ送出される。またMPU30から仮想メモリ空間54へアド
レスＡからＢ、ＣからＤ…とビットマップデータを書き
込んだとき、実際にはVBBリア53へアドレスａからｂ、
ａからｂと書き込まれる。

次に本実施例におけるMPU30が行う制御を第４図のフ
ローチャートを用いて説明する。ここでHSYNC割込ルー
チンは、ハードウエア的には第１図の外部同期信号HSYN
CをMPU30の割り込み端子へ入力することにより、HSYNC
にパルスが入力される毎に、MPU30へ割り込みが発生す
る。このことは１ラスター毎に割り込みが発生すること
を意味する。以下フローチャートを説明する。まず、メ
インルーチンでは、ステップ（イ）で変数Ｘ、Ｙを初期
化する。ＸはMPU30がVBBエリアへ書き込むラスター番号
であり、ＹはHSYNC毎の割り込み回数を示すカウンタ数
である。ステップ（ロ）では印字をすべきラスター数Ｎ
をVDGに設定する。ステップ（ハ）においてHSYNC割り込
みを許可し、VDGに機動をかける。ステップ（ニ）ではV
BBにビットマップデータを書き込むための空ラスターが
あるか否かを調べるためＸとＹとを参照し判断する。も
し空ラスターがないならばステップ（ニ）へ戻り、ある
ならばステップ（ホ）へ移行する。ステップ（ホ）はビ
ットマップデータを１ラスター分VBBへ書込、Ｘの値に
１を加算する。ステップ（ヘ）ではHSYNCカウンタ数が
印字すべきラスター数と等しいか否かを判断し、もしＸ
≠Ｙのときステップ（ニ）へ戻り、Ｘ＝ＹならばVBBへ
のビットマップデータの書き込みを終了する。つぎにHS
YNCカウンタ数をVDGから読み出して、Ｙへ格納する。ス
テップ（チ）は印字が終了するか否かを判断するためＹ
をＮとを比較して、もしＹ＝Ｎならばステップ（リ）へ
移行し、Ｙ≠Ｎならば終了する。ステップ（リ）におい
てHSYNC割り込みを禁止する。以上第１図に示すビデオ
データ処理部ブロック構成の動作説明を第２図第３図及
び第４図を用いて説明した。

次にVBBエリアを可変にする場合の説明を第５図を用
いて説明する。VBBエリアが64KBのとき実メモリ空間で
のアドレスFFFFF（Ｈ）からF0000（Ｈ）に対応する仮想
メモリ空間のアドレスはバンク１が０からFFFF（Ｈ）バ
ンク２が10000（Ｈ）から1FFFF（Ｈ）、バンク３が2000
0（Ｈ）から2FFFF（Ｈ）…となるため、仮想メモリ空間
のアドレス上位ビットを無視して16進数の下位４桁のみ
を有効にすることにより簡単に実メモリ空間のアドレス
へ変換される。次にVBBエリアが48KBのときは実メモリ
空間でのアドレスFFFFF（Ｈ）からF4000（Ｈ）に対応す
る仮想メモリ空間のアドレスはバンク１が０からBFF
（Ｈ）、バンク２がC000（Ｈ）から17FFF（Ｈ）、バン
ク３が18000（Ｈ）から23FFF（Ｈ）となるため、上記64
KB時のように簡単に仮想メモリから実メモリへのアドレ
ス変換ができない。一般に次のようになる。

Ap＝INV（A1−Bp×INT（A1/Bp）） …（１） 但しApは実メモリ空間のアドレス（物理アドレス）、A1
は仮想メモリ空間のアドレス（論理アドレス）BpはVBB
のメモリ容量を示し、INV（Ｘ）はＸを２進数表示した
とき、１と０とを逆にすることを意味する。またINT
（Ｘ）はＸの整数部分を示す。式（１）に示すように論
理アドレスへ変換する変換手段は乗除算器と加減算器と
があれば一般に実現できる。また上記の64KB時のように
２のｎ乗（ｎは整数）のVBBメモリ容量のときは上位ビ
ットを無視し、必要なビット数のみを利用すればよいの
で簡単に構成できる。以上説明したようにVBBエリアを
可変容量にするために第１図に示すアドレス変換手段32
を用い、その内部は式（１）の機能を満足するように構
成されている。

次に第６図にDRAMブロック部を拡張する場合のメモリ
マップを示す。DRAMブロック部のみを別プリント基板
（以下拡張RAMボードと称する）として、ユーザの希望
に合わせメモリ容量を拡張できる構成をとった場合の例
である。第６図において左半分にVBBエリアが64KBで拡
張RAMボードがない場合と拡張RAMボードを１枚増設した
場合を示す。図においてアドレスｅからｈが拡張された
部分である。ここでもし拡張RAMボードを１枚増設した
ときのVBBエリアのマッピングが固定であれば図のアド
レスｃからｄに配置されるようになる。従ってユーザデ
ータエリアがアドレスａからｂとｅからｈとに２分割さ
れるため連続したユーザデータエリアが確保できなくな
りデータ処理を行うときに煩雑になる。これを解消する
ためにVBBエリアをメモリの最後尾にマッピングし、図
に示すようにアドレスｇからからｈとすればよい。一般
にメモリ容量を拡張しても最後のアドレスは有効ビット
数全部が全て１となる場合が多いため第１図に示すVDG3
5から発生されるアドレス生成のための手段は共用して
仕様可能なためハードウエアは簡単に実現できる。また
一方ユーザデータエリアを連続して確保するもう１つの
方法はシステムエリアに隣接してVBBのエリアをマッピ
ングすればよいが、この場合システムの改訂に伴って、
システムエリアの容量が変更になったときVDG35のハー
ドウエアを変更せざるを得ないため著しく不便である。
以上の理由により本実施例ではVBBエリアを実装メモリ
の最後尾にマッピングしている。次に第６図の右半分に
拡張RAMボードが２枚増設されてVBBエリアが64KBの場合
と128KBの場合とを示す。図に示すようにVBBエリアを可
変にできるようにしているためユーザデータエリアを連
続して確保することが容易に実現できかつユーザデータ
エリアの管理も容易である。また、外部より入力される
ユーザからのデータ量に応じてVBBエリア容量を最適化
することが可能であり、従来例で説明したオーバーラン
にも強いシステムが構成できる。つまりユーザデータエ
リアに実際に格納されているユーザデータエリアに実際
に格納されているユーザデータを除いた空エリアでVBB
エリアとして最大メモリ容量が確保できるVBBメモリ容
量を決定し、第１図のVBBモード切り換え手段に設定す
ればよいことがわかる。またVBBエリアが十分に確保で
きるか否かを判別し、可能な場合には１ページ分のメモ
リ容量をVBBエリアとして固定することも可能であり、
この場合にはオーバーランは絶対に発生しない。また第
６図において拡張RAMボードが１枚、２枚、無しの３つ
の場合について示しているがVBBエリアのロケーション
を最後尾にもってくるためには第１図のバンク切り換え
手段31に然るべき設定を行えばよい。以上VBBエリアを
中心に本発明の一実施例について説明した。

発明の効果 以上のように、本発明は、外部から送られる印字すべ
き画像データをビット展開して出力する画像出力装置で
あって、外部からの印字すべきデータをビットマップに
展開する処理手段と、前記処理手段によってビット展開
すべきデータの記憶領域及び前記処理手段によってビッ
ト展開されたイメージデータを記憶するイメージ記憶領
域を同一アドレス空間内に有する記憶手段と、前記記憶
手段内のイメージ記憶領域をアクセスして順次出力する
アクセス手段と、前記処理手段と前記アクセス手段との
同時アクセスを阻止する調停手段とを有する構成にした
ので、ビット展開前の印字データの記憶領域とビット展
開後のイメージデータの記憶領域とを同一アドレス空間
に配置することができ、記憶容量の増設作業が容易にな
る。

【図面の簡単な説明】

第１図は本発明の一実施例におけるビデオデータ処理部
のブロック構成図、第２図は同VDG内部のブロック図、
第３図は同仮想メモリ空間と実メモリ空間を示すメモリ
マップ図、第４図は同フローチャート、第５図は同VBB
エリアを可変にする場合のメモリマップ図、第６図は同
DRAMブロック部を拡張する場合のメモリマップ図、第７
図はレーザープリンタのブロック構成図、第８図は従来
のビデオデータ処理部のブロック構成図、第９図は重ね
書きの説明のためのビットマップデータ展開図、第10図
は従来の制御手順を示すフローチャートである。 １…ホストコンピュータ、２…インターフェース手段、
３…ビデオデータ処理部、４…LSU部、５…エンジン制
御手段、６…エンジンメカ部、42…DRAMブロック部、９
…VRAMブロック部、12…DRAM調停手段

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭56−22482（ＪＰ，Ａ) 特開 昭62−256160（ＪＰ，Ａ) 特開 平２−89284（ＪＰ，Ａ) 特開 昭60−563（ＪＰ，Ａ) 特開 昭59−223873（ＪＰ，Ａ) 特開 昭53−5944（ＪＰ，Ａ)

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】外部から送られる印字すべき画像データを
   ビット展開して出力する画像出力装置であって、 外部からの印字すべきデータをビットマップに展開する
   処理手段と、 前記処理手段によってビット展開すべきデータの記憶領
   域及び前記処理手段によってビット展開されたイメージ
   データを記憶するイメージ記憶領域を同一アドレス空間
   内に有する記憶手段と、 前記記憶手段内のイメージ記憶領域をアクセスして順次
   出力するアクセス手段と、 前記処理手段と前記アクセス手段との同時アクセスを阻
   止する調停手段と、 を有することを特徴とする画像出力装置。