JPH0731634B2 - メモリ調停制御装置 - Google Patents
メモリ調停制御装置Info
- Publication number
- JPH0731634B2 JPH0731634B2 JP60100693A JP10069385A JPH0731634B2 JP H0731634 B2 JPH0731634 B2 JP H0731634B2 JP 60100693 A JP60100693 A JP 60100693A JP 10069385 A JP10069385 A JP 10069385A JP H0731634 B2 JPH0731634 B2 JP H0731634B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- access
- arbitration
- data
- bank
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Description
【発明の詳細な説明】 〔概要〕 メモリ調停制御装置であって、メモリに対する複数装置
からのアクセス順序を調停し、しかる後に調停結果とア
クセス領域指定語数とにより指定領域のアクセス調停を
行う方式に対応して、プログラムで制御される調停部に
アクセス要求信号とアクセス対象領域指定語数とを入力
し、簡易な回路構成で容易に行うメモリ調整制御方式を
可能とする。
からのアクセス順序を調停し、しかる後に調停結果とア
クセス領域指定語数とにより指定領域のアクセス調停を
行う方式に対応して、プログラムで制御される調停部に
アクセス要求信号とアクセス対象領域指定語数とを入力
し、簡易な回路構成で容易に行うメモリ調整制御方式を
可能とする。
本発明は、メモリに対する書込み・読出しの同時アクセ
ス調停を簡易な回路構成で容易に行うメモリ調停制御装
置に関する。
ス調停を簡易な回路構成で容易に行うメモリ調停制御装
置に関する。
例えば、主制御装置（以下CPUと称する）を主体とした
情報処理システムに使用される端末装置として、所定情
報を表示したり上位装置に前記所定情報を転送したりす
るものがあり、この端末装置で表示したり転送したりす
る情報は所定容量を持つメモリに記憶させて置き、前記
メモリをアクセスすることにより行われる。
情報処理システムに使用される端末装置として、所定情
報を表示したり上位装置に前記所定情報を転送したりす
るものがあり、この端末装置で表示したり転送したりす
る情報は所定容量を持つメモリに記憶させて置き、前記
メモリをアクセスすることにより行われる。
一方、前記メモリに対するアクセスは、例えばCPUや陰
極線管制御装置（以下CRTCと称する）等から同時にアク
セスすることがあるため、このアクセス順序を調停する
回路が必要となる。かかる調停回路を簡易な回路構成で
廉価に構成することが要望されている。
極線管制御装置（以下CRTCと称する）等から同時にアク
セスすることがあるため、このアクセス順序を調停する
回路が必要となる。かかる調停回路を簡易な回路構成で
廉価に構成することが要望されている。
従来技術としてCRTを有する端末装置を例に取り説明す
る。
る。
第３図は従来例を説明するブロック図、第４図はメモリ
構成を説明する図をそれぞれ示す。
構成を説明する図をそれぞれ示す。
本例のメモリ13は第４図に示すように16×24ビットのメ
モリバンクａ〜ｎからなっている。又、各メモリバンク
ａ〜ｎは１バイトで構成されるバンク−ハイ13a〜13n及
びバンク−ロウ13a′〜13n′とで構成されている。
モリバンクａ〜ｎからなっている。又、各メモリバンク
ａ〜ｎは１バイトで構成されるバンク−ハイ13a〜13n及
びバンク−ロウ13a′〜13n′とで構成されている。
尚、本例の場合はメモリバンクa,bでメモリ13を構成し
ているものとして説明する。又、メモリ13にはCRT等に
表示するに必要なデータ、例えば漢字，英字，数字等の
パターンデータが事前に記憶されており、CPU2及びCRTC
3等からのアクセスにより出力されるものとする。
ているものとして説明する。又、メモリ13にはCRT等に
表示するに必要なデータ、例えば漢字，英字，数字等の
パターンデータが事前に記憶されており、CPU2及びCRTC
3等からのアクセスにより出力されるものとする。
CPU2及びCRTC3からメモリ13をアクセスするアクセス要
求信号，が調停回路11に同時に送出されたとする。
この時CPU2及びCRTC3からはメモリ13のアクセス領域を
指定する語数（ビット数）データ，を語数判定回路
12に送出する。
求信号，が調停回路11に同時に送出されたとする。
この時CPU2及びCRTC3からはメモリ13のアクセス領域を
指定する語数（ビット数）データ，を語数判定回路
12に送出する。
通常、メモリ13のアクセス領域はバイト単位、即ちバン
ク−ハイ13a,バンク−ロウ13a′等の単位で行われ、出
力されたデータをマルチプレクサ（以下MPXと称する）1
4又は15で語数（ビット数）データ，を選択して所
定データパターン（ビット単位でデータが出力される）
をCRT16で表示したり、CPU2に転送したりする。
ク−ハイ13a,バンク−ロウ13a′等の単位で行われ、出
力されたデータをマルチプレクサ（以下MPXと称する）1
4又は15で語数（ビット数）データ，を選択して所
定データパターン（ビット単位でデータが出力される）
をCRT16で表示したり、CPU2に転送したりする。
例えば、漢字のデータパターンは24×24ドットで表示さ
れるため、バンク−ハイ13a,13a′,13bをアクセスし全
データ（全ビットデータ）をMPX14又は15で選択する。
れるため、バンク−ハイ13a,13a′,13bをアクセスし全
データ（全ビットデータ）をMPX14又は15で選択する。
又、英字のデータパターンは12×24ドットで表示される
ため、バンク−ハイ13a,13a′をアクセスし、MPX14又は
15ではバンク−ハイ13aとバンク−ロウ13a′の４ビット
分を選択してCRT16に送出したり、CPU2に転送したりす
る。
ため、バンク−ハイ13a,13a′をアクセスし、MPX14又は
15ではバンク−ハイ13aとバンク−ロウ13a′の４ビット
分を選択してCRT16に送出したり、CPU2に転送したりす
る。
調停回路11に同時にアクセス要求信号，が入力した
場合、どちらを優先処理するかは予め調停回路11内部に
設定されており、その設定条件に従って処理し、語数判
定回路12からも優先処理される語数（ビット数）データ
，がメモリ13,MPX14,15等に送出される。
場合、どちらを優先処理するかは予め調停回路11内部に
設定されており、その設定条件に従って処理し、語数判
定回路12からも優先処理される語数（ビット数）データ
，がメモリ13,MPX14,15等に送出される。
上述のような従来の調停制御方式では、調停回路11と語
数判定回路12とが別個に設けられ、処理されているた
め、これら回路に入出力部分が必要となり、その分だけ
回路構成が多くなり、高価で複雑なものになると言う問
題点がある。
数判定回路12とが別個に設けられ、処理されているた
め、これら回路に入出力部分が必要となり、その分だけ
回路構成が多くなり、高価で複雑なものになると言う問
題点がある。
第１図は本発明のメモリ調停制御装置の原理ブロック図
を示す。
を示す。
即ち、複数のバンクで構成され、複数の装置によって書
き込み／読み出しがおこなわれるデータを保持するメモ
リ（13）と、該メモリ（13）に対する現アクセス状態を
あらわす状態情報が格納されるレジスタ（18）と、複数
の装置から同時に該メモリ（13）をアクセスするための
アクセス要求信号と、該メモリ（13）内のアクセス対象
領域を示す語数データとを受信した時に、前記レジスタ
（18）に格納された現アクセス状態を示す現状態情報を
加味して、該メモリ（13）へのアクセス調停とアクセス
領域の指定を行い、該アクセス調停とアクセス領域指定
に応じたアクセス信号を前記メモリ（13）へ出力すると
共に、該メモリ（13）に対するアクセス状態をあらわす
状態情報を前記レジスタ（18）へ出力する調停制御部
（17）と、前記調停制御部（17）からのアクセス信号に
よって前記メモリ（13）にバンク単位でアクセスされて
読みだされたデータの中から、前記調停制御部（17）か
ら出力された状態情報の内容に応じたデータを選択して
出力するマルチプレクサ（14,15）とから構成されてい
る。
き込み／読み出しがおこなわれるデータを保持するメモ
リ（13）と、該メモリ（13）に対する現アクセス状態を
あらわす状態情報が格納されるレジスタ（18）と、複数
の装置から同時に該メモリ（13）をアクセスするための
アクセス要求信号と、該メモリ（13）内のアクセス対象
領域を示す語数データとを受信した時に、前記レジスタ
（18）に格納された現アクセス状態を示す現状態情報を
加味して、該メモリ（13）へのアクセス調停とアクセス
領域の指定を行い、該アクセス調停とアクセス領域指定
に応じたアクセス信号を前記メモリ（13）へ出力すると
共に、該メモリ（13）に対するアクセス状態をあらわす
状態情報を前記レジスタ（18）へ出力する調停制御部
（17）と、前記調停制御部（17）からのアクセス信号に
よって前記メモリ（13）にバンク単位でアクセスされて
読みだされたデータの中から、前記調停制御部（17）か
ら出力された状態情報の内容に応じたデータを選択して
出力するマルチプレクサ（14,15）とから構成されてい
る。
例えば、CRT16へのデータ表示のためにCRTC3からメモリ
13で記憶されているデータパターンの読出しのためのア
クセス要求とCPU2からメモリ13に対してデータ書込みの
ためのアクセス要求が同時になされると、調停制御部17
はレジスタ18からの現状態情報を参照すると共にCRTC3
又はCPU2から入力している語数データとにより、貯蔵さ
れているプログラを起動し両アクセスに対する調停を迅
速に行う。
13で記憶されているデータパターンの読出しのためのア
クセス要求とCPU2からメモリ13に対してデータ書込みの
ためのアクセス要求が同時になされると、調停制御部17
はレジスタ18からの現状態情報を参照すると共にCRTC3
又はCPU2から入力している語数データとにより、貯蔵さ
れているプログラを起動し両アクセスに対する調停を迅
速に行う。
これにより、従来は必要としていた語数判定回路と調停
回路の接続部分と、語数判定回路の入力部分が調停制御
部と共用化できるので簡単な回路構成でメモリに対する
アクセス調停を容易に行うことが可能となる。
回路の接続部分と、語数判定回路の入力部分が調停制御
部と共用化できるので簡単な回路構成でメモリに対する
アクセス調停を容易に行うことが可能となる。
以下本発明の要旨を第２図に示す実施例により具体的に
説明する。
説明する。
第２図は本発明に係るメモリ調停制御方式の一実施例を
説明するブロック図を示す。尚、全図を通じて同一符号
は同一対象物を示す。
説明するブロック図を示す。尚、全図を通じて同一符号
は同一対象物を示す。
次に、本実施例の動作を説明する。尚、本実施例のメモ
リ13はバンク−ハイ13a,13b,バンク−ロウ13a′,13b′
の４分割されたものとする。
リ13はバンク−ハイ13a,13b,バンク−ロウ13a′,13b′
の４分割されたものとする。
CPU2及びCRTC3からメモリ13に対するアクセス要求信号
，とメモリ13のアクセス対象領域を示す語数データ
，が調停部171に送出されて来ると、調停部171はレ
ジスタ18に格納している現状態情報′（ST0〜ST4）を
参照し、貯蔵しているプログラムを起動して、予めプロ
グラム上に組み込まれている調停順序に従い調停する。
つまり、調停部171の中のメモリ（ROM）に予め、調停部
の入力信号（アクセス要求信号，語数データ，現状態情
報）の組合せに対して調停結果を計算し、記憶させてお
き、調停部は上記のアクセス要求信号が印加された時、
このメモリ（ROM）に格納された情報に従って、状態情
報、バンクセレクト信号を発生する。
，とメモリ13のアクセス対象領域を示す語数データ
，が調停部171に送出されて来ると、調停部171はレ
ジスタ18に格納している現状態情報′（ST0〜ST4）を
参照し、貯蔵しているプログラムを起動して、予めプロ
グラム上に組み込まれている調停順序に従い調停する。
つまり、調停部171の中のメモリ（ROM）に予め、調停部
の入力信号（アクセス要求信号，語数データ，現状態情
報）の組合せに対して調停結果を計算し、記憶させてお
き、調停部は上記のアクセス要求信号が印加された時、
このメモリ（ROM）に格納された情報に従って、状態情
報、バンクセレクト信号を発生する。
ここで、メモリ（ROM）に記憶されている情報は、装置
の種類（CRT16では、画面のチラツキが起きない様に、C
PUアクセス要求より、キャラクタジェネレータ（GC）ア
クセス要求を優先させる）や構成方式（メモリ13にDRAM
を使用した場合、CGアクセス要求により、リフレッシュ
アクセス要求を優先させる）により、優先順位は自ずと
決定されてしまう。
の種類（CRT16では、画面のチラツキが起きない様に、C
PUアクセス要求より、キャラクタジェネレータ（GC）ア
クセス要求を優先させる）や構成方式（メモリ13にDRAM
を使用した場合、CGアクセス要求により、リフレッシュ
アクセス要求を優先させる）により、優先順位は自ずと
決定されてしまう。
また、現状態情報′（ST0〜４）を調停部171に戻すの
は下記の理由による。通常、メモリに対するデータの読
み出し／書込みは、１サイクル内で１アクセスしかでき
ないが、１サクルは通常、調停部171の動作クロックの
数個分の時間が必要で、メモリサイクルの終了を検出す
るには、現在のメモリ動作状態に関する情報を調停部17
1が認識する必要がある。
は下記の理由による。通常、メモリに対するデータの読
み出し／書込みは、１サイクル内で１アクセスしかでき
ないが、１サクルは通常、調停部171の動作クロックの
数個分の時間が必要で、メモリサイクルの終了を検出す
るには、現在のメモリ動作状態に関する情報を調停部17
1が認識する必要がある。
そこで、この現状態情報を戻すことにより、メモリに対
するアクセスのタイミングがつかめる様にすると共に、
例えば、13a,13bと２種類あるバンクの状態を戻して、
空いているバンクの情報を通知し、空きバンクに対して
は直ぐにアクセスできる様にしている。をNST0〜NST4で
表す状態情報をレジスタ18とMPX14,15に送出する。
尚、状態情報は、調停の結果であるアクセス要求元の
種類（CRT16への表示アクセスである漢字アクセス，英
字／数字アクセス及びCPU2からのデータ書き込み／読み
出しアクセスなど）を示すと共に、後述する様に、MPX1
4,15に対して、どのバンクのどのビットまでを取り出す
かを示す情報でもある。又、調停部171は４本のバンク
セレクト信号の中でアクセスするバンク（バンク−ハ
イ13a,13b,バンク−ロウ13a′,13b′）に対応するセレ
クト信号をオンにしてレジスタ172に格納し、格納さ
れたデータに対応するバンク（バンク−ハイ13a,13b,バ
ンク−ロウ13a′,13b′）をアクセスする。
するアクセスのタイミングがつかめる様にすると共に、
例えば、13a,13bと２種類あるバンクの状態を戻して、
空いているバンクの情報を通知し、空きバンクに対して
は直ぐにアクセスできる様にしている。をNST0〜NST4で
表す状態情報をレジスタ18とMPX14,15に送出する。
尚、状態情報は、調停の結果であるアクセス要求元の
種類（CRT16への表示アクセスである漢字アクセス，英
字／数字アクセス及びCPU2からのデータ書き込み／読み
出しアクセスなど）を示すと共に、後述する様に、MPX1
4,15に対して、どのバンクのどのビットまでを取り出す
かを示す情報でもある。又、調停部171は４本のバンク
セレクト信号の中でアクセスするバンク（バンク−ハ
イ13a,13b,バンク−ロウ13a′,13b′）に対応するセレ
クト信号をオンにしてレジスタ172に格納し、格納さ
れたデータに対応するバンク（バンク−ハイ13a,13b,バ
ンク−ロウ13a′,13b′）をアクセスする。
例えば、現在アクセスしているのが英字によるCRT16へ
の表示アクセスであれば、バンク−ハイ13aとバンク−
ロウ13a′がアクセスされ、アクセスされた結果がMPX14
に送出される。MPX14に送出されるデータはビット単位
の“オン",“オフ”信号が送出されて来る。
の表示アクセスであれば、バンク−ハイ13aとバンク−
ロウ13a′がアクセスされ、アクセスされた結果がMPX14
に送出される。MPX14に送出されるデータはビット単位
の“オン",“オフ”信号が送出されて来る。
MPX14では２バイト分（16ビット分）のデータの内、英
字によるCRT16への表示アクセスであれば12ビットのみ
を状態情報により選択し、CRT16へ送出し可視像とし
て表示する。
字によるCRT16への表示アクセスであれば12ビットのみ
を状態情報により選択し、CRT16へ送出し可視像とし
て表示する。
以上のように、簡易な回路構成でメモリ13のアクセス順
序を調停し状態情報により容易にアクセス処理を実行
するメモリ調停制御方式が実現可能となる。
序を調停し状態情報により容易にアクセス処理を実行
するメモリ調停制御方式が実現可能となる。
以上のような本発明によれば、簡易な回路構成でメモリ
に対するアクセス調停制御を容易に行うことが出来ると
言う効果がある。
に対するアクセス調停制御を容易に行うことが出来ると
言う効果がある。
第１図は本発明のメモリ調停制御装置の原理ブロック
図、 第２図は本発明に係るメモリ調停制御装置の一実施例を
説明するブロック図、 第３図は従来例を説明するブロック図、 第４図はメモリ構成を説明する図、 をそれぞれ示す。 第２図，第３図，第４図において、１は端末装置、２は
CPU、３はCRTC、11は調停回路、12は語数判定回路、13
はメモリ、13a〜13nはバンク−ハイ、13a′〜13n′はバ
ンク−ロウ、14,15はMPX、16はCRT、17は調停制御部、1
71は調停部、172,18はレジスタ、をそれぞれ示す。
図、 第２図は本発明に係るメモリ調停制御装置の一実施例を
説明するブロック図、 第３図は従来例を説明するブロック図、 第４図はメモリ構成を説明する図、 をそれぞれ示す。 第２図，第３図，第４図において、１は端末装置、２は
CPU、３はCRTC、11は調停回路、12は語数判定回路、13
はメモリ、13a〜13nはバンク−ハイ、13a′〜13n′はバ
ンク−ロウ、14,15はMPX、16はCRT、17は調停制御部、1
71は調停部、172,18はレジスタ、をそれぞれ示す。
Claims (1)
- 【請求項１】複数のバンクで構成され、複数の装置によ
って書き込み／読み出しがおこなわれるデータを保持す
るメモリ（13）と、 該メモリ（13）に対する現アクセス状態をあらわす状態
情報が格納されるレジスタ（18）と、 複数の装置から同時に該メモリ（13）をアクセスするた
めのアクセス要求信号と、該メモリ（13）内のアクセス
対象領域を示す語数データとを受信した時に、前記レジ
スタ（18）に格納された現アクセス状態を示す現状態情
報を加味して、該メモリ（13）へのアクセス調停とアク
セス領域の指定を行い、該アクセス調停とアクセス領域
指定に応じたアクセス信号を前記メモリ（13）へ出力す
ると共に、該メモリ（13）に対するアクセス状態をあら
わす状態情報を前記レジスタ（18）へ出力する調停制御
部（17）と、 前記調停制御部（17）からのアクセス信号によって前記
メモリ（13）にバンク単位でアクセスされて読みだされ
たデータの中から、前記調停制御部（17）から出力され
た状態情報の内容に応じたデータを選択して出力するマ
ルチプレクサ（14,15）とで構成されることを特徴とす
るメモリ調停制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60100693A JPH0731634B2 (ja) | 1985-05-13 | 1985-05-13 | メモリ調停制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60100693A JPH0731634B2 (ja) | 1985-05-13 | 1985-05-13 | メモリ調停制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61259356A JPS61259356A (ja) | 1986-11-17 |
| JPH0731634B2 true JPH0731634B2 (ja) | 1995-04-10 |
Family
ID=14280804
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60100693A Expired - Lifetime JPH0731634B2 (ja) | 1985-05-13 | 1985-05-13 | メモリ調停制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0731634B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2502753B2 (ja) * | 1989-06-19 | 1996-05-29 | 松下電器産業株式会社 | 画像出力装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5171642A (ja) * | 1974-12-18 | 1976-06-21 | Hitachi Ltd | Kiokuseigyosochi |
| JPS57143655A (en) * | 1981-03-02 | 1982-09-04 | Hitachi Ltd | Main storage controlling system |
-
1985
- 1985-05-13 JP JP60100693A patent/JPH0731634B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61259356A (ja) | 1986-11-17 |
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